CN109509790B - 半导体装置 - Google Patents

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Abstract

实施方式的半导体装置具备：半导体层，具有第一面和第二面；第一电极；第二电极；第一导电型的第一半导体区域，设于半导体层中；第二导电型的第二半导体区域，设于第一半导体区域与第一面之间，与第一电极电连接；以及，第二导电型的第三半导体区域，围绕第二半导体区域设置，并设于第一半导体区域与第一面之间，具有第一区域、比第一区域远离第二半导体区域的第二区域、比第二区域远离第二半导体区域的第三区域，第一区域、第二区域以及第三区域的第二导电型的杂质量比第二半导体区域少，第一区域的第二导电型的杂质量比第二区域少，第三区域的第二导电型的杂质量比第二区域少。

Description

半导体装置
关联申请
本申请享受以日本专利申请2017－178414号(申请日：2017年9月15日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及半导体装置。
背景技术
为了保持半导体功率器件的耐压，在有源区域(Active Region)的周围设置终端区域(Termination Region)。通过设置终端区域来缓和有源区域的端部的电场强度，由此，半导体功率器件的耐压得到保持。从缩小芯片尺寸的观点考虑，要求极力缩短作为终端区域的长度的终端长。
基于杂质层的电荷平衡(电荷补偿)原理的降低表面电场(RESURF：ReducedSurface Field)构造或VLD(Variable Layer Doping)构造被用于缩短终端区域。但是，有时会由于因终端区域的杂质浓度的不均所产生的电荷失衡(电荷不平衡)而产生耐压的变动。若产生由杂质浓度的不均引起的耐压的变动，则恐怕无法实现所希望的耐压。此外，有时外部电荷会在半导体功率器件的工作过程中或者待机过程中向终端区域传播。该情况下也会产生电荷不平衡而耐压发生变动，恐怕会产生可靠性不良。因此，要求抑制由电荷不平衡引起的耐压的变动。
发明内容
实施方式提供能够缩短终端长的半导体装置。
实施方式的半导体装置具备：半导体层，具有第一面和第二面；第一电极，与第一面相接地设置；第二电极，与第二面相接地设置；第一导电型的第一半导体区域，设于半导体层中；第二导电型的第二半导体区域，设于第一半导体区域与第一面之间，与第一面相接，与第一电极电连接；以及第二导电型的第三半导体区域，围绕第二半导体区域设置，并设于第一半导体区域与第一面之间，与第一面相接，具有第一区域、比第一区域远离第二半导体区域的第二区域、比第二区域远离第二半导体区域的第三区域。然后，第一区域、第二区域以及第三区域的第二导电型的杂质量比第二半导体区域少，第一区域的至少一部分的第二导电型的杂质量比第二区域的至少一部分少，第三区域的至少一部分的第二导电型的杂质量比第二区域的至少一部分少。
附图说明
图1为第一实施方式的半导体装置的示意剖面图。
图2为第一实施方式的半导体装置的示意俯视图。
图3A、图3B、图3C为第一实施方式的半导体装置的终端区域的放大示意剖面图。
图4A、图4B、图4C为比较例的半导体装置的终端区域的放大示意剖面图。
图5为第一实施方式的半导体装置的作用以及效果的说明图。
图6A、图6B、图6C为第二实施方式的半导体装置的终端区域的放大示意剖面图。
图7A、图7B、图7C为第三实施方式的半导体装置的终端区域的放大示意剖面图。
图8A、图8B、图8C为第四实施方式的半导体装置的终端区域的放大示意剖面图。
图9A、图9B、图9C为第五实施方式的半导体装置的终端区域的放大示意剖面图。
图10为第六实施方式的半导体装置的终端区域的放大示意剖面图。
具体实施方式
以下，参照附图对本发明的实施方式加以说明。另外，在以下的说明中，对相同或者类似的部件等赋予相同的符号，对于曾说明过的部件等，适当省略其说明。
此外，在以下的说明中，有时通过n+、n、n－以及p+、p、p－的标记来表示各导电型中的杂质浓度的相对高低。即，n+表示n型的杂质浓度相对高于n，n－表示n型的杂质浓度相对低于n。
此外，p+表示p型的杂质浓度相对高于p，p－表示p型的杂质浓度相对低于p。另外，也有时将n+型、n－型仅记载为n型，将p+型、p－型仅记载为p型。
(第一实施方式)
第一实施方式的半导体装置具备：半导体层，具有第一面和第二面；第一电极，与第一面相接地设置；第二电极，与第二面相接地设置；第一导电型的第一半导体区域，设于半导体层中；环状的第二导电型的第二半导体区域，设于第一半导体区域与第一面之间，与第一面相接，与第一电极电连接；以及第二导电型的第三半导体区域，围绕第二半导体区域设置，并设于第一半导体区域与第一面之间，与第一面相接，具有第一区域、比第一区域远离第二半导体区域的第二区域、比第二区域远离第二半导体区域的第三区域。然后，第一区域、第二区域以及第三区域的第二导电型的杂质量比第二半导体区域少，第一区域的至少一部分的第二导电型的杂质量比第二区域的至少一部分少，第三区域的至少一部分的第二导电型的杂质量比第二区域的至少一部分少。
图1为第一实施方式的半导体装置的示意剖面图。图2为第一实施方式的半导体装置的示意俯视图。图2表示半导体装置的上表面的杂质区域的图案。图1表示图2的AA’剖面。第一实施方式的半导体装置为肖特基势垒二极管(SBD)。
SBD具备有源区域和包围有源区域的终端区域。有源区域作为SBD的正向偏压时电流主要流过的区域来发挥功能。终端区域作为在SBD的逆向偏压时缓和施加于有源区域的端部的电场的强度而使SBD的耐压提高的区域来发挥作用。
SBD具备：半导体层10、n+型的阴极区域12、n－型的漂移区域14(第一半导体区域)、p+型的接触区域16(第二半导体区域)、p型的RESURF区域18(第三半导体区域)、n+型的等电位环区域20、层间绝缘层22(绝缘层)、阳极电极24(第一电极)、阴极电极26(第二电极)以及钝化(passivation)层28。
半导体层10具备第一面(图1中的P1)和与第一面对置的第二面(图1中的P2)。在图1中，第一面为图的上侧的面，第二面为图的下侧的面。
半导体层10例如为单晶硅。
n+型的阴极区域12设于半导体层10中。阴极区域12与半导体层10的第二面相接地设置。
阴极区域12含有n型杂质。n型杂质例如为磷(P)。n型杂质的杂质浓度例如为1×1019cm－3以上1×1021cm－3以下。
阴极区域12与阴极电极26电连接。阴极区域12具有降低半导体层10与阴极电极26之间的接触电阻的功能。
n－型的漂移区域14设于半导体层10中。漂移区域14设于阴极区域12上。在有源区域的第一面的一部分也设有漂移区域14。
漂移区域14含有n型杂质。n型杂质例如为磷(P)。n型杂质的杂质浓度例如为1×1014cm－3以上1×1016cm－3以下。
p+型的接触区域16设于半导体层10中。接触区域16设于漂移区域14与第一面之间。接触区域16与第一面相接地设置。接触区域16在第一面为环状。
接触区域16含有p型杂质。p型杂质例如为硼(B)。p型杂质的杂质浓度例如为5×1019cm－3以上1×1021cm－3以下。
接触区域16与阳极电极24电连接。接触区域16具有降低半导体层10与阳极电极24之间的接触电阻的功能。
p型的RESURF区域18设于半导体层10中。RESURF区域18围绕接触区域16设置。RESURF区域18与第一面相接。RESURF区域18与接触区域16相接。RESURF区域18设于漂移区域14与第一面之间。RESURF区域18在第一面为环状。
RESURF区域18含有p型杂质。p型杂质例如为硼(B)。RESURF区域18的杂质浓度比接触区域的杂质浓度低。p型杂质的杂质浓度例如为1×1016cm－3以上1×1019cm－3以下。
RESURF区域18具有在SBD的逆向偏压时缓和施加于接触区域16与漂移区域14之间的电场的强度而使SBD的耐压提高的功能。
n+型的等电位环区域20设于半导体层10中。等电位环区域20围绕RESURF区域18设置。漂移区域14夹于等电位环区域20与RESURF区域18之间。等电位环区域20设于漂移区域14与第一面之间。等电位环区域20与第一面相接。等电位环区域20在第一面为环状。
等电位环区域20含有n型杂质。n型杂质例如为磷(P)。n型杂质的杂质浓度例如为1×1019cm－3以上1×1021cm－3以下。等电位环区域20具有在SBD的逆向偏压时抑制耗尽层作用于半导体芯片的端部的功能。
层间绝缘层22设于半导体层10的第一面上。层间绝缘层22设于接触区域16以及RESURF区域18上。层间绝缘层22在有源区域具备开口部。层间绝缘层22例如为氧化硅。
阳极电极24与半导体层10的第一面相接。阳极电极24在层间绝缘层22的开口部与第一面相接。阳极电极24与n－型的漂移区域14的接触为肖特基接触。阳极电极24与接触区域16的接触为欧姆接触。
阳极电极24为金属。阳极电极24例如为钛(Ti)与铝(Al)的层叠膜。
阴极电极26与半导体层10的第二面相接。阴极电极26与阴极区域12相接。阴极电极26与阴极区域12的接触为欧姆接触。
钝化层28设于层间绝缘层22上以及阳极电极24上。钝化层28例如为树脂。钝化层28例如为聚酰亚胺。
图3A、图3B、图3C为第一实施方式的半导体装置的终端区域的放大示意剖面图。图3A为剖面图，图3B为表示各杂质区域的p型杂质量的图，图3C为表示电场强度分布的图。
p型的RESURF区域18具有第一区域18a、第二区域18b、第三区域18c。第二区域18b比第一区域18a远离接触区域16。此外，第三区域18c比第二区域18b远离接触区域16。
在第一实施方式的SBD，第一区域18a、第二区域18b以及第三区域18c的p型杂质浓度大致相同。
本说明书中，所谓p型杂质浓度的意思是净重(net)的p型杂质浓度。所谓净重的p型杂质浓度是从半导体区域的实际的p型杂质浓度减去实际的n型杂质浓度后的浓度。
第一区域18a的深度比第二区域18b的深度浅。此外，第三区域18c的深度比第二区域18b的深度浅。
本说明书中，所谓“深度”的意思是从第一面起到各区域与漂移区域14之间的接合为止的距离。
第一区域18a、第二区域18b以及第三区域18c的p型杂质量比接触区域16的p型杂质量少。
本说明书中，所谓p型杂质量的意思是净重(net)的p型杂质量。所谓净重的p型杂质量是从半导体区域中实际所含的p型杂质量减去实际所含的n型杂质量后的量。
本说明书中，仅称为p型杂质量的情况下，其意思是在特定的位置处的深度方向的p型杂质的累计值。若换成其他说法，则设为其意思是相对于第一面上的单位面积，在深度方向存在的p型杂质的总和。
在第一实施方式的SBD，如图3B所示，第一区域18a的任意位置处的p型杂质量比第二区域18b的任意位置处的p型杂质量少。第一区域18a的p型杂质量例如为第二区域18b的p型杂质量的90％以下。此外，例如，第一区域18a的宽度(图3B中的w1)为RESURF区域18的宽度(图3B中的wt)的10％以上40％以下。
此外，第三区域18c的任意位置处的p型杂质量比第二区域18b的任意位置处的p型杂质量少。
在第一实施方式的SBD，通过使各区域的深度变化，实现上述p型杂质量的关系。
半导体区域中的杂质浓度以及杂质量例如可以使用二次离子质谱分析法(Secondary Ion Mass Spectroscopy：SIMS)来求出。
半导体区域中的杂质量的大小关系例如也可以使用SIMS或扫描式电容显微镜法(Scanning Capacitance Microscopy：SCM)来进行判断。
第一区域18a的宽度、RESURF区域18的宽度例如也可以使用SCM来进行判断。
如图3C所示，第一实施方式的SBD的RESURF区域18内的电场强度分布形成具有二个峰值的山形的分布。
另外，第一实施方式的RESURF区域18的p型杂质量的分布能够通过以独立的离子注入工序形成第一区域18a、第二区域18b以及第三区域18c来实现。此外，例如，能够通过在形成RESURF区域18的p型杂质的离子注入时使抗蚀图案的膜厚一部分变化来实现。此外，例如，能够通过在p型杂质的离子注入时使抗蚀图案的开口部的密度一部分变化来实现，而无需追加离子注入工序。
接着，对第一实施方式的半导体装置的作用以及效果加以说明。
在半导体功率器件中，由于因终端区域的杂质浓度的不均所产生的电荷不平衡而引起的耐压的变动成为问题所在。若产生起因于杂质浓度不均的耐压的变动，则恐怕无法实现所希望的耐压。此外，有时外部电荷会在半导体功率器件的工作过程中或者待机过程中向终端区域传播。该情况下也会产生电荷不平衡而耐压发生变动，恐怕会产生可靠性不良。因此，要求抑制由电荷不平衡引起的耐压的变动。
图4A、图4B、图4C为比较例的半导体装置的终端区域的放大示意剖面图，且为与第一实施方式的图3对应的图。图4A为剖面图，图4B为表示各杂质区域的p型杂质量的图，图4C为表示电场强度分布的图。
p型的RESURF区域38具有第一区域38a、第二区域38b、第三区域38c。第二区域38b比第一区域38a远离接触区域36。此外，第三区域38c比第二区域38b远离接触区域36。
在比较例的SBD，与第一实施方式的SBD同样地，第一区域38a、第二区域38b以及第三区域38c的p型杂质浓度大致相同。
第二区域38b的深度比第一区域38a的深度浅。此外，第三区域38c的深度比第二区域38b的深度浅。与第一实施方式的SBD不同地，p型的RESURF区域38的深度随着远离接触区域36而变浅。
在比较例的SBD的RESURF区域38，第二区域38b的任意位置处的p型杂质量比第一区域38a的任意位置处的p型杂质量少。此外，第三区域38c的任意位置处的p型杂质量比第二区域38b的任意位置处的p型杂质量少。与第一实施方式的SBD不同，p型的RESURF区域38的p型杂质量随着远离接触区域36而变少。
如比较例的SBD的RESURF区域38这样，p型杂质量随着远离接触区域36而降低的构造被称为VLD(Variable Layer Doping)构造。与p型杂质量均一的构造相比，VLD构造会抑制由电荷不平衡引起的耐压的变动。
在p型杂质量均一的构造的情况下，电场强度分布形成矩形。另一方面，在VLD构造，如图4C所示，电场强度分布呈现具有峰值的山形的分布。因此，即使产生电荷不平衡，也能够减小由电场强度的积分值(电场强度分布的面积)决定的耐压的变动。
不过，在比较例的VLD构造，由于电场强度分布呈现山形的分布，因此，若与电场强度分布呈现矩形的RESURF构造的情况相比，则存在用于实现相同耐压的终端长变长的问题。
在第一实施方式的SBD，在RESURF区域18的、靠近接触区域16的位置设置p型杂质量少的第一区域18a。第一实施方式的SBD的RESURF区域18一边整体保持VLD构造，一边减少靠近接触区域16的位置处的p型杂质量。通过该构成，如图3C所示，形成具有二个峰值的山形的分布。
图5为第一实施方式的半导体装置的作用以及效果的说明图。图5为使第一实施方式的电场强度分布与比较例的电场强度分布重合的图。
由图5明显可知，第一实施方式的电场强度分布的面积大于比较例的电场强度分布的面积。因此，在终端长相同的情况下，第一实施方式更能够提高耐压。换言之，第一实施方式更能够缩短用于实现相同的耐压的终端长。
此外，第一实施方式的情况下，也与比较例的情况相同地，电场强度分布呈现具有峰值的山形的分布。因此，由电荷不平衡引起的耐压的变动得到抑制。
第一区域18a的p型杂质量优选为第二区域18b的p型杂质量的60％以上90％以下，更优选为70％以上80％以下。若低于上述范围，则电场强度的峰值变得过高，耐压恐怕会降低。此外，若高于上述范围，则电场强度的峰值不够高，耐压恐怕会降低。
第一区域18a的宽度(图3B中的w1)优选为RESURF区域18的宽度(图3B中的wt)的10％以上40％以下，更优选为20％以上30％以下。若低于上述范围，则电场强度的峰值不够高，耐压恐怕会降低。此外，若高于上述范围，则电场强度的峰值变得过高，耐压恐怕会降低。
根据第一实施方式的半导体装置，由电荷不平衡引起的耐压的变动得到抑制，并且能够缩短终端区域的终端长。
(第二实施方式)
第二实施方式的半导体装置在第一区域的至少一部分的第二导电型的杂质浓度比第二区域的至少一部分低这一点上与第一实施方式不同。以下，对于与第一实施方式重复的内容，省略部分记述。
图6A、图6B、图6C为第二实施方式的半导体装置的终端区域的放大示意剖面图。图6A为剖面图，图6B为表示各杂质区域的p型杂质量的图，图6C为表示电场强度分布的图。
在第二实施方式的SBD，第一区域18a、第二区域18b以及第三区域18c的深度大致固定。
第一区域18a的任意位置处的p型杂质浓度比第二区域18b的任意位置处的p型杂质浓度低。此外，第三区域18c的任意位置处的p型杂质浓度比第二区域18b的任意位置处的p型杂质浓度低。
在第二实施方式的SBD，第一区域18a的任意位置处的p型杂质量比第二区域18b的任意位置处的p型杂质量少。此外，第三区域18c的任意位置处的p型杂质量比第二区域18b的任意位置处的p型杂质量少。
在第二实施方式的SBD，通过使各区域的p型杂质浓度变化，实现上述p型杂质量的关系。
根据第二实施方式的半导体装置，与第一实施方式相同地，由电荷不平衡引起的耐压的变动得到抑制，并且能够缩短终端区域的终端长。
(第三实施方式)
第三实施方式的半导体装置在第一区域与第一半导体区域之间还具备第一导电型的杂质浓度比第一半导体区域高的第一导电型的第四半导体区域这一点上与第一实施方式不同。以下，对于与第一实施方式重复的内容，省略部分记述。
图7A、图7B、图7C为第三实施方式的半导体装置的终端区域的放大示意剖面图。图7A为剖面图，图7B为表示各杂质区域的p型杂质量的图，图7C为表示电场强度分布的图。
第三实施方式的SBD具备n型区域40(第四半导体区域)。
在第三实施方式的SBD，第一区域18a、第二区域18b以及第三区域18c的p型杂质浓度大致相同。
第一区域18a的深度比第二区域18b的深度浅。此外，第三区域18c的深度比第二区域18b的深度浅。
第三实施方式的SBD具备n型区域40。n型区域40设于第一区域18a与漂移区域14之间。n型区域40的n型杂质浓度比漂移区域14的n型杂质浓度高。
n型区域40含有n型杂质。n型杂质例如为磷(P)。n型杂质的杂质浓度例如为1×1017cm－3以上1×1019cm－3以下。
n型区域40通过n型杂质的离子注入形成。通过n型杂质，能够补偿在第一区域18a所含的p型杂质，调整第一区域18a的p型杂质量。因此，RESURF区域18的电场强度分布的调整变得容易。由此，耐压的调整变得容易。
根据第三实施方式的半导体装置，与第一实施方式相同地，由电荷不平衡引起的耐压的变动得到抑制，并且能够缩短终端区域的终端长。此外，耐压的调整变得容易。
(第四实施方式)
第四实施方式的半导体装置在第二区域的第二导电型的杂质量以及第三杂质区域的第二导电型的杂质量随着远离第二半导体区域而降低这一点上与第一实施方式不同。以下，对于与第一实施方式重复的内容，省略部分记述。
图8A、图8B、图8C为第四实施方式的半导体装置的终端区域的放大示意剖面图。图8A为剖面图，图8B为表示各杂质区域的p型杂质量的图，图8C为表示电场强度分布的图。
在第四实施方式的SBD，第一区域18a、第二区域18b以及第三区域18c的p型杂质浓度大致相同。
第一区域18a的至少一部分的深度比第二区域18b的至少一部分的深度浅。在第一区域18a与第二区域18b的边界，第一区域18a的深度比第二区域18b的深度浅。此外，第三区域18c的深度比第二区域18b的深度浅。
因此，第一区域18a的至少一部分的p型杂质量比第二区域18b的至少一部分的p型杂质量少。在第一区域18a与第二区域18b的边界，第一区域18a的p型杂质量比第二区域18b的p型杂质量少。此外，第三区域18c的p型杂质量比第二区域18b的p型杂质量少。
第一区域18a的深度、第二区域18b的深度以及第三区域18c的深度随着远离接触区域16而变浅。因此，第一区域18a的p型杂质量、第二区域18b的p型杂质量以及第三区域18c的p型杂质量随着远离接触区域16而变少。
在第一区域18a，p型杂质量比第二区域18b的p型杂质量少的部分的宽度(图8B中的w2)优选为RESURF区域18的宽度(图8B中的wt)的10％以上40％以下，更优选为20％以上30％以下。若低于上述范围，则电场强度的峰值不够高，耐压恐怕会降低。此外，若高于上述范围，则电场强度的峰值变得过高，耐压恐怕会降低。
根据第四实施方式的半导体装置，与第一实施方式相同地，由电荷不平衡引起的耐压的变动得到抑制，并且能够缩短终端区域的终端长。
(第五实施方式)
第五实施方式的半导体装置在第三区域的至少一部分的第二导电型的杂质量比第二区域的至少一部分多这一点上与第一实施方式不同。以下，对于与第一实施方式重复的内容，省略部分记述。
图9A、图9B、图9C为第五实施方式的半导体装置的终端区域的放大示意剖面图。图9A为剖面图，图9B为表示各杂质区域的p型杂质量的图，图9C为表示电场强度分布的图。
在第五实施方式的SBD，第一区域18a、第二区域18b以及第三区域18c的p型杂质浓度大致相同。
第一区域18a的至少一部分的深度比第二区域18b的至少一部分的深度浅。在第一区域18a与第二区域18b的边界，第一区域18a的深度比第二区域18b的深度浅。
此外，第三区域18c的至少一部分的深度比第二区域18b的至少一部分的深度深。在第三区域18c与第二区域18b的边界，第三区域18c的深度比第二区域18b的深度深。
因此，第一区域18a的至少一部分的p型杂质量比第二区域18b的至少一部分的p型杂质量少。在第一区域18a与第二区域18b的边界，第一区域18a的p型杂质量比第二区域18b的p型杂质量少。
此外，第三区域18c的至少一部分的p型杂质量比第二区域18b的至少一部分的p型杂质量多。在第三区域18c与第二区域18b的边界，第三区域18c的p型杂质量比第二区域18b的p型杂质量多。
第一区域18a的深度、第二区域18b的深度以及第三区域18c的深度随着远离接触区域16而变浅。因此，第一区域18a的p型杂质量、第二区域18b的p型杂质量以及第三区域18c的p型杂质量随着远离接触区域16而变少。
如图9C所示，第五实施方式的SBD的RESURF区域18内的电场强度分布形成具有三个峰值的山形的分布。因此，电场强度分布的面积与第一至第四实施方式相比变得更大。因此，在与第一至第四实施方式终端长相同的情况下，第五实施方式更能够提高耐压。换言之，第五实施方式更能够缩短用于实现相同的耐压的终端长。
第一区域18a的、p型杂质量比第二区域18b的p型杂质量少的部分的宽度(图9B中的w3)优选为RESURF区域18的宽度(图9B中的wt)的10％以上40％以下，更优选为20％以上30％以下。若低于上述范围，则电场强度的峰值不够高，耐压恐怕会降低。此外，若高于上述范围，则电场强度的峰值变得过高，耐压恐怕会降低。
根据第五实施方式的半导体装置，与第一实施方式相同地，由电荷不平衡引起的耐压的变动得到抑制。然后，与第一至第四实施方式相比，更能够缩短终端区域的终端长。
(第六实施方式)
第六实施方式的半导体装置在还具备在与第一面之间夹有绝缘层并设于第一区域与第二区域的边界上的导电层这一点上与第五实施方式不同。以下，对于与第五实施方式重复的内容，省略部分记述。
图10为第六实施方式的半导体装置的终端区域的放大示意剖面图。
第六实施方式的SBD具备第一场板电极42(第一导电层)、第二场板电极44(第二导电层)、第三场板电极46。
第一场板电极42设于层间绝缘层22中。第一场板电极42在与第一面之间夹有层间绝缘层22。第一场板电极42设于第一区域18a与第二区域18b的边界上。
第一场板电极42例如为金属。第一场板电极42可以是漂浮的，也可以是与接触区域16相同电位。
第二场板电极44设于层间绝缘层22中。第二场板电极44在与第一面之间夹有层间绝缘层22。第二场板电极44设于第二区域18b与第三区域18c的边界上。
第二场板电极44例如为金属。第二场板电极44可以是漂浮的，也可以是与接触区域16相同电位。
第三场板电极46设于层间绝缘层22中。第三场板电极46在与第一面之间夹有层间绝缘层22。第三场板电极46设于接触区域16与第一区域18a的边界上。
第三场板电极46例如为金属。第三场板电极46是漂浮的还是与接触区域16相同电位都没有关系。
通过设置第一场板电极42、第二场板电极44以及第三场板电极46，电场强度分布的峰值变得平缓。因此，电场强度分布的面积与第五实施方式相比变得更大。因此，在终端长与第五实施方式相同的情况下，第六实施方式更能够提高耐压。换言之，第六实施方式更能够缩短用于实现相同的耐压的终端长。
另外，第一场板电极42、第二场板电极44以及第三场板电极46分别显现出使电场强度分布的峰值平缓的效果。因此，也可以采用省略第一场板电极42、第二场板电极44以及第三场板电极46的任一个或两个的构成。
根据第六实施方式的半导体装置，与第五实施方式相同地，由电荷不平衡引起的耐压的变动得到抑制。然后，与第五实施方式相比，更能够缩短终端区域的终端长。
以上，在实施方式中，以半导体层为硅的情况为例进行了说明，但半导体层也可以是SiC、GaN系半导体等其他半导体。
此外，在实施方式中，作为功率半导体器件，以SBD为例进行了说明，但只要是在有源区域的周围具备终端区域的器件，则也可以将本发明应用于PIN二极管、MISFET(MetalInsulator Semiconductor Field Effect Transistor：金属绝缘体半导体场效应晶体管)、IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极晶体管)等其他功率半导体器件。
此外，在实施方式中，以第一导电型为n型、第二导电型为p型的情况为例进行了说明，但也可以将第一导电型设为p型、将第二导电型设为n型。
此外，在实施方式中，以第一区域18a、第二区域18b以及第三区域18c的p型杂质浓度大致相同的情况和第一区域18a、第二区域18b以及第三区域18c的深度大致固定的的情况为例进行了说明，但也可以使p型杂质浓度以及深度的两方变化来实现所希望的p型杂质量的关系。
此外，在实施方式中，以RESURF区域18分为三个区域的情况为例进行了说明，但例如也可以分为四个以上的区域。例如，在第一实施方式中，也可以采用在第三区域18c的外侧设置新的p型区域而p型杂质以更细小的节距阶梯状地朝向外侧降低的构造。
此外，从提高可靠性的观点考虑，也可以采用在终端区域上设置绝缘性低的绝缘层的构成。
对本发明的一些实施方式进行了说明，但这些实施方式是作为例子公开的，其意图并不在于限定发明的范围。这些新颖的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式和其变形包含于发明的范围和主旨中，并且包含于权利要求书中所述的发明及其等同的范围内。

Claims (8)

1.一种半导体装置，其特征在于，具备：
半导体层，具有第一面和第二面；
第一电极，与上述第一面相接地设置；
第二电极，与上述第二面相接地设置；
第一导电型的第一半导体区域，设于上述半导体层中；
第二导电型的第二半导体区域，设于上述第一半导体区域与上述第一面之间，与上述第一面相接，与上述第一电极电连接；
第二导电型的第三半导体区域，围绕上述第二半导体区域设置，并设于上述第一半导体区域与上述第一面之间，与上述第一面相接，具有第一区域、比上述第一区域远离上述第二半导体区域的第二区域、比上述第二区域远离上述第二半导体区域的第三区域；以及
第一导电型的第四半导体区域，设置在上述第一区域与上述第一半导体区域之间，该第四半导体区域的第一导电型的杂质浓度比上述第一半导体区域高，
上述第一区域、上述第二区域以及上述第三区域的第二导电型的杂质量比上述第二半导体区域少，上述第一区域的至少一部分的第二导电型的杂质量比上述第二区域的至少一部分少，上述第三区域的至少一部分的第二导电型的杂质量比上述第二区域的至少一部分少，
上述第二区域与上述第一半导体区域相接，上述第三区域与上述第一半导体区域相接。
2.根据权利要求1所述的半导体装置，其特征在于，
上述第一区域的至少一部分的深度比上述第二区域的至少一部分浅。
3.根据权利要求1所述的半导体装置，其特征在于，
上述第一区域的至少一部分的第二导电型的杂质浓度比上述第二区域的至少一部分低。
4.根据权利要求1所述的半导体装置，其特征在于，
上述第一区域中的、第二导电型的杂质量比上述第二区域的至少一部分少的部分的宽度为上述第三半导体区域的宽度的10％以上且40％以下。
5.根据权利要求1所述的半导体装置，其特征在于，
上述第二区域的第二导电型的杂质量以及上述第三区域的第二导电型的杂质量随着远离上述第二半导体区域而降低。
6.根据权利要求1至5中任一项所述的半导体装置，其特征在于，
上述第三区域的至少一部分的第二导电型的杂质量比上述第二区域的至少一部分多。
7.根据权利要求1至5中任一项所述的半导体装置，其特征在于，
还具备绝缘层和第一导电层，该绝缘层设于上述第一面上，该第一导电层与上述第一面之间夹有上述绝缘层，且该第一导电层设于上述第一区域与上述第二区域的边界上。
8.根据权利要求7所述的半导体装置，其特征在于，
还具备第二导电层，该第二导电层与上述第一面之间夹有上述绝缘层，且该第二导电层设于上述第二区域与上述第三区域的边界上。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102463180B1 (ko) * 2018-05-04 2022-11-03 현대자동차 주식회사 반도체 소자 및 그 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008227238A (ja) * 2007-03-14 2008-09-25 Toyota Central R&D Labs Inc 半導体装置
JP2012151143A (ja) * 2011-01-14 2012-08-09 Toyota Motor Corp 半導体装置
CN104103683A (zh) * 2013-04-08 2014-10-15 三菱电机株式会社 半导体装置及其制造方法

Family Cites Families (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5618946B2 (zh) 1972-10-27 1981-05-02
JPS55770B2 (zh) 1973-12-05 1980-01-10
JPS5515922A (en) 1978-07-15 1980-02-04 Nippon Chem Ind Co Ltd:The Stabilizing method for aqueous solution of permanganate
IT1109587B (it) 1978-07-27 1985-12-23 Fiat Spa Motore a combustione interna a ciclo diesel
JPS5580361A (en) 1978-12-12 1980-06-17 Matsushita Electric Ind Co Ltd Production of vertical junction gate type field effect transistor
JPS5586650A (en) 1978-12-26 1980-06-30 Toyota Central Res & Dev Lab Inc Production of cast valve
JPS571447A (en) 1980-06-05 1982-01-06 Toshiomi Kido Device for treating unpolished rice
JPS5716865A (en) 1980-07-04 1982-01-28 Tanabe Seiyaku Co Ltd Novel tetrahydroisoquinoline-3-carboxylic ester
JPS5784242A (en) 1980-11-17 1982-05-26 Honda Motor Co Ltd Automatic winker cancelling apparatus
JPS5895038A (ja) 1981-11-30 1983-06-06 Takenaka Komuten Co Ltd サイロの円周払い出し装置
JPS5953397B2 (ja) 1982-07-29 1984-12-25 「つあい」 「いえん」銘 合成皮革の製法とその合成皮革
JPS5971414A (ja) 1982-10-15 1984-04-23 Toray Ind Inc 強ネン用原糸
JPH07193018A (ja) 1993-12-27 1995-07-28 Takaoka Electric Mfg Co Ltd 高耐圧半導体素子の製造方法
US5969400A (en) * 1995-03-15 1999-10-19 Kabushiki Kaisha Toshiba High withstand voltage semiconductor device
US6215168B1 (en) 1999-07-21 2001-04-10 Intersil Corporation Doubly graded junction termination extension for edge passivation of semiconductor devices
US7820511B2 (en) * 2004-07-08 2010-10-26 Semisouth Laboratories, Inc. Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making
US8901699B2 (en) * 2005-05-11 2014-12-02 Cree, Inc. Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection
EP2267785A3 (de) 2005-07-27 2011-09-07 Infineon Technologies Austria AG Halbleiterbauelement mit einer Driftzone und einer Driftsteuerzone
JP5580361B2 (ja) 2005-07-27 2014-08-27 インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト ドリフト領域とドリフト制御領域とを有する半導体素子
JP4189415B2 (ja) * 2006-06-30 2008-12-03 株式会社東芝 半導体装置
JP2008147362A (ja) * 2006-12-08 2008-06-26 Toyota Central R&D Labs Inc 半導体装置
JP4620075B2 (ja) * 2007-04-03 2011-01-26 株式会社東芝 電力用半導体素子
JP4333782B2 (ja) * 2007-07-05 2009-09-16 株式会社デンソー ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
JP5092610B2 (ja) * 2007-08-01 2012-12-05 トヨタ自動車株式会社 半導体装置
JP2009094203A (ja) * 2007-10-05 2009-04-30 Denso Corp 炭化珪素半導体装置
JP5276355B2 (ja) 2008-05-13 2013-08-28 新電元工業株式会社 半導体装置
JP5326405B2 (ja) * 2008-07-30 2013-10-30 株式会社デンソー ワイドバンドギャップ半導体装置
US8097919B2 (en) * 2008-08-11 2012-01-17 Cree, Inc. Mesa termination structures for power semiconductor devices including mesa step buffers
JP5453867B2 (ja) * 2009-03-24 2014-03-26 株式会社デンソー ショットキーバリアダイオードを備えた炭化珪素半導体装置およびその製造方法
JP2010225833A (ja) 2009-03-24 2010-10-07 Toshiba Corp 半導体装置
JP4966348B2 (ja) 2009-08-25 2012-07-04 株式会社東芝 半導体装置の製造方法
JP2011071160A (ja) 2009-09-24 2011-04-07 Toshiba Corp 半導体装置
JP5515922B2 (ja) 2010-03-24 2014-06-11 富士電機株式会社 半導体装置
JP5517688B2 (ja) 2010-03-24 2014-06-11 三菱電機株式会社 半導体装置
JP5554415B2 (ja) * 2010-10-15 2014-07-23 三菱電機株式会社 半導体装置およびその製造方法
US9287391B2 (en) 2012-03-05 2016-03-15 Mitsubishi Electric Corporation Semiconductor device
KR101654223B1 (ko) 2012-04-13 2016-09-05 미쓰비시덴키 가부시키가이샤 다이오드
JP2014038937A (ja) 2012-08-16 2014-02-27 Mitsubishi Electric Corp 半導体装置
JP5811977B2 (ja) * 2012-09-18 2015-11-11 株式会社デンソー 炭化珪素半導体装置
JPWO2014054319A1 (ja) 2012-10-02 2016-08-25 三菱電機株式会社 半導体装置およびその製造方法
JP5784242B2 (ja) 2012-10-11 2015-09-24 三菱電機株式会社 半導体装置およびその製造方法
JP6090988B2 (ja) 2013-03-05 2017-03-08 株式会社 日立パワーデバイス 半導体装置
JP2014175377A (ja) 2013-03-07 2014-09-22 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法
JP2014179528A (ja) 2013-03-15 2014-09-25 Mitsubishi Electric Corp 半導体素子の製造方法
JP6020317B2 (ja) * 2013-04-05 2016-11-02 三菱電機株式会社 半導体素子
JP6129117B2 (ja) 2013-05-29 2017-05-17 三菱電機株式会社 半導体装置及びその製造方法
JP2014241367A (ja) 2013-06-12 2014-12-25 三菱電機株式会社 半導体素子、半導体素子の製造方法
US9601639B2 (en) 2013-06-12 2017-03-21 Mitsubishi Electric Corporation Semiconductor device
JP6101183B2 (ja) 2013-06-20 2017-03-22 株式会社東芝 半導体装置
CN104282732B (zh) 2013-07-01 2017-06-27 株式会社东芝 半导体装置
EP3046149B1 (en) 2013-09-09 2019-08-21 Hitachi, Ltd. Semiconductor device, method for manufacturing same, power conversion apparatus, three-phase motor system, automobile, and rail vehicle
JP6091395B2 (ja) 2013-10-07 2017-03-08 三菱電機株式会社 半導体装置およびその製造方法
JP6168961B2 (ja) 2013-10-10 2017-07-26 三菱電機株式会社 半導体装置
WO2015104900A1 (ja) 2014-01-10 2015-07-16 三菱電機株式会社 半導体装置
JP6206339B2 (ja) * 2014-06-23 2017-10-04 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6379778B2 (ja) 2014-07-15 2018-08-29 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2016035989A (ja) 2014-08-04 2016-03-17 株式会社東芝 半導体装置
WO2016043247A1 (ja) 2014-09-17 2016-03-24 富士電機株式会社 半導体装置
EP3012870A1 (en) * 2014-10-20 2016-04-27 ABB Technology AG Edge termination for high voltage semiconductor devices
JP5895038B2 (ja) 2014-11-06 2016-03-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
WO2016103814A1 (ja) 2014-12-25 2016-06-30 富士電機株式会社 半導体装置
JP6363540B2 (ja) * 2015-03-16 2018-07-25 株式会社東芝 半導体装置
US9673315B2 (en) * 2015-03-24 2017-06-06 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, driving device, vehicle, and elevator
JP6592950B2 (ja) * 2015-04-24 2019-10-23 富士電機株式会社 炭化ケイ素半導体装置の製造方法
WO2016198388A1 (en) 2015-06-09 2016-12-15 Abb Schweiz Ag Method for manufacturing an edge termination for a silicon carbide power semiconductor device
JP6523886B2 (ja) * 2015-09-11 2019-06-05 株式会社東芝 半導体装置
JP2017055010A (ja) * 2015-09-11 2017-03-16 株式会社東芝 半導体装置
JP2017063079A (ja) * 2015-09-24 2017-03-30 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6672764B2 (ja) * 2015-12-16 2020-03-25 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6524002B2 (ja) * 2016-03-16 2019-06-05 株式会社東芝 半導体装置
JP6659516B2 (ja) * 2016-10-20 2020-03-04 トヨタ自動車株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008227238A (ja) * 2007-03-14 2008-09-25 Toyota Central R&D Labs Inc 半導体装置
JP2012151143A (ja) * 2011-01-14 2012-08-09 Toyota Motor Corp 半導体装置
CN104103683A (zh) * 2013-04-08 2014-10-15 三菱电机株式会社 半导体装置及其制造方法

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EP3457442A1 (en) 2019-03-20

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JP2022130063A (ja) 半導体装置

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