CN114744018A - 半导体结构 - Google Patents

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CN114744018A CN202110167922.1A CN202110167922A CN114744018A CN 114744018 A CN114744018 A CN 114744018A CN 202110167922 A CN202110167922 A CN 202110167922A CN 114744018 A CN114744018 A CN 114744018A
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Abstract

本发明公开一种半导体结构，包括基底、半导体层、浮体场环结构与嵌入式掺杂区。半导体层设置在基底上。半导体层具有第一导电型。浮体场环结构位于半导体层中。浮体场环结构包括至少一个浮体场环。浮体场环具有第二导电型。嵌入式掺杂区位于浮体场环结构下方的半导体层中，且连接于浮体场环结构。嵌入式掺杂区具有第二导电型。

Description

半导体结构
技术领域
本发明涉及一种半导体结构，且特别是涉及一种具有浮体场环(floating fieldring，FFR)的半导体结构。
背景技术
一些半导体元件(如，功率元件)在主接面(main junction)的最边缘处容易产生击穿(breakdown)现象。目前的解决方式是通过环绕半导体元件区的浮体场环来提升半导体元件的击穿电压，以防止击穿现象产生。然而，如何更进一步提升半导体元件的击穿电压为目前持续努力的目标。
发明内容
本发明提供一种半导体结构，其可提升半导体元件的击穿电压。
本发明提出一种半导体结构，包括基底、半导体层、浮体场环结构与嵌入式掺杂区(embedded doped region)。半导体层设置在基底上。半导体层具有第一导电型。浮体场环结构位于半导体层中。浮体场环结构包括至少一个浮体场环。浮体场环具有第二导电型。嵌入式掺杂区位于浮体场环结构下方的半导体层中，且连接于浮体场环结构。嵌入式掺杂区具有第二导电型。
依照本发明的一实施例所述，在上述半导体结构中，嵌入式掺杂区可位于整个浮体场环结构的正下方。
依照本发明的一实施例所述，在上述半导体结构中，嵌入式掺杂区可位于部分浮体场环结构的正下方。
依照本发明的一实施例所述，在上述半导体结构中，嵌入式掺杂区可仅位于整个浮体场环结构的一侧。
依照本发明的一实施例所述，在上述半导体结构中，嵌入式掺杂区的数量可为一个。
依照本发明的一实施例所述，在上述半导体结构中，嵌入式掺杂区的数量可为多个。
依照本发明的一实施例所述，在上述半导体结构中，基底可包括半导体元件区。浮体场环结构可环绕半导体元件区。半导体结构还可包括半导体元件。半导体元件可包括第一掺杂区与第二掺杂区。第一掺杂区位于半导体元件区的半导体层中。第一掺杂区可具有第二导电型。第二掺杂区位于基底中，且邻近于半导体层。第二掺杂区可具有第一导电型。
依照本发明的一实施例所述，在上述半导体结构中，嵌入式掺杂区还可位于第一掺杂区的正下方。
依照本发明的一实施例所述，在上述半导体结构中，半导体元件还可包括阱区。阱区位于半导体元件区的半导体层中。阱区可具有第二导电型。第一掺杂区位于阱区中。
依照本发明的一实施例所述，在上述半导体结构中，嵌入式掺杂区还可位于阱区的正下方。
依照本发明的一实施例所述，在上述半导体结构中，半导体元件还可包括第三掺杂区。第三掺杂区位于浮体场环结构的远离半导体元件区的一侧的半导体层中。
依照本发明的一实施例所述，在上述半导体结构中，嵌入式掺杂区还位于第三掺杂区的正下方。
依照本发明的一实施例所述，在上述半导体结构中，还可包括第四掺杂区。第四掺杂区位于浮体场环结构与第三掺杂区之间的半导体层中。第四掺杂区可具有第一导电型。
依照本发明的一实施例所述，在上述半导体结构中，嵌入式掺杂区还可位于第四掺杂区的正下方。
基于上述，在本发明所提出的半导体结构中，由于嵌入式掺杂区位于浮体场环结构下方的半导体层中，且连接于浮体场环结构，因此可扩大空乏区的范围，进而提升半导体元件的击穿电压。另一方面，由于本发明所提出的半导体结构可提升半导体元件的击穿电压，因此即使缩小浮体场环结构的面积，也可以维持与现有技术相同的击穿电压，且可具有更小的元件尺寸。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1为本发明一实施例的半导体结构的上视图；
图2A为沿着图1中的I-I’剖面线的半导体结构的剖视图；
图2B至图2G为本发明另一些实施例的沿着图1中的I-I’剖面线的半导体结构的剖视图。
符号说明
10:半导体结构
100:基底
102:半导体层
104:浮体场环结构
104a:浮体场环
106:嵌入式掺杂区
108:半导体元件
110,112,116,118:掺杂区
114:阱区
R:半导体元件区
W:宽度
具体实施方式
图1为根据本发明一实施例的半导体结构的上视图。在图1中，省略图2A中的部分构件，以清楚地描述图1中的构件之间的配置关系。图2A为沿着图1中的I-I’剖面线的半导体结构的剖视图。图2B至图2G为本发明另一些实施例的沿着图1中的I-I’剖面线的半导体结构的剖视图。在图2A至图2G中，相同或相似的构件以相同的符号表示。
请参照图1与图2A，半导体结构10包括基底100、半导体层102、浮体场环结构104与嵌入式掺杂区106。基底100可为半导体基底，如硅基底。此外，基底100可包括半导体元件区R。
半导体层102设置在基底100上。半导体层102的材料例如是外延硅等半导体材料。半导体层102具有第一导电型(如，N型)。此外，第一导电型与第二导电型可为不同导电型。第一导电型与第二导电型可分别为N型与P型中的一者与另一者。在本实施例中，第一导电型是以N型为例，且第二导电型是以P型为例，但本发明并不以此为限。在另一些实施例中，第一导电型可为P型，且第二导电型可为N型。
浮体场环结构104位于半导体层102中。浮体场环结构104可环绕半导体元件区R(图1)。浮体场环结构104包括至少一个浮体场环104a。在本实施例中，浮体场环104a的数量是以多个为例，但本发明并不以此为限。在另一些实施例中，浮体场环104a的数量可为一个。浮体场环104a具有第二导电型(如，P型)。举例来说，浮体场环104a可为第二导电型(如，P型)的掺杂区。另外，多个浮体场环104a的宽度W可彼此相同或不同。
嵌入式掺杂区106位于浮体场环结构104下方的半导体层102中，且连接于浮体场环结构104。嵌入式掺杂区106具有第二导电型(如，P型)。嵌入式掺杂区106可用于扩大空乏区的范围，进而提升击穿电压。
此外，半导体结构10还可包括半导体元件108。半导体元件108可为主动元件，如功率元件。在一些实施例中，半导体元件108例如是金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)、二极管(diode)或绝缘栅双极晶体管(insulated gate bipolar transistor，IGBT)等。
半导体元件108可包括掺杂区110与掺杂区112。掺杂区110位于半导体元件区R的半导体层102中。掺杂区110可具有第二导电型(如，P型)。掺杂区112位于基底100中，且邻近于半导体层102。在一些实施例中，掺杂区112可均匀分布在整个基底100中。掺杂区112可具有第一导电型(如，N型)。
此外，半导体元件108还可包括阱区114与掺杂区116中的至少一者。阱区114位于半导体元件区R的半导体层102中。阱区114可具有第二导电型(如，P型)。掺杂区110位于阱区114中。另外，掺杂区110的掺杂浓度可大于浮体场环104a的掺杂浓度、嵌入式掺杂区106的掺杂浓度与阱区114的掺杂浓度。掺杂区116位于浮体场环结构104的远离半导体元件区R的一侧的半导体层102中。另一方面，半导体元件108还可依据元件类型包括其他所需的构件，于此省略其说明。
在一些实施例中，依据半导体元件108的类型，掺杂区116可为第一导电型(如，N型)或第二导电型(如，P型)。在一些实施例中，在掺杂区116为第一导电型(如，N型)的情况下，掺杂区116可耦接于掺杂区112，但本发明并不以此为限。
另外，半导体结构10还可包括掺杂区118。掺杂区118位于浮体场环结构104与掺杂区116之间的半导体层102中。掺杂区118可具有第一导电型(如，N型)。掺杂区118可作为通道终止区(channel stop region)。
在本实施例中，如图2A所示，嵌入式掺杂区106可位于整个浮体场环结构104的正下方，且还可位于掺杂区110的正下方、阱区114的正下方、掺杂区118的正下方与掺杂区116的正下方，但本发明并不以此为限。在另一些实施例中，嵌入式掺杂区106可不位于浮体场环结构104的正下方、掺杂区110的正下方、阱区114的正下方、掺杂区118的正下方及/或掺杂区116的正下方。此外，嵌入式掺杂区106还可连接于阱区114、掺杂区118与掺杂区116，但本发明并不以此为限。在另一些实施例中，嵌入式掺杂区106可不连接于阱区114、掺杂区118及/或掺杂区116。
在另一些实施例中，如图2E所示，嵌入式掺杂区106可不位于浮体场环结构104的正下方。在另一些实施例中，如图2B、图2D、图2E与图2F所示，嵌入式掺杂区106可不位于掺杂区110的正下方。在另一些实施例中，如图2B、图2D、图2E与图2F所示，嵌入式掺杂区106可不位于掺杂区114的正下方。在另一些实施例中，如图2B至图2F所示，嵌入式掺杂区106可不位于掺杂区116的正下方。在另一些实施例中，如图2C至图2F所示，嵌入式掺杂区106可不位于掺杂区118的正下方。
在另一些实施例中，嵌入式掺杂区106可仅位于整个浮体场环结构104的一侧。举例来说，如图2E所示，嵌入式掺杂区106可仅位于整个浮体场环结构104的一侧，且远离半导体元件区R，但本发明并不以此为限。在另一些实施例中，嵌入式掺杂区106可仅位于整个浮体场环结构104的一侧，且靠近半导体元件区R。
此外，如图2A至图2D所示，嵌入式掺杂区106可位于整个浮体场环结构104的正下方，亦即嵌入式掺杂区106可位于每个浮体场环104a的正下方，但本发明并不以此为限。在另一些实施例中，如图2F所示，嵌入式掺杂区106可位于部分浮体场环结构104的正下方。
另外，如图2A至图2F所示，嵌入式掺杂区106的数量是以一个为例，但本发明并不以此为限。在另一些实施例中，如图2G所示，嵌入式掺杂区106可为多个。在图2G中，虽然多个嵌入式掺杂区106分别位于浮体场环结构104的正下方、掺杂区110的正下方、阱区114的正下方、掺杂区118的正下方及/或掺杂区116的正下方，但本发明并不以此为限。在一些实施例中，多个嵌入式掺杂区106可分别不位于浮体场环结构104的正下方、掺杂区110的正下方、阱区114的正下方、掺杂区118的正下方及/或掺杂区116的正下方。
基于上述实施例可知，在半导体结构10中，由于嵌入式掺杂区106位于浮体场环结构104下方的半导体层102中，且连接于浮体场环结构104，因此可扩大空乏区的范围，进而提升半导体元件108的击穿电压。另一方面，由于半导体结构10可提升半导体元件108的击穿电压，因此即使缩小浮体场环结构104的面积，也可以维持与现有技术相同的击穿电压，且可具有更小的元件尺寸。此外，当嵌入式掺杂区106的面积越大时(如，图2A所示)，提升半导体元件108的击穿电压的效果越好。
综上所述，在上述实施例的半导体结构中，可通过位于浮体场环结构下方且连接于浮体场环结构的嵌入式掺杂区来扩大空乏区的范围，因此可提升半导体元件的击穿电压。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (14)

1.一种半导体结构，其特征在于，该半导体结构包括：
基底；
半导体层，设置在所述基底上，且具有第一导电型；
浮体场环结构，位于所述半导体层中，且包括至少一个浮体场环，其中所述浮体场环具有第二导电型；以及
嵌入式掺杂区，位于所述浮体场环结构下方的所述半导体层中，且连接于所述浮体场环结构，其中所述嵌入式掺杂区具有所述第二导电型。
2.如权利要求1所述的半导体结构，其中所述嵌入式掺杂区位于整个所述浮体场环结构的正下方。
3.如权利要求1所述的半导体结构，其中所述嵌入式掺杂区位于部分所述浮体场环结构的正下方。
4.如权利要求1所述的半导体结构，其中所述嵌入式掺杂区仅位于整个所述浮体场环结构的一侧。
5.如权利要求1所述的半导体结构，其中所述嵌入式掺杂区的数量为一个。
6.如权利要求1所述的半导体结构，其中所述嵌入式掺杂区的数量为多个。
7.如权利要求1所述的半导体结构，其中所述基底包括半导体元件区，所述浮体场环结构环绕所述半导体元件区，且所述半导体结构还包括：
半导体元件，包括：
第一掺杂区，位于所述半导体元件区的所述半导体层中，且具有所述第二导电型；以及
第二掺杂区，位于所述基底中，且邻近于所述半导体层，其中所述第二掺杂区具有所述第一导电型。
8.如权利要求7所述的半导体结构，其中所述嵌入式掺杂区还位于所述第一掺杂区的正下方。
9.如权利要求7所述的半导体结构，其中所述半导体元件还包括：
阱区，位于所述半导体元件区的所述半导体层中，且具有所述第二导电型，其中所述第一掺杂区位于所述阱区中。
10.如权利要求9所述的半导体结构，其中所述嵌入式掺杂区还位于所述阱区的正下方。
11.如权利要求7所述的半导体结构，其中所述半导体元件还包括：
第三掺杂区，位于所述浮体场环结构的远离所述半导体元件区的一侧的所述半导体层中。
12.如权利要求11所述的半导体结构，其中所述嵌入式掺杂区还位于所述第三掺杂区的正下方。
13.如权利要求11所述的半导体结构，还包括：
第四掺杂区，位于所述浮体场环结构与所述第三掺杂区之间的所述半导体层中，且具有所述第一导电型。
14.如权利要求13所述的半导体结构，其中所述嵌入式掺杂区还位于所述第四掺杂区的正下方。
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