JP5949941B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
パワー半導体装置、例えば絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）や還流ダイオード（ＦＷＤ）、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）などデバイスを搭載する半導体モジュール装置の高耐圧化が進展している。この半導体モジュール装置を高耐圧化するには搭載する個々のデバイスを高耐圧化する必要がある。一般に、パワー半導体装置に搭載される個々の半導体チップには、それぞれ、半導体基板の中央部に形成される半導体機能領域である活性領域が設けられている。活性領域の表面には、活性領域に接触する金属電極が設けられている。活性領域は、オン状態のときに主電流が流れる領域である。
半導体機能領域（活性領域）の周囲には、半導体機能領域の周端部の基板おもて面側のｐｎ主接合の外側を取り巻くようにエッジターミネーション領域が配置されている。このエッジターミネーション領域は、基板おもて面側のｐｎ主接合（以下、単にｐｎ主接合とする）への逆バイアス時に生じる電界に関して、半導体機能領域の底部中央部（基板裏面側の部分の中央部）の電界よりも高電界の箇所を発生させないようにするための電界緩和構造を有する。電界緩和構造とは、ドリフト領域の基板おもて面側の電界を緩和し耐圧を保持する領域である。そのような電界緩和構造として、ガードリングや、ガードリングを覆うフィールドプレートなどが設けられる。
フィールドプレートは、エッジターミネーション領域で生じ易い高電界を緩和する機能を有する。具体的には、フィールドプレートは、ｐｎ主接合への逆バイアス時に逆方向電圧の上昇とともにｐｎ主接合から主としてドリフト層側に伸びる空乏層を、半導体機能領域の底部中央部よりもエッジターミネーション領域でより伸びやすくする。これによって等電位線の間隔が広がるため、エッジターミネーション領域で生じる高電界が緩和される。さらに、フィールドプレートは、エッジターミネーション領域の基板おもて面近傍にモールド樹脂などに起因して生じる外来電荷（遊離イオン等）をシールドして、半導体基板のおもて面のモールド樹脂との界面付近における電界の変動を抑制する機能を有する。フィールドプレートによって電界の変動が抑制されることにより、耐圧信頼性を保持することができる。
そのようなフィールドプレートは、例えば複数の金属膜が積層されてなり、その形成に必要なプロセスを単純化するために、ワイヤボンディング用パッド電極金属膜（シリコン（Ｓｉ）を１．５％の割合で含むアルミニウム（Ａｌ）合金膜（Ａｌ−Ｓｉ（１．５％）合金膜）等）、ゲート電極用ポリシリコン膜、拡散防止用バリアメタルなどのいずれかの形成と同時のプロセスで形成されることが多い。アルミニウム合金膜などのパッド電極金属膜は、その目的から厚さ（膜厚）が５μｍ以上と厚いこと、および、パターン加工（パターニング）の際にサイドエッチング量の多いウェットエッチングを必要とすることに起因して、フィールドプレート間隔を広くし易い最上層のフィールドプレートに適用されることが好ましい。ゲート電極用ポリシリコン膜または拡散防止用バリアメタルは、１μｍ以下の薄い厚さが適切であり、かつパターン加工にドライエッチングを利用することができるため、特に狭いリング間隔を必要とする下層のフィールドプレートの形成に適している。
次に、従来の半導体装置のエッジターミネーション領域の構造について説明する。図２は、従来の半導体装置のエッジターミネーション領域の構造を示す断面図である。図２（ａ）には、主電流が流れる活性領域２０１の外周を取り巻くエッジターミネーション領域２００の要部断面図を示す。図２（ｂ）には、図２（ａ）の破線枠内の拡大断面図を示す。図２に示すように、半導体基板１の活性領域２０１の外周には、活性領域２０１の外周を取り巻くエッジターミネーション領域２００が設けられている。エッジターミネーション領域２００には、ガードリング２および第１，２フィールドプレート４，７からなる電界緩和構造が設けられている。
具体的には、エッジターミネーション領域２００において、半導体基板１のおもて面側の表面層には、活性領域２０１を囲む略リング状に５つのガードリング２が設けられている。また、半導体基板１のおもて面には、ガードリング２上に、フィールド絶縁膜３、第１フィールドプレート４および層間絶縁膜５を順に積層してなる積層体を介して第２フィールドプレート７が設けられている。第１フィールドプレート４は、フィールド絶縁膜３のコンタクトホールを介してガードリング２に接する。第２フィールドプレート７は、アルミニウム合金（Ａｌ−Ｓｉ合金）からなり、活性領域２０１の基板おもて面に形成される主電極と同時に形成される。
第２フィールドプレート７は、すべてのガードリング２上に設けられる必要はない。すなわち、複数のガードリング２のうち、その上方に第２フィールドプレート７が積層形成されないガードリング２があってもよい。例えば複数のガードリング２に対して第２フィールドプレート７を一つ置きに配置するような構造にすることで、第２フィールドプレート７間の間隔を広げることができる。このため、ウェットエッチングにより、厚さの厚いアルミニウム合金膜をパターン加工して第２フィールドプレート７を形成する場合であっても、アルミニウム合金膜をパターン加工する際の問題が生じず短時間で処理することができるメリットがあるので好ましい。
次に、フィールド絶縁膜３、第１フィールドプレート４および層間絶縁膜５の構成について、図２（ｂ）を参照しながら詳細に説明する。フィールド絶縁膜３は、半導体基板１のおもて面に形成されている。フィールド絶縁膜３には、それぞれのガードリング２の表面に対応する位置にコンタクトホールが設けられている。第１フィールドプレート４は、フィールド絶縁膜３上に形成されたポリシリコン膜からなる。第１フィールドプレート４として被着されたポリシリコン膜は、フィールド絶縁膜３のコンタクトホールの内部でガードリング２の表面に接触する。このポリシリコン膜（第１フィールドプレート４）は、活性領域２０１のゲート電極（不図示）と同時に形成される。
第１フィールドプレート４の端部は、第１フィールドプレート４の機能を適切に発揮することができるように、ガードリング２間の表面に形成されたフィールド絶縁膜３上に張り出している。このポリシリコン膜（第１フィールドプレート４）は薄膜（１μｍ）であるため、ドライエッチングによる微細なパターン加工が可能である。そのため、第１フィールドプレート４の間隔を、第２フィールドプレート７となるアルミニウム合金膜のパターン間隔より狭くすることができる。したがって、外来電荷が、半導体基板１のおもて面近傍の電界に及ぼす悪影響を小さくすることができる。
第１フィールドプレート４のパターン加工後、活性領域２０１での層間絶縁膜の形成と同時に第１フィールドプレート４上に層間絶縁膜５が形成される。そして、層間絶縁膜５の上に、第２フィールドプレート７としてアルミニウム合金膜が活性領域２０１における同電極膜と同時に形成される。第２フィールドプレート７上には、基板おもて面全面を覆う表面保護膜としてのポリイミド膜８が形成される。図２では示されていないが、それぞれのガードリング２の図示省略する部分（例えば、コーナー部）で第１フィールドプレート４と第２フィールドプレート７とは相互に接触している。このため、第１，２フィールドプレート４，７はいずれもガードリング２表面と同電位になっている。
このようなフィールドプレートを備えた半導体装置に関して、次のような公知文献が提案されている。リング状のガードリング上に絶縁膜を介して設けられた薄いポリシリコン膜と、ポリシリコン膜上に絶縁膜を介して積層された、ポリシリコン膜よりも厚い金属膜とからなる二層のフィールドプレート構造と、を備えた装置が開示されている（例えば、下記特許文献１参照。）。また、フィールドプレート構造を設けるとともに、アルミニウム電極と半導体基板との接続にバリアメタルを挿む構成とした装置が開示されている（例えば、下記特許文献２参照。）。また、半導体機能領域上に設けられたバリアメタル層、または、バリアメタル層と、バリアメタル層上に形成したアルミニウム層とからなる電極を備えた装置が開示されている（例えば、下記特許文献３参照。）。
特開２００８−１９３０４３号公報（図１、要約） 特開２００９−１１７７１５号公報（段落００３６） 特開２００１−４４４１４号公報（図１、要約）
しかしながら、上述した従来技術では、第１フィールドプレート４の厚さ（例えば１μｍ以下）は第２フィールドプレート７の厚さ（例えば５μｍ以上）よりはるかに薄いため、外来電荷に対するシールド効果は必ずしも充分とは言えない。したがって、耐圧信頼性に問題が生じる虞がある。
本発明は、上述した従来技術による問題点を解決するため、半導体基板の表面に設けられる第１フィールドプレートと、絶縁膜を挟んで第１フィールドプレート上に設けられる、第１フィールドプレートよりも厚さの厚い第２フィールドプレートと、を備える構造であっても、外来電荷に対するシールド効果を高くすることのできる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板の一方の主面側に、活性領域が設けられている。前記活性領域の周囲を取り巻くエッジターミネーション領域が設けられている。前記エッジターミネーション領域において、前記半導体基板の一方の主面の表面層には、複数のガードリングが設けられている。また、前記ガードリング上に、前記ガードリングと同電位のフィールドプレートが設けられている。電界緩和機構は、前記ガードリングと前記フィールドプレートとからなる。前記フィールドプレートは、第１，２フィールドプレートからなる。前記第１フィールドプレートは、前記ガードリングの表面に設けられている。前記第２フィールドプレートは、前記第１フィールドプレート上に層間絶縁膜を介して設けられている。また、前記第２フィールドプレートは、前記第１フィールドプレート間の間隔よりも広い間隔で配置されている。前記第２フィールドプレートは、前記第１フィールドプレートの厚さよりも厚い。前記第２フィールドプレートと前記層間絶縁膜との間には、前記第２フィールドプレートに導電接触するバリアメタル膜が設けられている。前記バリアメタル膜間の間隔は、前記第１フィールドプレート間の間隔とほぼ等しい。
また、この発明にかかる半導体装置は、上述した発明において、前記バリアメタル膜は、前記第２フィールドプレートよりも高融点の金属を主成分とすることが好ましい。
また、この発明にかかる半導体装置は、上述した発明において、前記バリアメタル膜は、チタン、窒化チタン、タンタル、窒化タンタル、チタンタングステン、モリブデンのいずれかを主成分とすることがより好ましい。
また、この発明にかかる半導体装置は、上述した発明において、前記バリアメタル膜の厚さは、５０ｎｍ以上３００ｎｍ以下であることが好ましい。
また、この発明にかかる半導体装置は、上述した発明において、前記層間絶縁膜の厚さは、プロセスが許容する範囲で厚いことが好ましい。
また、この発明にかかる半導体装置は、上述した発明において、前記第１フィールドプレートは、ポリシリコン膜であることが好ましい。
また、この発明にかかる半導体装置は、上述した発明において、前記第１フィールドプレートの厚さは、１μｍ以下であることが好ましい。
また、この発明にかかる半導体装置は、上述した発明において、前記第２フィールドプレートは、アルミニウムおよびシリコンを含む金属を主成分とすることが好ましい。
また、この発明にかかる半導体装置は、上述した発明において、前記第２フィールドプレートの厚さは、５μｍ以上であることが好ましい。
本発明にかかる半導体装置によれば、フィールドプレートの下層の厚さの薄い第１フィールドプレートと、第１フィールドプレート上に絶縁膜を挿んで設けられた、第１フィールドプレートより厚さが厚く、かつ第１フィールドプレート間の間隔よりも広い間隔で配置された、フィールドプレートの上層の第２フィールドプレートと、を備える構造であっても、外来電荷に対するシールド効果が高い半導体装置を提供することができるという効果を奏する。
図１は、本発明の実施の形態にかかる半導体装置のエッジターミネーション領域の構造を示す断面図である。 図２は、従来の半導体装置のエッジターミネーション領域の構造を示す断面図である。 図３は、従来の半導体装置のｐｎ主接合に逆バイアスされた場合のエッジターミネーション領域内の電界の等電位線分布を示す断面図である。 図４は、本発明の実施の形態にかかる半導体装置のｐｎ主接合に逆バイアスされた場合のエッジターミネーション領域内の電界の等電位線分布を示す断面図である。 図５は、第１フィールドプレートのリング幅ＬFP1に対するバリアメタル膜のリング幅ＬFP3の比と第１フィールドプレート間近傍の電界強度との関係を示す特性図である。 図６は、第２フィールドプレートと第１フィールドプレートとの間の層間絶縁膜の厚さと第１フィールドプレート間の電界強度との関係を示す特性図である。
以下、本発明にかかる半導体装置の好適な実施の形態について、添付図面を参照して詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施例の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施の形態で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。また、本発明はその要旨を超えない限り、以下に説明する実施の形態の記載に限定されるものではない。
（実施の形態）
本発明の実施の形態にかかる半導体装置の構造について説明する。図１は、本発明の実施の形態にかかる半導体装置のエッジターミネーション領域の構造を示す断面図である。図１（ａ）には、主電流が流れる活性領域１０１の外周を取り巻くエッジターミネーション領域１００の要部断面図を示す。図１（ｂ）には、図１（ａ）の破線枠内の拡大断面図を示す。図１（ａ）において、切断端面とは、半導体ウェハを個々のチップ状にダイシング（切断）して露出されたチップ切断面である。図１に示すように、実施の形態にかかる半導体装置は、前述した従来の半導体装置と同様に、主電流にかかる活性領域１０１と、この活性領域１０１の外周を取り巻くエッジターミネーション領域１００とを有する。エッジターミネーション領域１００には、ガードリング２および第１，２フィールドプレート４，７からなる電界緩和構造が設けられている。
エッジターミネーション領域１００の構成について詳細に説明する。エッジターミネーション領域１００において、半導体基板（半導体チップ）１のおもて面側の表面層には、活性領域１０１を囲む５つのガードリング２が所定の間隔を置いて５重に（略リング状に）設けられている。また、半導体基板１のおもて面には、それぞれのガードリング２の上に、フィールド絶縁膜３、第１フィールドプレート４、層間絶縁膜５およびバリアメタル膜６を積層してなる積層体の上に第２フィールドプレート７が設けられている。符号８はポリイミド膜である。第１フィールドプレート４は、フィールド絶縁膜３のコンタクトホールを介してガードリング２に接する。フィールド絶縁膜３、第１フィールドプレート４、層間絶縁膜５およびバリアメタル膜６はそれぞれの厚さが薄いため、図１（ａ）では、これらを積層してなる積層体をまとめて１本の太い直線状に図示している。
第２フィールドプレート７は、例えばシリコン（Ｓｉ）を１．５％の割合で含むアルミニウム合金（以下、Ａｌ−Ｓｉ（１．５％）合金とする）の金属膜からなり、活性領域１０１を囲む略リング状に設けられている。第２フィールドプレート７は、例えば、活性領域１０１において半導体基板１のおもて面に形成される主電極と同時に形成されてもよい。また、第２フィールドプレート７は、すべてのガードリング２上に設けられる必要はない。すなわち、複数のガードリング２のうち、その上方に第２フィールドプレート７が積層形成されないガードリング２があってもよい。例えば、複数のガードリング２に対して第２フィールドプレート７を一つ置きに配置するような構造にすることで、第２フィールドプレート７間の間隔を広げることができる。これによって、ウェットエッチングにより、例えば５μｍ以上の厚いアルミニウム合金膜をパターン加工（パターニング）して第２フィールドプレート７を形成する場合であっても、アルミニウム合金膜のパターン加工が容易であり、かつ短時間に処理することができるメリットがあるので好ましい。
次に、フィールド絶縁膜３、第１フィールドプレート４、層間絶縁膜５およびバリアメタル膜６の構成について、図１（ｂ）を参照しながら詳細に説明する。フィールド絶縁膜３は、半導体基板１のおもて面に形成されている。フィールド絶縁膜３には、それぞれのガードリング２の表面の一部に対応する位置に、例えば活性領域１０１を囲む略リング状のコンタクトホールが設けられている。フィールド絶縁膜３上には、例えばポリシリコン膜からなる第１フィールドプレート４が設けられている。第１フィールドプレート４として被着（形成）されたポリシリコン膜は、フィールド絶縁膜３のコンタクトホールの内部でガードリング２の表面に接触する。このポリシリコン膜（第１フィールドプレート４）は、活性領域１０１のゲート電極（不図示）と同時に形成されてもよい。
第１フィールドプレート４の内側（基板中央部側）および外側（基板外周部側）の端部は、第１フィールドプレート４の機能を適切に発揮することができるように、それぞれ、ガードリング２間の表面に形成されたフィールド絶縁膜３上に所定の幅（以下、張り出し幅とする）で張り出しているのがよい。また、第１フィールドプレート４は、活性領域１０１を囲む略リング状に形成されるのがよい。このポリシリコン膜（第１フィールドプレート４）は、薄膜（例えば厚さ約１μｍ以下程度）であるため、ドライエッチングによる微細なパターン加工が可能であり、張り出し幅を所定の微細な幅に制御することができる。また、ドライエッチングによる微細なパターン加工が可能であることにより、複数の第１フィールドプレート４の面方向（基板おもて面に平行な方向）における間隔についても、第２フィールドプレート７となるアルミニウム合金膜のパターン間隔より狭く制御することができる。したがって、外来電荷が、半導体基板１のおもて面近傍の電界に及ぼす悪影響を小さくすることができる。外来電荷とは、エッジターミネーション領域１００の基板おもて面近傍にモールド樹脂（不図示）などに起因して生じる遊離イオン等である。
層間絶縁膜５は、第１フィールドプレート４上に例えば化学気相成長（ＣＶＤ）法などにより厚さ１μｍ以上１０μｍ以下程度に形成されている。層間絶縁膜５は、活性領域１０１の層間絶縁膜の形成と同時に形成されてもよい。この層間絶縁膜５の厚さは、プロセスが許容する範囲で可能なかぎり厚い方がよい。その理由は、第２フィールドプレート７と第１フィールドプレート４との間における層間絶縁膜５の厚さを厚くすることで、第１フィールドプレート４間の電界強度を小さくすることができるからである。層間絶縁膜５の厚さに関して、第２フィールドプレート７と第１フィールドプレート４との間における層間絶縁膜５の厚さと、第１フィールドプレート４間の電界強度との関係を図６に示す。図６は、第２フィールドプレートと第１フィールドプレートとの間の層間絶縁膜の厚さと第１フィールドプレート間の電界強度との関係を示す特性図である。
図６の横軸には、第２フィールドプレート７と第１フィールドプレート４との間の層間絶縁膜５の厚さを示す。図６の縦軸には、層間絶縁膜５の厚さが１μｍのときの第１フィールドプレート４間の電界強度を基準（＝１．０倍）として、層間絶縁膜５の厚さに対応する第１フィールドプレート４間の電界強度の倍率を示す。第１フィールドプレート４の幅（基板中央部から外周部に向かう方向の幅、以下、リング幅とする）ＬFP1に対する第２フィールドプレート７のリング幅ＬFP2の比（以下、ＬFP2／ＬFP1の比とする）は０．７５とした（ＬFP2／ＬFP1＝０．７５）。図６に示す結果より、層間絶縁膜５の厚さを厚くすることで、第１フィールドプレート４間の電界強度が小さくなることが確認された。例えば、層間絶縁膜５の厚さを５μｍ、１０μｍと厚くすると、第１フィールドプレート４間の電界強度は、それぞれ層間絶縁膜５の厚さが１μｍのときの０．６倍、０．５倍に小さくなることがわかる。
層間絶縁膜５の上には、下層の第１フィールドプレート４と深さ方向にほぼ重なる位置に、バリアメタル膜６が設けられている。本発明においては、層間絶縁膜５と第２フィールドプレート７との間にバリアメタル膜６が設けられている点が従来構造（図２）と異なる。バリアメタル膜６は、例えば活性領域１０１を囲む略リング状に設けられている。バリアメタル膜６のリング幅ＬFP3は、第１フィールドプレート４のリング幅ＬFP1とほぼ同様である。バリアメタル膜６は、例えば、次のように形成すればよい。まず、層間絶縁膜５の上に、例えば窒化チタン（ＴｉＮ）を主成分とするバリアメタル膜６を厚さ１００ｎｍでスパッタリングにより形成する。次に、フォトリソグラフィプロセスおよびドライエッチングにより、第１フィールドプレート４のポリシリコン膜のリング幅ＬFP1とほぼ同じリング幅ＬFP3で、かつ第１フィールドプレート４と同位置に重なるリングパターン形状にバリアメタル膜６をパターン加工する。このようにして、第１フィールドプレート４の上方の所定位置に所定のリング幅ＬFP3のバリアメタル膜６を形成する。
このバリアメタルとは、金属膜の被接触膜への拡散防止や相互反応防止のために、金属膜と被接触膜との間に介在させる金属膜の総称である。バリアメタルには、相互の母材（金属膜および被接触膜）との密着性がよく、高融点材料のような他の材料との反応性の低い材料が用いられることが多い。そのようなバリアメタルとしては、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタンタングステン（ＴｉＷ）、モリブデン（Ｍｏ）などが知られているが、アルミニウム（Ａｌ）のバリアメタルとしては、窒化チタン（ＴｉＮ）が最も好ましい。バリアメタル膜６のリング幅ＬFP3が第１フィールドプレート４（ポリシリコン膜）のリング幅ＬFP1とほぼ同じであるということは、第１フィールドプレート４間の間隔と、バリアメタル膜６間の間隔とがほぼ同じであるということに等しい。バリアメタル膜６の厚さは、５０ｎｍ以上３００ｎｍ以下程度の範囲内とすることが好ましい。その理由は、バリアメタル膜６が厚すぎるとエッチングで微細なパターン加工ができず、薄すぎると膜の形成時に製造ばらつきの影響を受けるためである。
バリアメタル膜６の上には、第２フィールドプレート７として例えばＡｌ−Ｓｉ（１．５％）合金からなるアルミニウム合金膜が形成されている。第２フィールドプレート７は、活性領域１０１における電極膜（例えば主電極：不図示）と同時に形成してもよい。第２フィールドプレート７であるアルミニウム合金膜とバリアメタル膜６とは導電接触されている。第２フィールドプレート７の厚さは、例えば５μｍ以上程度に厚くするのが好ましい。その理由は、次の通りである。第２フィールドプレート７と同時に活性領域１０１の主電極を形成する場合、活性領域１０１に形成されるＡｌ−Ｓｉ（１．５％）合金からなるアルミニウム合金膜（主電極）は、外部接続端子等に接続するために、アルミニウムワイヤによるボンディング接続とされる。このワイヤボンディングによる超音波接合時の衝撃を吸収するために、アルミニウムワイヤがボンディング接続される主電極の厚さを５μｍ以上に厚くする必要があるからである。また、第２フィールドプレート７のリング幅ＬFP2は、第１フィールドプレート４のリング幅ＬFP1よりも狭い。その理由は、次の通りである。第２フィールドプレート７は５μｍ以上の厚さと厚いため、パターン加工する際のサイドエッチング量の多いウェットエッチングを必要とする。このため、第２フィールドプレート７のリング幅ＬFP2は、ドライエッチングでパターン加工する第１フィールドプレート４のリング幅ＬFP1よりも狭くなるためである。
次に、バリアメタル膜６のリング幅ＬFP3を第１フィールドプレート４のリング幅ＬFP1とほぼ同じ幅にしたことについて説明する。図５は、第１フィールドプレートのリング幅ＬFP1に対するバリアメタル膜６のリング幅ＬFP3の比（以下、ＬFP3／ＬFP1の比とする）と第１フィールドプレート４間近傍の電界強度との関係を示す特性図である。図５の横軸には、ＬFP3／ＬFP1の比を示す。図５の縦軸には、ＬFP3／ＬFP1の比が１である場合（すなわち、ＬFP3＝ＬFP1）の第１フィールドプレート４間の電界強度を基準（＝１．０倍）とし、ＬFP3／ＬFP1の比に対応する第１フィールドプレート４間の電界強度の倍率を示す。図５に示す結果から、バリアメタル膜６のリング幅ＬFP3が第１フィールドプレート４のリング幅ＬFP1より小さくなるほど、電界強度が大きくなる（例えば、ＬFP3／ＬFP1＝０．４の場合、第１フィールドプレート４間の電界強度は約１．９倍となる）ことがわかる。
また、本発明の実施の形態にかかる半導体装置において、活性領域１０１における基板おもて面側のｐｎ主接合（以下、単にｐｎ主接合とする）に逆バイアスを印加した場合の、第１フィールドプレート４間にかかる電界の等電位線分布を図４に示す。比較として、従来の半導体装置（すなわちバリアメタル膜６を設けていない構成：図２参照）において、活性領域２０１のｐｎ主接合に逆バイアスを印加した場合の、第１フィールドプレート４間の電界の等電位線分布を図３に示す。図３は、従来の半導体装置のｐｎ主接合に逆バイアスされた場合のエッジターミネーション領域内の電界の等電位線分布を示す断面図である。図４は、本発明の実施の形態にかかる半導体装置のｐｎ主接合に逆バイアスされた場合のエッジターミネーション領域内の電界の等電位線分布を示す断面図である。
図３，４の等電位線分布を比較すればわかるように、図４の実施の形態にかかる半導体装置において丸形破線で囲む領域内の等電位線の間隔は、図３の従来の半導体装置において丸形破線で囲む領域内の等電位線より間隔が広くなっている。すなわち、図４の実施の形態にかかる半導体装置においては、第１フィールドプレート４間の電界強度の集中が緩和されていることがわかる。
図１では示されていないが、それぞれのガードリング２の図示省略する部分（例えば、略リング状の平面形状をなすガードリング２のコーナー部）で第１フィールドプレート４と第２フィールドプレート７とは相互に導電接触している。このため、第１，２フィールドプレート４，７はいずれもガードリング２の表面とは同電位になっている。
以上説明した実施例によれば、エッジターミネーション領域において、第１フィールドプレート上に、層間絶縁膜を介して、第１フィールドプレートのリング幅と同じリング幅のバリアメタル膜を設けて、このバリアメタル膜上にバリアメタル膜に導電接触する第２フィールドプレートを設けることにより、第２フィールドプレートの厚さが第１フィールドプレートの厚さより厚く、かつ第２フィールドプレート間の間隔が第１フィールドプレート間の間隔よりも広い場合であっても、第１フィールドプレートの電界強度を従来よりも小さくすることができる。これにより、外来電荷に対するシールド効果を高くすることができる。したがって、信頼性の高いエッジターミネーション構造を備えた半導体装置を提供することができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、活性領域の素子構造は設計条件等に応じて種々変更可能であり、本発明はＩＧＢＴやＦＷＤ、ＭＯＳＦＥＴなどに適用可能である。また、各実施の形態では、半導体基板および半導体領域の導電型（ｎ型、ｐ型）について記載されていないが、半導体基板および半導体領域の導電型は活性領域の素子構造に応じて種々変更可能である。
以上のように、本発明にかかる半導体装置は、活性領域の周囲を囲むように設けられ、基板おもて面側の電界を緩和して耐圧を保持するエッジターミネーション構造を備えたパワー半導体装置に有用である。
１ 半導体基板
２ ガードリング
３ フィールド絶縁膜
４ 第１フィールドプレート
５ 層間絶縁膜
６ バリアメタル膜
７ 第２フィールドプレート
８ ポリイミド膜
１００ エッジターミネーション領域
１０１ 活性領域
ＬFP1 第１フィールドプレートのリング幅
ＬFP2 第２フィールドプレートのリング幅
ＬFP3 バリアメタル膜のリング幅

Claims (9)

  1. 半導体基板の一方の主面側に設けられた活性領域と、
    前記活性領域の周囲を取り巻くエッジターミネーション領域と、
    前記エッジターミネーション領域において、前記半導体基板の一方の主面の表面層に設けられた複数のガードリング、および、前記ガードリング上に設けられ、前記ガードリングと同電位のフィールドプレートからなる電界緩和機構と、
    を備え、
    前記フィールドプレートは
    前記ガードリングの表面に設けられた第１フィールドプレートと、
    前記第１フィールドプレート上に層間絶縁膜を介して設けられ、前記第１フィールドプレート間の間隔よりも広い間隔で配置された、前記第１フィールドプレートより厚さが厚い第２フィールドプレートと、からなり、
    前記第２フィールドプレートと前記層間絶縁膜との間に、前記第２フィールドプレートに導電接触するバリアメタル膜を有し、
    前記バリアメタル膜間の間隔は、前記第１フィールドプレート間の間隔とほぼ等しいことを特徴とする半導体装置。
  2. 前記バリアメタル膜は、前記第２フィールドプレートよりも高融点の金属を主成分とすることを特徴とする請求項１に記載の半導体装置。
  3. 前記バリアメタル膜は、チタン、窒化チタン、タンタル、窒化タンタル、チタンタングステン、モリブデンのいずれかを主成分とすることを特徴とする請求項２に記載の半導体装置。
  4. 前記バリアメタル膜の厚さは、５０ｎｍ以上３００ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
  5. 前記層間絶縁膜の厚さは、プロセスが許容する範囲で厚いことを特徴とする請求項１に記載の半導体装置。
  6. 前記第１フィールドプレートは、ポリシリコン膜であることを特徴とする請求項１に記載の半導体装置。
  7. 前記第１フィールドプレートの厚さは、１μｍ以下であることを特徴とする請求項６に記載の半導体装置。
  8. 前記第２フィールドプレートは、アルミニウムおよびシリコンを含む金属を主成分とすることを特徴とする請求項１に記載の半導体装置。
  9. 前記第２フィールドプレートの厚さは、５μｍ以上であることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9281360B1 (en) * 2014-08-12 2016-03-08 Infineon Technologies Ag Semiconductor device with a shielding structure
JP6575398B2 (ja) * 2016-03-01 2019-09-18 三菱電機株式会社 半導体装置
JP6834156B2 (ja) * 2016-03-16 2021-02-24 富士電機株式会社 半導体装置および製造方法
CN109243977B (zh) * 2017-07-10 2021-08-17 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
EP3490006A1 (en) * 2017-11-24 2019-05-29 Nexperia B.V. Semiconductor device with edge termination structure and method of manufacture
JP2021185593A (ja) 2020-05-25 2021-12-09 株式会社 日立パワーデバイス 半導体装置および電力変換装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008193043A (ja) * 2007-01-11 2008-08-21 Fuji Electric Device Technology Co Ltd 電力用半導体素子
JP2009117715A (ja) * 2007-11-08 2009-05-28 Toshiba Corp 半導体装置及びその製造方法
JP2010251553A (ja) * 2009-04-16 2010-11-04 Mitsubishi Electric Corp 半導体装置
JP2011171552A (ja) * 2010-02-19 2011-09-01 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2012134198A (ja) * 2010-12-20 2012-07-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
WO2013021727A1 (ja) * 2011-08-05 2013-02-14 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3111827B2 (ja) 1994-09-20 2000-11-27 株式会社日立製作所 半導体装置及びそれを使った電力変換装置
JP2001044414A (ja) 1999-08-04 2001-02-16 Hitachi Ltd 半導体装置
JP2004158844A (ja) 2002-10-15 2004-06-03 Fuji Electric Device Technology Co Ltd 半導体装置および半導体装置の製造方法
US8008734B2 (en) * 2007-01-11 2011-08-30 Fuji Electric Co., Ltd. Power semiconductor device
CN101345254A (zh) * 2007-07-12 2009-01-14 富士电机电子技术株式会社 半导体器件
JP5358963B2 (ja) * 2008-02-04 2013-12-04 富士電機株式会社 半導体装置およびその製造方法
JP5378045B2 (ja) * 2009-04-13 2013-12-25 株式会社日立製作所 半導体装置
JP5218474B2 (ja) * 2010-05-27 2013-06-26 富士電機株式会社 半導体装置
TWM435722U (en) * 2012-03-22 2012-08-11 Excelliance Mos Corp Power MOSFET

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008193043A (ja) * 2007-01-11 2008-08-21 Fuji Electric Device Technology Co Ltd 電力用半導体素子
JP2009117715A (ja) * 2007-11-08 2009-05-28 Toshiba Corp 半導体装置及びその製造方法
JP2010251553A (ja) * 2009-04-16 2010-11-04 Mitsubishi Electric Corp 半導体装置
JP2011171552A (ja) * 2010-02-19 2011-09-01 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2012134198A (ja) * 2010-12-20 2012-07-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
WO2013021727A1 (ja) * 2011-08-05 2013-02-14 富士電機株式会社 半導体装置および半導体装置の製造方法

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