JP2014187204A - 半導体装置の製造方法および半導体装置 - Google Patents

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Abstract

【課題】信頼性の向上と製造工程数の削減を図ることができる半導体装置の製造方法および半導体装置を提供することである。
【解決手段】実施形態に係る半導体装置の製造方法は、素子部が形成された基板の上に第１の金属層となる膜を形成する工程と、前記第１の金属層となる膜の上に開口部を有する第１の絶縁層を形成する工程と、前記第１の絶縁層の開口部に第２の金属層を形成する工程と、前記第１の絶縁層を除去する工程と、前記第２の金属層をマスクとし、前記第１の金属層となる膜を除去して前記第１の金属層を形成する工程と、前記第１の金属層および前記第２の金属層の露出面を、前記第２の金属層よりもイオン化傾向の小さい金属を含む第３の金属層で覆い、電極部を形成する工程と、を備えている。
【選択図】図１

Description

本発明の実施形態は、半導体装置の製造方法および半導体装置に関する。
半導体装置に設けられる電極部は、大電流化、高速化にともない、厚み寸法を厚くする必要がある。
ここで、半導体装置を製造する際の製造工程の数は、半導体素子の形成後に再配線技術を用いて厚みの厚い電極部を形成すると増加する。
この場合、電極部を厚くしようとすると、電極部には不安定(反応しやすい活性)な金属が露出するので外気中の湿気等により腐食がおこり易く、信頼性の低下が生じるおそれがある。そのため、銅（Ｃｕ）などを用いて電極部を形成する場合には、電極部の表面を金（Ａｕ）などで覆う製造工程が追加される。
特開２０００−１５０５１８号公報
本発明が解決しようとする課題は、信頼性を損なうことなく製造工程数の削減を図ることができる半導体装置の製造方法および半導体装置を提供することである。
実施形態に係る半導体装置の製造方法は、素子部が形成された基板の上に第１の金属層となる膜を形成する工程と、前記第１の金属層となる膜の上に開口部を有する第１の絶縁層を形成する工程と、前記第１の絶縁層の開口部に第２の金属層を形成する工程と、前記第１の絶縁層を除去する工程と、前記第２の金属層をマスクとし、前記第１の金属層となる膜を除去して前記第１の金属層を形成する工程と、前記第１の金属層および前記第２の金属層の露出面を、前記第２の金属層よりもイオン化傾向の小さい金属を含む第３の金属層で覆い、電極部を形成する工程と、を備えている。
第１の実施形態に係る半導体装置１を例示する平面図である。 図１に示す半導体装置１をＡ−Ａ線で切断した縦断面図である。 図１に示す半導体装置１をＢ−Ｂ線で切断した縦断面図である。 第１の実施形態に係る半導体装置１の素子部を形成する際の各工程毎の断面図である。 第１の実施形態に係る半導体装置１の素子部を形成する際の各工程毎の断面図である。 第１の実施形態に係る半導体装置１の素子部を形成する際の各工程毎の断面図である。 半導体装置１ａの素子部を形成する際の各工程毎の断面図である。 比較例に係る半導体装置１０１の素子部を形成する際の各工程毎の断面図である。
以下、図面を参照しつつ、実施の形態について例示をする。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、各図中における矢印Ｘ、矢印Ｙ、および矢印Ｚは互いに直交する三方向を表しており、例えば、矢印Ｘと矢印Ｙは基板２の面に平行な方向、矢印Ｚは基板２の面に垂直な方向（積層方向）を表している。
なお、本願明細書と各図において、既出の図に関して述べたものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、以下においては、一例として、本実施の形態に係る半導体装置１が縦型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である場合について説明する。
ただし、本実施の形態に係る半導体装置１は、縦型のＭＯＳＦＥＴに限定されるわけではなく、厚みの厚い電極部を有する半導体装置に広く適用することができる。例えば、本実施の形態に係る半導体装置１は、縦型のＩＧＢＴ（Insulated Gate Bipolar Transistor）などとすることもできる。
ここでは、まず、本実施形態に係る半導体装置の製造方法により製造することができる半導体装置１について説明する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１を例示する平面図である。図１では、図を見やすくするために、絶縁層３９（第２の絶縁層の一例に相当する）を省いて描いている。
図２は、図１に示す半導体装置１をＡ−Ａ線で切断した縦断面図である。
図３は、図１に示す半導体装置１をＢ−Ｂ線で切断した縦断面図である。
図１〜図３に示すように、半導体装置１には、基板２、素子部２０、および電極部３０が設けられている。
素子部２０が設けられた基板２は、例えば、ｎ＋形の半導体から形成されている。
素子部２０は、エピタキシャル層３、ベース領域４、ソース領域５、トレンチ６、ゲート絶縁膜８、ドレイン電極９、および絶縁膜１０を有する。
エピタキシャル層３は、基板２の一方の面上に設けられている。エピタキシャル層３は、例えば、ｎ−形の半導体から形成されている。
ベース領域４は、エピタキシャル層３の表面領域に設けられている。ベース領域４は、例えば、ｐ形の半導体から形成されている。
ソース領域５は、ベース領域４の表面領域に設けられている。ソース領域５は、例えば、ｎ＋形の半導体から形成されている。
トレンチ６は、ベース領域４とソース領域５を貫通し、エピタキシャル層３に到達している。トレンチ６は、ソース領域５の表面に開口し、Ｙ方向に延びている。トレンチ６は、所定の間隔をおいて複数設けられている。
ゲート絶縁膜８は、複数のトレンチ６の内部にそれぞれ設けられている。ゲート絶縁膜８は、トレンチ６の内部においてトレンチゲート７を覆うように設けられている。
ドレイン電極９は、基板２のエピタキシャル層３が設けられる側とは反対側に設けられている。ドレイン電極９は、例えば、アルミニウム（Ａｌ）などの金属から形成されている。
絶縁膜１０は、エピタキシャル層３の上に設けられている。絶縁膜１０は、開口部を有する。絶縁膜１０は、単層膜であってもよいし、積層膜であってもよい。
なお、基板２、エピタキシャル層３、ベース領域４、ソース領域５、トレンチ６、ゲート絶縁膜８、ドレイン電極９、および絶縁膜１０の材料、寸法、形状などには既知の技術を適用することができるので詳細な説明は省略する。
電極部３０は、ゲート電極３１、ソース電極３２、および絶縁層３９を有する。
ゲート電極３１は、本体部３１ａと、配線部３１ｂと、トレンチゲート７と、を有する。
ゲート電極３１の本体部３１ａと配線部３１ｂは、絶縁膜１０の上に設けられている。なお、絶縁膜１０の厚み寸法は、設けられる領域によって異なる場合がある。例えば、ダイシングラインに接する領域と、ソース電極３２とゲート電極３１との間の領域とでは絶縁膜１０の厚み寸法が異なる場合がある。
トレンチゲート７は、複数のトレンチ６の内部にそれぞれ設けられている。
図３に示すように、トレンチゲート７は、Ｙ方向に延びるとともに、ゲート絶縁膜８と絶縁膜１０を貫通して配線部３１ｂと接続されている。トレンチゲート７は、例えば、不純物が添加されたポリシリコンから形成されている。
なお、トレンチゲート７の数などは、適宜変更することができる。
また、本体部３１ａはゲートパッドとなり、配線部３１ｂはゲート引き出し配線となる。
ソース電極３２は、絶縁膜１０に設けられたソース領域５が露出する開口部に設けられている。なお、ソース電極３２は、ソースパッドとなる。
ゲート電極３１の本体部３１ａおよび配線部３１ｂと、ソース電極３２は、バリア層３３、第１の金属層３４、バリア層３５、シード層３６、第２の金属層３７、および第３の金属層３８を有する。バリア層３３、第１の金属層３４、バリア層３５、シード層３６、第２の金属層３７、および第３の金属層３８は、それぞれが単層からなるものであってもよいし、複数の層が積層されたものであってもよい。
ゲート電極３１の本体部３１ａに設けられるバリア層３３は、絶縁膜１０の上に設けられている。
ゲート電極３１の配線部３１ｂに設けられるバリア層３３は、絶縁膜１０の上、および絶縁膜１０に設けられた開口部に設けられている。開口部に設けられたバリア層３３は、トレンチゲート７と接続されている。
なお、バリア層３３が設けられる領域における絶縁膜１０の厚み寸法は、ダイシングラインに接する領域における絶縁膜１０の厚み寸法や、ソース電極３２とゲート電極３１との間の領域における絶縁膜１０の厚み寸法と異なる場合がある。
ソース電極３２に設けられるバリア層３３は、絶縁膜１０に設けられた開口部に設けられている。開口部に設けられたバリア層３３は、ソース領域５と接続されている。
バリア層３３は、例えば、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）などから形成することができる。
バリア層３３の厚み寸法は、例えば、３００ｎｍ〜５００ｎｍ程度とすることができる。
第１の金属層３４は、バリア層３３の上に設けられている。
第１の金属層３４は、例えば、アルミニウム（Ａｌ）、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕなどから形成することができる。
第１の金属層３４の厚み寸法は、例えば、１μｍ〜２μｍ程度とすることができる。
前述したバリア層３３は、第１の金属層３４と第２の金属層３７を素子部２０（エピタキシャル層３と基板２）から隔離するために設けられている。また、バリア層３３は、第１の金属層３４や第２の金属層３７に含まれる元素が素子部２０の内部に拡散するのを抑制するために設けられている。またさらに、バリア層３３は、第１の金属層３４や第２の金属層３７に含まれる元素が素子部２０に含まれる元素と反応するのを抑制するために設けられている。
バリア層３３は、第１の金属層３４と第２の金属層３７に含まれる元素の種類によっては、設けなくてもよい。
バリア層３５は、第１の金属層３４の上に設けられている。
バリア層３５は、例えば、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）などから形成することができる。
バリア層３５の厚み寸法は、例えば、１００ｎｍ〜３００ｎｍ程度とすることができる。
バリア層３５は、前述したバリア層３３および第１の金属層３４と共に、第２の金属層３７に含まれる元素が素子部２０（エピタキシャル層３と基板２）の内部に拡散するのを抑制するため、および、第２の金属層３７に含まれる元素が素子部２０に含まれる元素と反応するのを抑制するために設けられている。
そのため、第２の金属層３７に含まれる元素の種類によっては、バリア層３３、第１の金属層３４、およびバリア層３５のうちの少なくとも１つを設けるようにすることができる。
また、バリア層３５は、第２の金属層３７に含まれる元素と前述した第１の金属層３４との相互拡散を抑制するため、及び相互反応を抑制するために設けられている。そのため第２の金属層３７や第１の金属層３４に含まれる元素の種類によっては、バリア層３５は設けなくても良い。
ただし、銅などの拡散係数の大きな元素の場合は素子部２０の内部に拡散しやすいので、第２の金属層３７に含まれる元素が銅などである場合には、バリア層３３、第１の金属層３４、およびバリア層３５を設けるようにすることが好ましい。
シード層３６は、バリア層３５の上に設けられている。
シード層３６は、例えば、銅などから形成することができる。
シード層３６は、電気めっき法を用いて第２の金属層３７を形成する際に通電路となる。そのため、無電解めっき法などを用いて第２の金属層３７を形成する場合には、シード層３６を省略することができる。
また、電気めっき法を用いて第２の金属層３７を形成する場合であっても、バリア層３３、第１の金属層３４、およびバリア層３５が、電気めっきに必要な電流・電圧を表層に供給可能であり、かつ、形成された第２の金属層３７と下地との密着性が確保される場合には、シード層３６を省略することができる。
第２の金属層３７は、シード層３６の上に設けられている。
第２の金属層３７は、例えば、銅などの導電性材料から形成することができる。
第２の金属層３７の厚み寸法は、例えば、５μｍ〜１０μｍ程度とすることができる。
第３の金属層３８は、バリア層３３、第１の金属層３４、バリア層３５、シード層３６、および第２の金属層３７からなる積層体の露出面（上面と側面）を覆うように設けられている。
第３の金属層３８は、第２の金属層３７に含まれる元素（例えば、銅）よりイオン化傾向の小さい金属（電位的に貴（安定）な金属）から形成することができる。
第３の金属層３８は、例えば、金、白金（Ｐｔ）、およびパラジウム（Ｐｄ）よりなる群から選択された少なくとも１種を含むものとすることができる。
第３の金属層３８の厚み寸法は、例えば、０．０５μｍ程度とすることができる。
また、第３の金属層３８と第２の金属層３７との間に、Ｎｉ／Ｐｄ、ニッケル（Ｎｉ）、スズ（Ｓｎ）などから形成され、厚み寸法が１μｍ〜２μｍ程度の下地層を設けることもできる。
絶縁層３９は、第３の金属層３８の表面を覆うように設けられている。絶縁層３９には開口部が設けられている。この開口部には、第２の金属層３７の上面に設けられた第３の金属層３８が露出している。
絶縁層３９は、例えば、ＰＩ（ポリイミド）、永久レジスト、Ｐ−ＳｉＮ、Ｐ−ＳｉＯなどから形成することができる。絶縁層３９は、単層膜であってもよいし、積層膜であってもよい。
絶縁層３９の厚み寸法は、例えば、１μｍ〜２０μｍ程度とすることができる。
絶縁層３９は、ゲート電極３１およびソース電極３２を保護するために設けられている。絶縁層３９は、必要に応じて設けるようにすることができる。
本実施の形態に係る半導体装置１においては、第３の金属層３８が、バリア層３３、第１の金属層３４、バリア層３５、シード層３６、および第２の金属層３７からなる積層体の側壁全体を覆っている。そのため、信頼性の向上を図ることができる。
（第２の実施形態）
図４（ａ）〜図６（ｄ）は、第１の実施形態に係る半導体装置１の素子部を形成する際の各工程毎の断面図である。
また、図４（ａ）〜図６（ｄ）は、図１におけるＡ−Ａ断面についての各工程毎の断面図である。
図５（ａ）は図４（ｃ）に続く各工程毎の断面図であり、図６（ａ）は図５（ｄ）に続く各工程毎の断面図である。
なお、図４（ａ）〜（ｃ）は素子部２０の形成を例示する各工程毎の断面図である。
図５（ａ）〜図６（ｄ）は電極部３０の形成を例示する各工程毎の断面図である。
まず、素子部２０の形成について例示する。
図４（ａ）に示すように、ｎ＋形の半導体から形成された基板２の上にｎ−形の半導体をエピタキシャル成長させて、ｎ−形の半導体からなるエピタキシャル層３を形成する。
続いて、所望の開口部を有するマスクパターンをエピタキシャル層３の上に形成する。 続いて、マスクパターンの開口部を介してｐ形の不純物をエピタキシャル層３に注入し、熱拡散させることで、ｐ形の半導体からなるベース領域４を形成する。
続いて、所望の開口部を有するマスクパターンをベース領域４の上に形成する。
続いて、マスクパターンの開口部を介してｎ形の不純物をベース領域４に注入し、熱拡散させることでｎ＋形の半導体からなるソース領域５を形成する。
なお、後述するトレンチ６の形成後に、ベース領域４とソース領域５を形成することもできる。
次に、図４（ｂ）に示すように、所望の開口部を有するマスクパターンをエピタキシャル層３、ベース領域４、およびソース領域５の上に形成し、ＲＩＥ(Reactive Ion Etching）法などを用いてトレンチ６を形成する。トレンチ６は、ベース領域４とソース領域５を貫通し、エピタキシャル層３に到達するようにする。トレンチ６は、ソース領域５の表面に開口し、Ｙ方向に延びている。
次に、図４（ｃ）に示すように、トレンチ６の内壁にゲート絶縁膜８を形成し、ゲート絶縁膜８の内側に不純物が添加されたポリシリコンを埋め込む。
続いて、ソース電極３２を形成する領域に露出しているポリシリコンをエッチバックして、トレンチゲート７を形成する。
続いて、ポリシリコンをエッチバックした部分を絶縁性材料で埋めることで、トレンチゲート７を覆うゲート絶縁膜８を形成する。
続いて、エピタキシャル層３、ベース領域４、ソース領域５、およびゲート絶縁膜８の上に絶縁膜１０を形成する。ゲート絶縁膜８や膜１０ａ（絶縁膜１０となる膜）は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）や、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）、ＢＰＳＧ（Boron Phosphorus Silicon Glass)、ＰＳＧ(Phosphorus Silicon Glass)などの不純物がドープされた酸化物などから形成することができる。膜１０ａの厚み寸法は、例えば、５００ｎｍ〜１０００ｎｍ程度とすることができる。
なお、ポリシリコンをエッチバックした部分に埋め込まれる絶縁性材料は、絶縁膜１０aと同時に形成することもできる。
続いて、所望の開口部を有するマスクパターンを膜１０ａの上に形成し、ＲＩＥ法などを用いて、ゲート電極３１の配線部３１ｂ、およびソース電極３２を形成する領域に開口部を形成することで絶縁膜１０を形成する。
また、基板２のエピタキシャル層３が設けられる側とは反対側に、アルミニウムなどの金属からなるドレイン電極９を形成する。なお、ドレイン電極９の形成は、例えば、絶縁膜１０を形成した後であってもよいし、エピタキシャル層３を形成する前であってもよいし、後述する第１の金属層３４を形成する際であってもよいし、絶縁層３９を形成した後でもよい。
以上のようにして素子部２０を形成することができる。
なお、前述した素子部２０の構成は一例を例示したものである。そのため、素子部２０の構成は適宜変更することができる。
また、素子部２０の形成方法は前述した手順などに限定されるわけではなく、既知の技術を用いて、既知の構成を有する素子部２０を形成するようにすればよい。例えば、基板２、エピタキシャル層３、ベース領域４、ソース領域５、トレンチ６、トレンチゲート７、ゲート絶縁膜８、ドレイン電極９、および絶縁膜１０の材料、寸法、形状、成膜方法、エッチング方法などには既知の技術を適用することができる。そのため、素子部２０の構成や形成方法に関する詳細な説明は省略する。
次に、電極部３０の形成について例示をする。
まず、図５（ａ）に示すように、絶縁膜１０の上にバリア層３３となる膜３３ａを形成する。
膜３３ａは、例えば、スパッタリング法などを用いて形成することができる。
膜３３ａの材料は、例えば、チタン、チタンタングステン、窒化チタンなどとすることができる。
膜３３ａの厚み寸法は、例えば、３００ｎｍ〜５００ｎｍ程度とすることができる。
続いて、膜３３ａの上に第１の金属層３４となる膜３４ａを形成する。
膜３４ａは、例えば、スパッタリング法などを用いて形成することができる。
膜３４ａの材料は、例えば、アルミニウム、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕなどとすることができる。
膜３４ａの厚み寸法は、例えば、１μｍ〜２μｍ程度とすることができる。
続いて、膜３４ａの上にバリア層３５となる膜３５ａを形成する。
膜３５ａは、例えば、スパッタリング法などを用いて形成することができる。
膜３５ａの材料は、例えば、チタン、チタンタングステン、窒化チタン、タングステン、タンタル、窒化タンタル、ルテニウムなどとすることができる。
膜３５ａの厚み寸法は、例えば、１００ｎｍ〜３００ｎｍ程度とすることができる。
続いて、膜３５ａの上にシード層３６となる膜３６ａを形成する。
膜３６ａは、例えば、スパッタリング法などを用いて形成することができる。
膜３６ａの材料は、例えば、銅などとすることができる。
次に、図５（ｂ）に示すように、膜３６ａの上に絶縁層５０（第１の絶縁層の一例に相当する）を形成する。
絶縁層５０を形成する際には、例えば、フォトリソグラフィ法を用いて開口部５０ａ、５０ｂが形成される。
開口部５０ａは、ゲート電極３１の本体部３１ａおよび配線部３１ｂが形成される領域に形成される。
開口部５０ｂは、ソース電極３２が形成される領域に形成される。
絶縁層５０の材料は、例えば、フォトレジストなどとすることができる。
絶縁層５０の厚み寸法は、例えば、第２の金属層３７の厚み寸法よりも厚くすることができる。絶縁層５０の厚み寸法は、例えば、５μｍ〜１５μｍ程度とすることができる。
次に、図５（ｃ）に示すように、絶縁層５０の開口部５０ａ、５０ｂの内部に第２の金属層３７を形成する。
第２の金属層３７は、例えば、めっき法を用いて形成することができる。
電気めっき法を用いて第２の金属層３７を形成する場合には、膜３６ａまたは膜３４ａを陰極とすることができる。なお、無電解めっき法を用いて第２の金属層３７を形成することもできる。
次に、図５（ｄ）に示すように、絶縁層５０を除去する。
絶縁層５０は、例えば、ドライアッシング法や溶液を用いたアッシングや溶解などを用いて除去することができる。
次に、図６（ａ）に示すように、第２の金属層３７をマスクとして、膜３６ａを除去してシード層３６を形成し、膜３５ａを除去してバリア層３５を形成する。
膜３６ａと膜３５ａは、第２の金属層３７に対する膜３６ａおよび膜３５ａの選択比（膜３６ａおよび膜３５ａのエッチングレート/第２の金属層３７のエッチングレート）が大きいエッチング種により除去することが出来る。例えば、第２の金属層３７に対する膜３６ａおよび膜３５ａの選択比が大きいエッチング種を用いたウェットエッチング法により除去することができる。なお、ＲＩＥ法などのドライエッチング法を用いて膜３６ａと膜３５ａを除去することもできる。
また、第２の金属層３７の厚み寸法が膜３６ａ、膜３５aの厚み寸法に比べて十分に厚い場合には、第２の金属層３７に対する膜３６ａおよび膜３５ａの選択比が同等なエッチング種を用いることもできる。
次に、図６（ｂ）に示すように、第２の金属層３７をマスクとして、膜３４ａを除去して第１の金属層３４を形成し、膜３３ａを除去してバリア層３３を形成する。
膜３４ａと膜３３ａは、第２の金属層３７に対する膜３４ａおよび膜３３ａの選択比（膜３４ａおよび膜３３ａのエッチングレート/第２の金属層３７のエッチングレート）が大きいエッチング種により除去することが出来る。例えば、アルカリ系のエッチング液または酸系のエッチング液を用いるウェットエッチング法により除去することができる。なお、ＲＩＥ法などのドライエッチング法を用いて膜３４ａと膜３３ａを除去することもできる。
また、第２の金属層３７の厚み寸法が膜３６ａ、膜３５aの厚み寸法に比べて十分に厚い場合には、第２の金属層３７に対する膜３６ａおよび膜３５ａの選択比が同等なエッチング種を用いることもできる。
また、図６（ａ）に例示をした内容と、図６（ｂ）に例示をした内容を同一の工程（連続した工程）で行うこともできる。
すなわち、第２の金属層３７をマスクとして、膜３６ａを除去してシード層３６を形成し、膜３５ａを除去してバリア層３５を形成し、膜３４ａを除去して第１の金属層３４を形成し、膜３３ａを除去してバリア層３３を形成することもできる。
次に、図６（ｃ）に示すように、バリア層３３、第１の金属層３４、バリア層３５、シード層３６、および第２の金属層３７からなる積層体の露出面を覆うように、第３の金属層３８となる膜３８ａを形成する。この際、積層体の露出面を覆うように下地層を形成し、下地層の上に膜３８ａを形成することもできる。
例えば、Ｎｉ／Ｐｄ、ニッケル、スズなどからなる下地層を形成し、下地層の上に金、パラジウム、白金などからなり第３の金属層３８となる膜３８ａを形成する。下地層の厚み寸法は１μｍ〜２μｍ程度、膜３８ａの厚み寸法は０．０５μｍ程度とすることができる。
下地層と膜３８ａの形成には、無電解めっき法を用いることができる。
この場合、バリア層３３、第１の金属層３４、バリア層３５、シード層３６、および第２の金属層３７からなる積層体の露出面以外の部分は、絶縁膜１０で覆われている。そのため、下地層と膜３８ａが、積層体の露出面以外の部分に形成されるのが抑制される。
次に、図６（ｄ）に示すように、第３の金属層３８の表面を覆うように絶縁層３９を形成する。
この際、第２の金属層３７の上面に設けられた第３の金属層３８が露出するように開口部３９ａが形成される。
絶縁層３９は、例えば、ＰＩ（ポリイミド）、永久レジスト、Ｐ−ＳｉＮ、Ｐ−ＳｉＯなどから形成することができる。絶縁層３９は、単層膜であってもよいし、積層膜であってもよい。
絶縁層３９は、例えば、プラズマＣＶＤ（plasma-enhanced chemical vapor deposition）法、印刷法、フォトリソグラフィ法などを用いて形成することができる。
絶縁層３９の厚み寸法は、例えば、１μｍ〜２０μｍ程度とすることができる。
ゲート電極３１およびソース電極３２を保護するための絶縁層３９は、必要に応じて形成される。
以上のようにして電極部３０を形成することができる。
本実施に形態に係る半導体装置の製造方法によれば、信頼性を損なうことなく製造工程数の削減を図ることができる。
（第３の実施形態）
図７（ａ）〜（ｃ）は、半導体装置１ａの素子部を形成する際の各工程毎の断面図である。
図７（ａ）、（ｂ）は、前述した図６（ｂ）に続く工程を表している。
すなわち、本実施形態に係る半導体装置１ａの製造方法においては、図４（ａ）〜図６（ｂ）に例示をした工程の後に、図７（ａ）、（ｂ）に例示をする工程を実行する。
なお、図７（ｃ）は、図１におけるＢ−Ｂ断面に相当する部分の断面図である。すなわち、図３に相当する模式図である。
図６（ｂ）に例示をしたようにして第１の金属層３４とバリア層３３を形成した後に、図７（ａ）に示すように、バリア層３３、第１の金属層３４、バリア層３５、シード層３６、および第２の金属層３７からなる積層体の表面を覆うように絶縁層３９（第２の絶縁層の一例に相当する）を形成する。
この際、第２の金属層３７の上面の一部が露出するように開口部３９ａが形成される。
次に、図７（ｂ）に示すように、開口部３９ａに第３の金属層３８を形成する。
ただし、図７（ｃ）に示すように、配線部３１ｂ１の第２の金属層３７の上面には第３の金属層３８を形成しない。
第３の金属層３８を形成する際には、例えば、Ｎｉ／Ｐｄ、ニッケル、スズなどからなる下地層を形成し、下地層の上に金、パラジウム、白金などからなる膜を形成して第３の金属層３８とすることができる。この場合、下地層の厚み寸法は１μｍ〜２μｍ程度、下地層の上の膜の厚み寸法は０．０５μｍ程度とすることができる。下地層と下地層の上の膜の形成には、無電解めっき法を用いることができる。
図７（ｂ）、（ｃ）に示すように、半導体装置１ａには、基板２、素子部２０、および電極部３０が設けられている。
そして、半導体装置１ａには、バリア層３３、第１の金属層３４、バリア層３５、シード層３６、および第２の金属層３７からなる積層体の表面を覆い、第２の金属層３７の上方に開口部３９ａを有する絶縁層３９が設けられている。
また、第３の金属層３８は、開口部３９ａに設けられている。第３の金属層３８は、第２の金属層３７よりもイオン化傾向の小さい金属(電位的に貴(安定)な金属)を含んでいる。ただし、図７（ｃ）に示すように、配線部３１ｂ１の第２の金属層３７の上面には第３の金属層３８が形成されていない。
すなわち、半導体装置１ａには、素子部２０が設けられた基板２と、基板２の上に設けられ、アルミニウムなどを含む第１の金属層３４と、第１の金属層３４の上に設けられ、銅などを含む第２の金属層３７と、第２の金属層３７の上に設けられ、第２の金属層３７よりもイオン化傾向の小さい金属を含む第３の金属層３８と、第１の金属層３４および第２の金属層３７の露出面を覆う絶縁層３９と、が設けられている。
本実施の形態に係る半導体装置１ａにおいては、バリア層３３、第１の金属層３４、バリア層３５、シード層３６、および第２の金属層３７からなる積層体の側壁全体を絶縁層３９により覆っている。また、第２の金属層３７の上面を第３の金属層３８により覆っている。そのため、信頼性の向上を図ることができる。また、この様な構成とすることで、製造工程数の削減を図ることができる。
図８（ａ）〜（ｄ）は、比較例に係る半導体装置１０１の素子部を形成する際の各工程毎の断面図である。
図８（ａ）〜（ｄ）は、前述した図６（ａ）〜（ｄ）に対応する工程を表している。
比較例に係る半導体装置１０１の製造方法においては、図８（ａ）に示すように、第２の金属層３７をマスクとして、膜３６ａを除去してシード層３６を形成し、膜３５ａを除去してバリア層３５を形成する。
次に、図８（ｂ）に示すように、バリア層３５、シード層３６、および第２の金属層３７からなる積層体の露出面を覆うように、下地層と第３の金属層３８となる膜３８ａを形成する。
例えば、Ｎｉ／Ｐｄ、ニッケル、スズなどからなる下地層を形成し、下地層の上に金、パラジウム、白金などからなり第３の金属層３８となる膜３８ａを形成する。
この場合、膜３４ａの露出面にも下地層と膜３８ａが形成されることになる。
次に、図８（ｃ）に示すように、下地層と膜３８ａが形成された積層体をマスクとして、膜３４ａの露出面に形成された膜３８ａと下地層を除去し、膜３４ａを除去して第１の金属層３４を形成し、膜３３ａを除去してバリア層３３を形成する。
次に、図８（ｄ）に示すように、第３の金属層３８の表面を覆うように絶縁層３９を形成する。
この際、第２の金属層３７の上面に設けられた第３の金属層３８が露出するように開口部３９ａが形成される。
以上のようにして、比較例に係る半導体装置１０１を製造することができる。
なお、比較例に係る半導体装置１０１の製造においては、第２の金属層３７が、電気めっき法や無電解めっき法を用いて形成されるので、厚み寸法を厚くすることができる。
ここで、膜３４ａはアルミニウムなどの金属から形成されるため、膜３４ａの露出面に形成される膜３８ａと下地層の量が多くなる。
また、膜３８ａは金などから形成され、下地層はＮｉ／Ｐｄなどから形成されている。そのため、生産効率の高いウェットエッチング法を用いて膜３８ａ、下地層、および膜３４ａを除去すると、除去がし易い膜３４ａを除去することができても、除去がしにくい膜３８ａと下地層の一部が残渣として残るおそれがある。そして、膜３８ａと下地層の一部が残渣として残ると半導体装置１０１の信頼性が低下するおそれがある。
また、形成される第１の金属層３４の側壁は、第３の金属層３８により覆われていない。そのため、除去がしにくい膜３８ａと下地層の一部が残渣として残らないようなウェットエッチングの条件とすると、除去がし易い膜３４ａ（第１の金属層３４）の側壁が侵食されるおそれがある。第１の金属層３４の側壁が侵食されると半導体装置１０１の信頼性を低下させるおそれがある。
これに対して、本実施の形態に係る半導体装置１、１ａの製造方法によれば、図６（ｃ）、図７（ｂ）において説明したように、除去がしにくい膜３８ａと下地層の一部が残渣として残るおそれが少ない。
また、前述したように、図６（ａ）に例示をした内容と、図６（ｂ）に例示をした内容を同一の工程で行うこともできる。
そのため、信頼性の高い半導体装置１、１ａを少ない製造工程数で製造することができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ 半導体装置、１ａ 半導体装置、２ 基板、３ エピタキシャル層、４ ベース領域、５ ソース領域、６ トレンチ、７ トレンチゲート、８ ゲート絶縁膜、９ ドレイン電極、１０ 絶縁膜、２０ 素子部、３０ 電極部、３１ ゲート電極、３１ａ 本体部、３１ｂ 接続部、３２ ソース電極、３３ バリア層、３４ 第１の金属層、３５ バリア層、３６ シード層、３７ 第２の金属層、３８ 第３の金属層、３９ 絶縁層

Claims (7)

  1. 素子部が形成された基板の上に第１の金属層となる膜を形成する工程と、
    前記第１の金属層となる膜の上に開口部を有する第１の絶縁層を形成する工程と、
    前記第１の絶縁層の開口部に第２の金属層を形成する工程と、
    前記第１の絶縁層を除去する工程と、
    前記第２の金属層をマスクとし、前記第１の金属層となる膜を除去して前記第１の金属層を形成する工程と、
    前記第１の金属層および前記第２の金属層の露出面を、前記第２の金属層よりもイオン化傾向の小さい金属を含む第３の金属層で覆い、電極部を形成する工程と、
    を備えた半導体装置の製造方法。
  2. 素子部が形成された基板の上に、第１の金属層となる膜を形成する工程と、
    前記第１の金属層となる膜の上に開口部を有する第１の絶縁層を形成する工程と、
    前記第１の絶縁層の開口部に、第２の金属層を形成する工程と、
    前記第１の絶縁層を除去する工程と、
    前記第２の金属層をマスクとし、前記第１の金属層となる膜を除去して前記第１の金属層を形成する工程と、
    前記第１の金属層および前記第２の金属層の表面を覆い、前記第２の金属層の上面が露出する開口部を有する第２の絶縁層を形成する工程と、
    前記開口部に、前記第２の金属層よりもイオン化傾向の小さい金属を含む第３の金属層を形成する工程と、
    を備えた半導体装置の製造方法。
  3. 前記第１の金属層は、アルミニウムを含み、
    前記第２の金属層は、銅を含む請求項１または２に記載の半導体装置の製造方法。
  4. 前記第２の金属層をマスクとし、前記第１の金属層となる膜を除去して前記第１の金属層を形成する工程において、
    前記第２の金属層に対する前記第１の金属層となる膜の選択比が大きいエッチング種を用いて、前記第１の金属層となる膜を除去する請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
  5. 前記第３の金属層は、金（Ａｕ）、白金（Ｐｔ）及びパラジウム（Ｐｄ）よりなる群から選択された少なくとも１種を含む請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
  6. 素子部が設けられた基板と、
    前記基板の上に設けられた第１の金属層と、
    前記第１の金属層の上に設けられた第２の金属層と、
    前記第１の金属層および前記第２の金属層の露出面を覆い、前記第２の金属層よりもイオン化傾向の小さい金属を含む第３の金属層と、
    を備えた半導体装置。
  7. 素子部が設けられた基板と、
    前記基板の上に設けられた第１の金属層と、
    前記第１の金属層の上に設けられた第２の金属層と、
    前記第２の金属層の上に設けられ、前記第２の金属層よりもイオン化傾向の小さい金属を含む第３の金属層と、
    前記第１の金属層および前記第２の金属層の露出面を覆う第２の絶縁層と、
    を備えた半導体装置。
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