CN104662667B - 半导体装置 - Google Patents

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Abstract

包围活性区域(101)周围的边缘终端区域(100)具有电场缓和机构,该电场缓和机构包括保护环(2)、与保护环(2)接触的第一场板(4)以及以夹持层间绝缘膜(5)的方式设置在第一场板(4)上的第二场板(7)。第二场板(7)的厚度比第一场板(4)的厚度厚。第二场板(7)之间的间隔比第一场板(4)之间的间隔宽。在第二场板(7)与层间绝缘膜(5)之间设置有与第二场板(7)导电接触的势垒金属膜(6)。势垒金属膜(6)之间的间隔与第一场板(4)之间的间隔相等。由此,即使具备第一、第二场板(4、7)的结构也能够提高针对外来电荷的屏蔽效果。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
搭载功率半导体装置、例如绝缘栅型双极晶体管(IGBT)、续流二极管(FWD)、绝缘栅型场效应晶体管(MOSFET)等器件的半导体模块装置的高耐压化正在发展。为了提高该半导体模块装置的耐压,需要提高所搭载的各个器件的耐压。一般地,在搭载于功率半导体装置的各个半导体片分别设置有活性区域,该活性区域是形成在半导体衬底的中央部的半导体功能区域。在活性区域的表面设置有与活性区域接触的金属电极。活性区域是在导通状态时流过主电流的区域。
在半导体功能区域(活性区域)的周围,以包围半导体功能区域的周端部的衬底正面侧的pn主结的外侧的方式配置有边缘终端区域。该边缘终端区域具有电场缓和结构,该电场缓和结构用于防止对于对衬底正面侧的pn主结(以下仅为pn主结)施加反向偏压时产生的电场,产生比半导体功能区域的底部中央部(衬底背面侧的部分的中央部)的电场高的高电场部位。电场缓和结构是指使漂移区域的衬底正面侧的电场缓和而保持耐压的区域。作为这样的电场缓和结构,设置保护环、覆盖保护环的场板等。
场板具有使容易在边缘终端区域产生的高电场缓和的功能。具体地说,场板使对pn主结施加反向偏压时随着逆向电压的上升而从pn主结主要向漂移层侧延伸的耗尽层在边缘终端区域比在半导体功能区域的底部中央部更容易延伸。由此,等电位线的间隔扩大,因此在边缘终端区域产生的高电场被缓和。并且,场板具有以下功能:通过屏蔽在边缘终端区域的衬底正面附近由于模制树脂等而产生的外来电荷(游离离子等),来抑制半导体衬底正面的、与模制树脂之间的界面附近的电场的变动。通过场板来抑制电场的变动,从而能够保持耐压可靠性。
这样的场板例如是将多个金属膜层叠而成,为了使其形成所需要的工艺简单化,大多通过与引线接合用焊盘电极金属膜(包含1.5%的比例的硅(Si)的铝(Al)合金膜(Al-Si(1.5%)合金膜)等)、栅电极用多晶硅膜、扩散防止用势垒金属等中的某一个的形成同时的工艺来形成。铝合金膜等焊盘电极金属膜由于根据其目的而厚度(膜厚)厚达5μm以上以及在图案加工(图案形成)时需要侧蚀量多的湿蚀刻,从而优选被应用于易于使场板间隔宽的最上层的场板。栅电极用多晶硅膜或者扩散防止用势垒金属由于1μm以下薄的厚度合适且能够在图案加工中利用干蚀刻,因此特别适合于需要窄的环间隔的下层场板的形成。
接着,对以往的半导体装置的边缘终端区域的结构进行说明。图2是表示以往的半导体装置的边缘终端区域的结构的截面图。图2的(a)中示出包围主电流流动的活性区域201的外周的边缘终端区域200的主要部分截面图。图2的(b)中示出图2的(a)的虚线框内的放大截面图。如图2所示,在半导体衬底1的活性区域201的外周设置有包围活性区域201的外周的边缘终端区域200。在边缘终端区域200设置有包括保护环2以及第一、第二场板4、7的电场缓和结构。
具体地说,在边缘终端区域200中,在半导体衬底1的正面侧的表面层,五个保护环2设置成包围活性区域201的大致环状。另外,在半导体衬底1的正面,在保护环2上隔着层叠体设置有第二场板7,该层叠体是场绝缘膜3、第一场板4以及层间绝缘膜5依次层叠而成的。第一场板4经由场绝缘膜3的接触孔与保护环2接触。第二场板7由铝合金(Al-Si合金)构成,与形成于活性区域201的衬底正面的主电极同时形成。
第二场板7不需要设置在所有的保护环2上。即,在多个保护环2中也可以存在其上方不层叠形成第二场板7的保护环2。通过设为例如针对多个保护环2隔一个地配置第二场板7那样的结构,能够扩大第二场板7间的间隔。因此,即使在通过湿蚀刻对厚度厚的铝合金膜进行图案加工来形成第二场板7的情况下,对铝合金膜进行图案加工时也不会产生问题而能够在短时间内进行处理,由于存在这种优点,因此优选。
接着,参照图2的(b)详细地说明场绝缘膜3、第一场板4以及层间绝缘膜5的结构。场绝缘膜3形成在半导体衬底1的正面。在场绝缘膜3上,在与各个保护环2的表面对应的位置处设置有接触孔。第一场板4由形成在场绝缘膜3上的多晶硅膜构成。作为第一场板4而被粘附的多晶硅膜在场绝缘膜3的接触孔的内部与保护环2的表面接触。该多晶硅膜(第一场板4)与活性区域201的栅电极(未图示)同时形成。
第一场板4的端部突出到形成于保护环2间的表面的场绝缘膜3上以能够适当地发挥第一场板4的功能。由于该多晶硅膜(第一场板4)为薄膜(1μm),因此能够利用干蚀刻进行微细的图案加工。因此,能够使第一场板4的间隔比成为第二场板7的铝合金膜的图案间隔窄。因而,能够减少外来电荷对半导体衬底1的正面附近的电场产生的不良影响。
在第一场板4的图案加工之后,与活性区域201中的层间绝缘膜的形成同时地在第一场板4上形成层间绝缘膜5。然后,在层间绝缘膜5之上,铝合金膜作为第二场板7而与活性区域201中的该电极膜同时地形成。在第二场板7上形成作为覆盖衬底正面整个面的表面保护膜的聚酰亚胺膜8。虽然在图2中没有示出,但是第一场板4和第二场板7通过各个保护环2的省略图示的部分(例如角部)相互接触。因此,第一、第二场板4、7都与保护环2表面成为等电位。
关于具备这样的场板的半导体装置,提出了如下面那样的公知文献。公开了一种具备双层的场板结构的装置(例如,参照下述专利文献1。),该双层的场板结构包括隔着绝缘膜设置在环状的保护环上的薄的多晶硅膜以及隔着绝缘膜层叠在多晶硅膜上的比多晶硅膜厚的金属膜。还公开了一种设置场板结构并且在铝电极与半导体衬底的连接处插入势垒金属的结构(例如,参照下述专利文献2。)。还公开了以下一种装置,该装置具备在半导体功能区域上设置的势垒金属层,或者具备在半导体功能区域上设置的包括势垒金属层和形成在势垒金属层上的铝层的电极(例如,参照下述的专利文献3。)。
专利文献1:日本特开2008-193043号公报(图1、摘要)
专利文献2:日本特开2009-117715号公报(0036段)
专利文献3:日本特开2001-44414号公报(图1、摘要)
发明内容
发明要解决的问题
然而,在上述现有技术中,第一场板4的厚度(例如1μm以下)远薄于第二场板7的厚度(例如5μm以上),因此针对外来电荷的屏蔽效果并不能说充分。因而,有可能耐压可靠性产生问题。
本发明目的在于为了解决上述现有技术的问题点而提供如下一种半导体装置:即使是具备设置在半导体衬底的表面的第一场板以及以夹持绝缘膜的方式设置在第一场板上的厚度比第一场板厚的第二场板的结构,也能够提高针对外来电荷的屏蔽效果。
用于解决问题的方案
为了解决上述问题并达到本发明的目的,本发明所涉及的半导体装置具有下面的特征。在半导体衬底的一个主面侧设置有活性区域。设置有包围上述活性区域的周围的边缘终端区域。在上述边缘终端区域中,在上述半导体衬底的一个主面的表面层设置有多个保护环。另外,在上述保护环上设置有与上述保护环等电位的场板。电场缓和机构包括上述保护环和上述场板。上述场板包括第一场板、第二场板。上述第一场板设置在上述保护环的表面。上述第二场板隔着层间绝缘膜设置在上述第一场板上。另外,上述第二场板以比上述第一场板间的间隔宽的间隔配置。上述第二场板比上述第一场板的厚度厚。在上述第二场板与上述层间绝缘膜之间设置有与上述第二场板导电接触的势垒金属膜。上述势垒金属膜间的间隔与上述第一场板间的间隔大致相等。
另外,本发明所涉及的半导体装置优选为,在上述发明中,上述势垒金属膜以熔点比上述第二场板的熔点高的金属作为主要成分。
另外,本发明所涉及的半导体装置更优选为,在上述发明中,上述势垒金属膜以钛、氮化钛、钽、氮化钽、钛钨、钼中的任一个作为主要成分。
另外,本发明所涉及的半导体装置优选为,在上述发明中,上述势垒金属膜的厚度为50nm以上且300nm以下。
另外,本发明所涉及的半导体装置优选为,在上述发明中,上述层间绝缘膜的厚度在工艺所容许的范围内厚。
另外,本发明所涉及的半导体装置优选为,在上述发明中,上述第一场板是多晶硅膜。
另外,本发明所涉及的半导体装置优选为,在上述发明中,上述第一场板的厚度为1μm以下。
另外,本发明所涉及的半导体装置优选为,在上述发明中,上述第二场板以含铝和硅的金属作为主要成分。
另外,本发明所涉及的半导体装置优选为,在上述发明中,上述第二场板的厚度为5μm以上。
发明的效果
根据本发明所涉及的半导体装置,起到能够提供如下的半导体装置的效果,即,即使是具备场板的下层的厚度薄的第一场板以及场板的上层的第二场板的结构,针对外来电荷的屏蔽效果也高,该第二场板以夹持绝缘膜的方式设置在第一场板上,厚度比第一场板厚并且以比第一场板间的间隔宽的间隔配置。
附图说明
图1是表示本发明的实施方式所涉及的半导体装置的边缘终端区域的结构的截面图。
图2是表示以往的半导体装置的边缘终端区域的结构的截面图。
图3是表示对以往的半导体装置的pn主结施加反向偏压的情况下的边缘终端区域内的电场的等电位线分布的截面图。
图4是表示对本发明的实施方式所涉及的半导体装置的pn主结施加反向偏压的情况下的边缘终端区域内的电场的等电位线分布的截面图。
图5是表示势垒金属膜的环宽度LFP3相对于第一场板的环宽度LFP1的比与第一场板间附近的电场强度之间的关系的特性图。
图6是表示第二场板和第一场板间的层间绝缘膜的厚度与第一场板间的电场强度之间的关系的特性图。
具体实施方式
下面,参照添附附图详细地说明本发明所涉及的半导体装置的优选的实施方式。在本说明书和添附附图中,在带n或p的层、区域,分别意味着电子或空穴是多数载流子。另外,对n、p附加的+和-分别意味着与未附加+和-的层、区域相比杂质浓度相对高或低。此外,在下面的实施例的说明和添附附图中,对同样的结构附加同一附图标记并省略重复的说明。另外,在实施方式中说明的添附附图为了便于观察或便于理解而没有以准确的刻度、尺寸比进行描述。另外,本发明只要不超出其要旨,就不限定于下面说明的实施方式的记载。
(实施方式)
对本发明的实施方式所涉及的半导体装置的结构进行说明。图1是表示本发明的实施方式所涉及的半导体装置的边缘终端区域的结构的截面图。图1的(a)中示出包围主电流流动的活性区域101的外周的边缘终端区域100的主要部分截面图。图1的(b)中示出图1的(a)的虚线框内的放大截面图。在图1的(a)中,切割端面是指将半导体晶圆切割(dicing)为各个片状而露出的片切割面。如图1所示,实施方式所涉及的半导体装置与上述以往的半导体装置同样地,具有主电流所流动的活性区域101以及包围该活性区域101的外周的边缘终端区域100。在边缘终端区域100设置有包括保护环2以及第一、第二场板4、7的电场缓和结构。
详细地说明边缘终端区域100的结构。在边缘终端区域100中,在半导体衬底(半导体片)1的正面侧的表面层将包围活性区域101的5个保护环2隔开规定的间隔(呈大致环状)地设置为5层。另外,在半导体衬底1的正面,在各个保护环2之上层叠场绝缘膜3、第一场板4、层间绝缘膜5以及势垒金属膜6,在层叠而成的层叠体之上设置有第二场板7。附图标记8是聚酰亚胺膜。第一场板4通过场绝缘膜3的接触孔与保护环2接触。场绝缘膜3、第一场板4、层间绝缘膜5以及势垒金属膜6各自的厚度薄,因此在图1的(a)中将这些层叠而成的层叠体合并图示为一条粗的直线状。
第二场板7例如由包含1.5%的比例的硅(Si)的铝合金(以下为Al-Si(1.5%)合金)的金属膜构成,被设置为包围活性区域101的大致环状。第二场板7例如也可以与在活性区域101中形成于半导体衬底1的正面的主电极同时地形成。另外,第二场板7不需要设置在所有的保护环2上。即,在多个保护环2中也可以存在在其上方不层叠形成第二场板7的保护环2。通过设为例如针对多个保护环2隔一个地配置第二场板7那样的结构,能够扩大第二场板7间的间隔。由此,即使在通过湿蚀刻对例如5μm以上的厚的铝合金膜进行图案加工(图案形成)来形成第二场板7的情况下,也容易进行铝合金膜的图案加工且能够在短时间内进行处理,由于存在该优点,因此优选。
接着,参照图1的(b)详细地说明场绝缘膜3、第一场板4、层间绝缘膜5以及势垒金属膜6的结构。场绝缘膜3形成在半导体衬底1的正面。在场绝缘膜3的与各个保护环2的表面的一部分对应的位置设置有例如包围活性区域101的大致环状的接触孔。在场绝缘膜3上例如设置有由多晶硅膜构成的第一场板4。作为第一场板4而被粘附(形成)的多晶硅膜在场绝缘膜3的接触孔的内部与保护环2的表面接触。该多晶硅膜(第一场板4)也可以与活性区域101的栅电极(未图示)同时形成。
第一场板4的内侧(衬底中央部侧)和外侧(衬底外周部侧)的端部可以分别以规定的宽度(以下为突出宽度)突出到在保护环2间的表面形成的场绝缘膜3上以能够适当地发挥第一场板4的功能。另外,第一场板4可以形成为包围活性区域101的大致环状。该多晶硅膜(第一场板4)为薄膜(例如厚度为大约1μm以下左右),因此能够利用干蚀刻进行微细的图案加工,从而能够将突出宽度控制为规定的微细的宽度。另外,能够利用干蚀刻进行微细的图案加工,由此对于多个第一场板4的面方向(与衬底正面平行的方向)上的间隔,也能够将其控制得比成为第二场板7的铝合金膜的图案间隔窄。因而,能够减少外来电荷对半导体衬底1的正面附近的电场带来的不良影响。外来电荷是指在边缘终端区域100的衬底正面附近由于模制树脂(未图示)等而产生的游离离子等。
对于层间绝缘膜5,在第一场板4上通过例如化学气相沉淀(CVD)法等形成为厚度1μm以上且10μm以下左右。层间绝缘膜5也可以与活性区域101的层间绝缘膜的形成同时形成。优选该层间绝缘膜5的厚度在工艺容许的范围内尽可能厚。其理由是通过使第二场板7与第一场板4之间的层间绝缘膜5的厚度厚,能够减小第一场板4间的电场强度。关于层间绝缘膜5的厚度,图6中示出第二场板7和第一场板4之间的层间绝缘膜5的厚度与第一场板4间的电场强度之间的关系。图6是表示第二场板和第一场板之间的层间绝缘膜的厚度与第一场板间的电场强度之间的关系的特性图。
图6的横轴示出第二场板7与第一场板4之间的层间绝缘膜5的厚度。图6的纵轴以层间绝缘膜5的厚度为1μm时的第一场板4间的电场强度为基准(=1.0倍)示出与层间绝缘膜5的厚度对应的第一场板4间的电场强度的倍率。将第二场板7的环宽度LFP2(从衬底中央部朝向外周部的方向的宽度,以下设为环宽度)相对于第一场板4的宽度LFP1的比(以下设为LFP2/LFP1的比)设为0.75(LFP2/LFP1=0.75)。从图6所示的结果确认出通过使层间绝缘膜5的厚度厚而第一场板4间的电场强度变小。例如当将层间绝缘膜5的厚度设为5μm、10μm厚时,可知第一场板4间的电场强度分别变小至层间绝缘膜5的厚度为1μm时的0.6倍、0.5倍。
在层间绝缘膜5之上,在沿深度方向与下层的第一场板4大致重叠的位置设置有势垒金属膜6。本发明与以往的结构(图2)的不同点在于在层间绝缘膜5与第二场板7之间设置有势垒金属膜6。势垒金属膜6例如被设置为包围活性区域101的大致环状。势垒金属膜6的环宽度LFP3与第一场板4的环宽度LFP1大致相同。势垒金属膜6只要例如如下那样形成即可。首先,在层间绝缘膜5之上,通过溅射以厚度100nm形成以例如氮化钛(TiN)作为主要成分的势垒金属膜6。接着,利用光刻法工艺和干蚀刻,将势垒金属膜6图案加工成具有与第一场板4的多晶硅膜的环宽度LFP1大致相同的环宽度LFP3且与第一场板4在相同位置重叠的环图案形状。通过这样,在第一场板4的上方的规定位置形成规定的环宽度LFP3的势垒金属膜6。
该势垒金属是为了防止金属膜向被接触膜的扩散、防止相互反应而介于金属膜与被接触膜之间的金属膜的总称。势垒金属大多使用与其它材料的反应性低的材料,该材料与母材(金属膜和被接触膜)相互之间的紧密接合性好且熔点高。作为这样的势垒金属,已知有钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钛钨(TiW)、钼(Mo)等,但是作为铝(Al)的势垒金属,氮化钛(TiN)最为理想。势垒金属膜6的环宽度LFP3与第一场板4(多晶硅膜)的环宽度LFP1大致相同等同于第一场板4间的间隔与势垒金属膜6间的间隔大致相同。势垒金属膜6的厚度优选设为50nm以上且300nm以下左右的范围内。其理由是,如果势垒金属膜6过厚则无法利用蚀刻进行微细的图案加工,如果过薄则在膜的形成时受到制造偏差的影响。
在势垒金属膜6之上形成有例如由Al-Si(1.5%)合金构成的铝合金膜作为第二场板7。第二场板7也可以与活性区域101中的电极膜(例如主电极:未图示)同时形成。作为第二场板7的铝合金膜与势垒金属膜6导电接触。第二场板7的厚度优选厚到例如5μm以上左右。其理由如下。在与第二场板7同时地形成活性区域101的主电极的情况下,在活性区域101形成的由Al-Si(1.5%)合金构成的铝合金膜(主电极)为了与外部连接端子等连接而通过铝线进行接合连接。是为了吸收由于该引线接合的超声波接合时的冲击,而需要使与铝线接合连接的主电极的厚度厚到5μm以上。另外,第二场板7的环宽度LFP2比第一场板4的环宽度LFP1窄。其理由如下。由于第二场板7厚达5μm以上的厚度,因此需要进行图案加工时的侧蚀量多的湿蚀刻。因此,第二场板7的环宽度LFP2与通过干蚀刻进行图案加工的第一场板4的环宽度LFP1相比变窄。
接着,对使势垒金属膜6的环宽度LFP3为与第一场板4的环宽度LFP1大致相同的宽度进行说明。图5是表示势垒金属膜6的环宽度LFP3相对于第一场板的环宽度LFP1的比(以下设为LFP3/LFP1的比)与第一场板4间附近的电场强度之间的关系的特性图。图5的横轴示出LFP3/LFP1的比。图5的纵轴以LFP3/LFP1的比为1的情况下(即,LFP3=LFP1)的第一场板4间的电场强度为基准(=1.0倍)示出与LFP3/LFP1的比对应的第一场板4间的电场强度的倍率。从图5所示的结果可知,势垒金属膜6的环宽度LFP3越小于第一场板4的环宽度LFP1,则电场强度越大(例如,在LFP3/LFP1=0.4的情况下,第一场板4间的电场强度为大约1.9倍)。
另外,图4中示出在本发明的实施方式所涉及的半导体装置中在对活性区域101中的衬底正面侧的pn主结(以下仅设为pn主结)施加了反向偏压的情况下的施加于第一场板4间的电场的等电位线分布。作为比较,图3中示出在以往的半导体装置(即,没有设置势垒金属膜6的结构:参照图2)中在对活性区域201的pn主结施加了反向偏压的情况下的第一场板4间的电场的等电位线分布。图3是表示对以往的半导体装置的pn主结施加反向偏压的情况下的边缘终端区域内的电场的等电位线分布的截面图。图4是表示对本发明的实施方式所涉及的半导体装置的pn主结施加反向偏压的情况下的边缘终端区域内的电场的等电位线分布的截面图。
如果将图3、图4的等电位线分布进行比较则可以获知,在图4的实施方式所涉及的半导体装置中用圆形虚线包围的区域内的等电位线的间隔比在图3的以往的半导体装置中用圆形虚线包围的区域内的等电位线的间隔宽。即,可知在图4的实施方式所涉及的半导体装置中缓和了第一场板4间的电场强度的集中。
虽然在图1中没有示出,但是第一场板4和第二场板7通过各个保护环2的省略图示的部分(例如,形成大致环状的平面形状的保护环2的角部)相互导电接触。因此,第一、第二场板4、7均与保护环2的表面成为等电位。
根据以上说明的实施例,在边缘终端区域中,在第一场板上隔着层间绝缘膜设置环宽度与第一场板的环宽度相同的势垒金属膜,在该势垒金属膜上设置与势垒金属膜导电接触的第二场板,由此即使在第二场板的厚度比第一场板的厚度厚且第二场板间的间隔比第一场板间的间隔宽的情况下,也能够与以往相比减小第一场板的电场强度。由此,能够提高针对外来电荷的屏蔽效果。因而,能够提供一种具备可靠性高的边缘终端结构的半导体装置。
在以上内容中,本发明不限于上述的实施方式,能够在不脱离本发明的宗旨的范围内进行各种变更。例如活性区域的元件结构能够与设计条件等相应地进行各种变更,本发明能够应用于IGBT、FWD、MOSFET等中。另外,在各实施方式中,虽然没有记载半导体衬底和半导体区域的导电型(n型、p型),但是半导体衬底和半导体区域的导电型能够与活性区域的元件结构相应地进行各种变更。
产业上的可利用性
如以上那样,本发明所涉及的半导体装置对于具备以包围活性区域的周围的方式设置并通过缓和衬底正面侧的电场来保持耐压的边缘终端结构的功率半导体装置是有用的。
附图标记说明
1:半导体衬底;2:保护环;3:场绝缘膜;4:第一场板;5:层间绝缘膜;6:势垒金属膜;7:第二场板;8:聚酰亚胺膜;100:边缘终端区域;101:活性区域;LFP1:第一场板的环宽度;LFP2:第二场板的环宽度;LFP3:势垒金属膜的环宽度。

Claims (9)

1.一种半导体装置,其特征在于,具备:
活性区域,其被设置在半导体衬底的一个主面侧;
边缘终端区域,其包围上述活性区域的周围;以及
电场缓和机构,其在上述边缘终端区域中包括被设置在上述半导体衬底的一个主面的表面层的多个保护环和被设置在上述保护环上且与上述保护环等电位的场板,
其中,上述场板包括:
第一场板,其被设置在上述保护环的表面;以及
第二场板,其被隔着层间绝缘膜设置在上述第一场板上,以比上述第一场板间的间隔宽的间隔配置,且厚度比上述第一场板的厚度厚,
在上述第二场板与上述层间绝缘膜之间具有与上述第二场板导电接触的势垒金属膜,
上述势垒金属膜间的间隔与上述第一场板间的间隔大致相等。
2.根据权利要求1所述的半导体装置,其特征在于,
上述势垒金属膜以熔点比上述第二场板的熔点高的金属作为主要成分。
3.根据权利要求2所述的半导体装置,其特征在于,
上述势垒金属膜以钛、氮化钛、钽、氮化钽、钛钨、钼中的任一个作为主要成分。
4.根据权利要求1所述的半导体装置,其特征在于,
上述势垒金属膜的厚度为50nm以上且300nm以下。
5.根据权利要求1所述的半导体装置,其特征在于,
上述层间绝缘膜的厚度在工艺所容许的范围内厚。
6.根据权利要求1所述的半导体装置,其特征在于,
上述第一场板是多晶硅膜。
7.根据权利要求6所述的半导体装置,其特征在于,
上述第一场板的厚度为1μm以下。
8.根据权利要求1所述的半导体装置,其特征在于,
上述第二场板以含铝和硅的金属作为主要成分。
9.根据权利要求1~8中的任一项所述的半导体装置,其特征在于,
上述第二场板的厚度为5μm以上。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9281360B1 (en) * 2014-08-12 2016-03-08 Infineon Technologies Ag Semiconductor device with a shielding structure
JP6575398B2 (ja) * 2016-03-01 2019-09-18 三菱電機株式会社 半導体装置
JP6834156B2 (ja) * 2016-03-16 2021-02-24 富士電機株式会社 半導体装置および製造方法
CN109243977B (zh) * 2017-07-10 2021-08-17 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
EP3490006A1 (en) * 2017-11-24 2019-05-29 Nexperia B.V. Semiconductor device with edge termination structure and method of manufacture
JP2021185593A (ja) 2020-05-25 2021-12-09 株式会社 日立パワーデバイス 半導体装置および電力変換装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102263124A (zh) * 2010-05-27 2011-11-30 富士电机株式会社 半导体器件

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3111827B2 (ja) 1994-09-20 2000-11-27 株式会社日立製作所 半導体装置及びそれを使った電力変換装置
JP2001044414A (ja) 1999-08-04 2001-02-16 Hitachi Ltd 半導体装置
JP2004158844A (ja) 2002-10-15 2004-06-03 Fuji Electric Device Technology Co Ltd 半導体装置および半導体装置の製造方法
US8008734B2 (en) * 2007-01-11 2011-08-30 Fuji Electric Co., Ltd. Power semiconductor device
JP5205856B2 (ja) * 2007-01-11 2013-06-05 富士電機株式会社 電力用半導体素子
CN101345254A (zh) * 2007-07-12 2009-01-14 富士电机电子技术株式会社 半导体器件
JP2009117715A (ja) 2007-11-08 2009-05-28 Toshiba Corp 半導体装置及びその製造方法
JP5358963B2 (ja) * 2008-02-04 2013-12-04 富士電機株式会社 半導体装置およびその製造方法
JP5378045B2 (ja) * 2009-04-13 2013-12-25 株式会社日立製作所 半導体装置
JP5376365B2 (ja) * 2009-04-16 2013-12-25 三菱電機株式会社 半導体装置
JP5509908B2 (ja) * 2010-02-19 2014-06-04 富士電機株式会社 半導体装置およびその製造方法
JP2012134198A (ja) * 2010-12-20 2012-07-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
CN103534809B (zh) * 2011-08-05 2016-08-17 富士电机株式会社 半导体器件及半导体器件的制造方法
TWM435722U (en) * 2012-03-22 2012-08-11 Excelliance Mos Corp Power MOSFET

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102263124A (zh) * 2010-05-27 2011-11-30 富士电机株式会社 半导体器件

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