JPH06232426A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06232426A JPH06232426A JP1886093A JP1886093A JPH06232426A JP H06232426 A JPH06232426 A JP H06232426A JP 1886093 A JP1886093 A JP 1886093A JP 1886093 A JP1886093 A JP 1886093A JP H06232426 A JPH06232426 A JP H06232426A
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Abstract
(57)【要約】
【目的】この発明は、ＲＦＰ構造において高温時の半導
電性膜へのリ−ク電流による素子破壊を防止し、且つＲ
ＥＳＵＲＦ構造、ＲＦＰ構造と同等の耐圧性を持たせ
る。 【構成】Ｎ- 型のエピタキシャル層12にＰ+ 型のメイン
ベ−ス拡散層13a を設け、メインベ−ス拡散層13a に接
合された前記拡散層13a より低濃度のＰ- 型の拡張ベ−
ス拡散層13b を設け、この拡散層13b と所定の間隔を有
するＮ+ 型の等電位チャネルストッパ拡散層14を設け、
前記拡散層13a の上にアノ−ド電極20を設け、前記拡散
層14の上にカソ−ド電極21を設け、アノ−ド電極20およ
びカソ−ド電極21の間にフィ−ルド酸化膜15を設け、こ
の酸化膜15の上に互いに離隔した複数のＳＩＰＯＳ16を
設けている。従って、高温時の半導電性膜へのリ−ク電
流による素子破壊を防止でき、且つ従来の半導体装置と
同等の耐圧性を持たせることができる。
電性膜へのリ−ク電流による素子破壊を防止し、且つＲ
ＥＳＵＲＦ構造、ＲＦＰ構造と同等の耐圧性を持たせ
る。 【構成】Ｎ- 型のエピタキシャル層12にＰ+ 型のメイン
ベ−ス拡散層13a を設け、メインベ−ス拡散層13a に接
合された前記拡散層13a より低濃度のＰ- 型の拡張ベ−
ス拡散層13b を設け、この拡散層13b と所定の間隔を有
するＮ+ 型の等電位チャネルストッパ拡散層14を設け、
前記拡散層13a の上にアノ−ド電極20を設け、前記拡散
層14の上にカソ−ド電極21を設け、アノ−ド電極20およ
びカソ−ド電極21の間にフィ−ルド酸化膜15を設け、こ
の酸化膜15の上に互いに離隔した複数のＳＩＰＯＳ16を
設けている。従って、高温時の半導電性膜へのリ−ク電
流による素子破壊を防止でき、且つ従来の半導体装置と
同等の耐圧性を持たせることができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関する
もので、特にダイオ−ドまたはトランジスタの高耐圧化
に使用されるものである。
もので、特にダイオ−ドまたはトランジスタの高耐圧化
に使用されるものである。
【０００２】
【従来の技術】図５は、従来の半導体装置を示す断面図
である。Ｎ型シリコン基板１の上にはＮ- 型のエピタキ
シャル層２が設けられている。このエピタキシャル層２
には、Ｐ+ 型のメインベ−ス拡散層３ａ、Ｐ- 型の拡張
ベ−ス拡散層３ｂから構成されているＲＥＳＵＲＦ(Red
uced Surface Field) 構造３およびＮ+ 型の等電位チャ
ネルストッパ拡散層５が形成されている。前記エピタキ
シャル層２の上にはＲＦＰ(Ring Field Plate)構造４が
形成されている。すなわち、前記エピタキシャル層２の
上にはフィ−ルド酸化膜６が設けられており、このフィ
−ルド酸化膜６の上には半導電性膜７が設けられてい
る。この半導電性膜７およびメインベ−ス拡散層３ａの
上にはアノ−ド電極８が設けられており、前記半導電性
膜７および等電位チャネルストッパ拡散層５の上にはカ
ソ−ド電極９が設けられている。
である。Ｎ型シリコン基板１の上にはＮ- 型のエピタキ
シャル層２が設けられている。このエピタキシャル層２
には、Ｐ+ 型のメインベ−ス拡散層３ａ、Ｐ- 型の拡張
ベ−ス拡散層３ｂから構成されているＲＥＳＵＲＦ(Red
uced Surface Field) 構造３およびＮ+ 型の等電位チャ
ネルストッパ拡散層５が形成されている。前記エピタキ
シャル層２の上にはＲＦＰ(Ring Field Plate)構造４が
形成されている。すなわち、前記エピタキシャル層２の
上にはフィ−ルド酸化膜６が設けられており、このフィ
−ルド酸化膜６の上には半導電性膜７が設けられてい
る。この半導電性膜７およびメインベ−ス拡散層３ａの
上にはアノ−ド電極８が設けられており、前記半導電性
膜７および等電位チャネルストッパ拡散層５の上にはカ
ソ−ド電極９が設けられている。
【０００３】上記従来の半導体装置によれば、前記アノ
−ド電極８およびカソ−ド電極９に逆方向の電圧が印加
される場合、ＲＥＳＵＲＦ構造３では拡張ベ−ス拡散層
３ｂが全空乏化される。これにより、主接合曲部３ｃ、
即ちメインベ−ス拡散層３ａと拡張ベ−ス拡散層３ｂと
の接合部３ｃにおける電界集中が緩和される。また、Ｒ
ＦＰ構造４では、前記逆方向の電圧が印加される場合、
フィ−ルド酸化膜６上の半導電性膜７により電位傾斜が
形成される。この結果、拡張ベ−ス拡散層３ｂと等電位
チャネルストッパ拡散層５との間において、空乏層が前
記電位傾斜に沿って徐々に伸ばされ、電界が低く抑えら
れる。したがって、ＲＥＳＵＲＦ構造３およびＲＦＰ構
造４により、耐圧性の高いダイオ−ドを形成することが
できる。
−ド電極８およびカソ−ド電極９に逆方向の電圧が印加
される場合、ＲＥＳＵＲＦ構造３では拡張ベ−ス拡散層
３ｂが全空乏化される。これにより、主接合曲部３ｃ、
即ちメインベ−ス拡散層３ａと拡張ベ−ス拡散層３ｂと
の接合部３ｃにおける電界集中が緩和される。また、Ｒ
ＦＰ構造４では、前記逆方向の電圧が印加される場合、
フィ−ルド酸化膜６上の半導電性膜７により電位傾斜が
形成される。この結果、拡張ベ−ス拡散層３ｂと等電位
チャネルストッパ拡散層５との間において、空乏層が前
記電位傾斜に沿って徐々に伸ばされ、電界が低く抑えら
れる。したがって、ＲＥＳＵＲＦ構造３およびＲＦＰ構
造４により、耐圧性の高いダイオ−ドを形成することが
できる。
【０００４】
【発明が解決しようとする課題】ところで、半導体装置
はそれ自体が動作することによって発熱を起こす。上記
半導体装置では、ＲＦＰ構造４において半導電性膜７が
アノ−ド電極８とカソ−ド電極９との間に位置している
ため、素子温度が１００℃を越えると前記半導電性膜７
の抵抗率が下がり、半導電性膜７に多大なリ−ク電流が
流れることになり、熱暴走による素子破壊が起こること
がある。
はそれ自体が動作することによって発熱を起こす。上記
半導体装置では、ＲＦＰ構造４において半導電性膜７が
アノ−ド電極８とカソ−ド電極９との間に位置している
ため、素子温度が１００℃を越えると前記半導電性膜７
の抵抗率が下がり、半導電性膜７に多大なリ−ク電流が
流れることになり、熱暴走による素子破壊が起こること
がある。
【０００５】この発明は上記のような事情を考慮してな
されたものであり、その目的は、ＲＦＰ構造において高
温時の半導電性膜へのリ−ク電流による素子破壊を防止
し、且つＲＥＳＵＲＦ構造、ＲＦＰ構造と同等の耐圧性
を有する半導体装置を提供することにある。
されたものであり、その目的は、ＲＦＰ構造において高
温時の半導電性膜へのリ−ク電流による素子破壊を防止
し、且つＲＥＳＵＲＦ構造、ＲＦＰ構造と同等の耐圧性
を有する半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】この発明は、上記課題を
解決するため、第１導電型の半導体基板と、前記半導体
基板の表面に設けられた第２導電型のメインベ−ス拡散
層と、前記半導体基板の表面に設けられ、前記メインベ
−ス拡散層に接合された前記メインベ−ス拡散層より低
濃度の第２導電型の拡張ベ−ス拡散層と、前記半導体基
板の表面に設けられ、前記拡張ベ−ス拡散層と所定の間
隔を有する第１導電型のチャネルストッパ拡散層と、前
記メインベ−ス拡散層の上に設けられた第１の電極と、
前記チャネルストッパ拡散層の上に設けられた第２の電
極と、前記半導体基板の表面上に設けられ、前記第１お
よび第２の電極の間に設けられた第１の絶縁膜と、前記
第１の絶縁膜の上に設けられた互いに離隔した複数の第
３の電極とを具備することを特徴としている。また、前
記拡張ベ−ス拡散層は、そのド−ズ量が１×１０12ｃｍ
-2以上１×１０13ｃｍ-2以下であることを特徴としてい
る。
解決するため、第１導電型の半導体基板と、前記半導体
基板の表面に設けられた第２導電型のメインベ−ス拡散
層と、前記半導体基板の表面に設けられ、前記メインベ
−ス拡散層に接合された前記メインベ−ス拡散層より低
濃度の第２導電型の拡張ベ−ス拡散層と、前記半導体基
板の表面に設けられ、前記拡張ベ−ス拡散層と所定の間
隔を有する第１導電型のチャネルストッパ拡散層と、前
記メインベ−ス拡散層の上に設けられた第１の電極と、
前記チャネルストッパ拡散層の上に設けられた第２の電
極と、前記半導体基板の表面上に設けられ、前記第１お
よび第２の電極の間に設けられた第１の絶縁膜と、前記
第１の絶縁膜の上に設けられた互いに離隔した複数の第
３の電極とを具備することを特徴としている。また、前
記拡張ベ−ス拡散層は、そのド−ズ量が１×１０12ｃｍ
-2以上１×１０13ｃｍ-2以下であることを特徴としてい
る。
【０００７】また、前記拡張ベ−ス拡散層は、その幅が
少くとも前記メインベ−ス拡散層と前記チャネルストッ
パ拡散層との間の長さの１／３であることを特徴として
いる。また、前記第１の電極における前記拡張ベ−ス拡
散層の上方に位置する領域の幅は少くとも１００μｍで
あることを特徴としている。
少くとも前記メインベ−ス拡散層と前記チャネルストッ
パ拡散層との間の長さの１／３であることを特徴として
いる。また、前記第１の電極における前記拡張ベ−ス拡
散層の上方に位置する領域の幅は少くとも１００μｍで
あることを特徴としている。
【０００８】
【作用】この発明は、メインベ−ス拡散層の上に第１の
電極を設け、チャネルストッパ拡散層の上に第２の電極
を設け、前記第１および第２の電極の間に第１の絶縁膜
を設け、前記第１の絶縁膜の上に互いに離隔した複数の
第３の電極を設けている。このため、前記アノ−ド電極
と前記カソ−ド電極に所定の電圧を印加し、半導体装置
の温度が上昇しても、前記第３の電極を介して前記アノ
−ド電極と前記カソ−ド電極との間にリ−ク電流が流れ
ることがない。また、前記アノ−ド電極と前記カソ−ド
電極との間に所定の電圧を印加した際、前記第３の電極
を複数設けているため、この第３の電極は電位的に容量
が結合された状態になる。これにより、電位傾斜を形成
することができ、半導体装置の高耐圧化を可能とする。
電極を設け、チャネルストッパ拡散層の上に第２の電極
を設け、前記第１および第２の電極の間に第１の絶縁膜
を設け、前記第１の絶縁膜の上に互いに離隔した複数の
第３の電極を設けている。このため、前記アノ−ド電極
と前記カソ−ド電極に所定の電圧を印加し、半導体装置
の温度が上昇しても、前記第３の電極を介して前記アノ
−ド電極と前記カソ−ド電極との間にリ−ク電流が流れ
ることがない。また、前記アノ−ド電極と前記カソ−ド
電極との間に所定の電圧を印加した際、前記第３の電極
を複数設けているため、この第３の電極は電位的に容量
が結合された状態になる。これにより、電位傾斜を形成
することができ、半導体装置の高耐圧化を可能とする。
【０００９】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１０】図１は、この発明の第１の実施例による半
導体装置を示す断面図である。この半導体装置は１５０
０Ｖの耐圧を有するダイオ−ド１０である。このダイオ
−ド１０は、中心線１０ａを軸として回転させることに
より形成される円柱形状となっている。
導体装置を示す断面図である。この半導体装置は１５０
０Ｖの耐圧を有するダイオ−ド１０である。このダイオ
−ド１０は、中心線１０ａを軸として回転させることに
より形成される円柱形状となっている。
【００１１】先ず、Ｎ型シリコン基板１１の上には濃度
が７×１０13ｃｍ-3のＮ- 型のエピタキシャル層１２が
設けられる。このエピタキシャル層１２にはＰ型のＲＥ
ＳＵＲＦ構造１３が形成される。すなわち、ド−ズ量が
２×１０15ｃｍ-2で６０ＫｅＶの加速電圧により、エピ
タキシャル層１２にＢがイオン注入され、前記エピタキ
シャル層１２は温度が１１００℃で１１４０分間アニ−
ルされる。これにより、エピタキシャル層１２の表面の
中央部に深さ２５が１０μｍのＰ+ 型のメインベ−ス拡
散層１３ａが形成される。この後、ド−ズ量Ｑd が５×
１０12ｃｍ-2で１２０ＫｅＶの加速電圧により、前記エ
ピタキシャル層１２にＢがイオン注入され、前記エピタ
キシャル層１２は温度が１１００℃で１５００分間アニ
−ルされる。これにより、前記エピタキシャル層１２に
メインベ−ス拡散層１３ａより低濃度である深さ２６が
５μｍのＰ- 型の拡張ベ−ス拡散層１３ｂが形成され
る。この拡張ベ−ス拡散層１３ｂは、幅がＸP とされて
おり、メインベ−ス拡散層１３ａと接合されている。
が７×１０13ｃｍ-3のＮ- 型のエピタキシャル層１２が
設けられる。このエピタキシャル層１２にはＰ型のＲＥ
ＳＵＲＦ構造１３が形成される。すなわち、ド−ズ量が
２×１０15ｃｍ-2で６０ＫｅＶの加速電圧により、エピ
タキシャル層１２にＢがイオン注入され、前記エピタキ
シャル層１２は温度が１１００℃で１１４０分間アニ−
ルされる。これにより、エピタキシャル層１２の表面の
中央部に深さ２５が１０μｍのＰ+ 型のメインベ−ス拡
散層１３ａが形成される。この後、ド−ズ量Ｑd が５×
１０12ｃｍ-2で１２０ＫｅＶの加速電圧により、前記エ
ピタキシャル層１２にＢがイオン注入され、前記エピタ
キシャル層１２は温度が１１００℃で１５００分間アニ
−ルされる。これにより、前記エピタキシャル層１２に
メインベ−ス拡散層１３ａより低濃度である深さ２６が
５μｍのＰ- 型の拡張ベ−ス拡散層１３ｂが形成され
る。この拡張ベ−ス拡散層１３ｂは、幅がＸP とされて
おり、メインベ−ス拡散層１３ａと接合されている。
【００１２】次に、前記エピタキシャル層１２にはＮ+
型の等電位チャネルストッパ拡散層１４が形成される。
この等電位チャネルストッパ拡散層１４と拡張ベ−ス拡
散層１３ｂとの間の距離はＸS とされている。この後、
エピタキシャル層１２の上にはＦＲＦＰ(Floating Ring
Field Plate) 構造１９が形成される。すなわち、エピ
タキシャル層１２の上には厚さが４０００オングストロ
−ム程度のフィ−ルド酸化膜１５が設けられる。このフ
ィ−ルド酸化膜１５の上にはＣＶＤ法により半導電性膜
である厚さが１μｍのＳＩＰＯＳ（semi-insulating po
lycrystallinesilicon)１６が堆積される。次に、この
ＳＩＰＯＳ１６は、幅１７が２５μｍで間隔１８が２５
μｍとなるようにエッチングされることにより、複数の
同心円状のリングに加工される。
型の等電位チャネルストッパ拡散層１４が形成される。
この等電位チャネルストッパ拡散層１４と拡張ベ−ス拡
散層１３ｂとの間の距離はＸS とされている。この後、
エピタキシャル層１２の上にはＦＲＦＰ(Floating Ring
Field Plate) 構造１９が形成される。すなわち、エピ
タキシャル層１２の上には厚さが４０００オングストロ
−ム程度のフィ−ルド酸化膜１５が設けられる。このフ
ィ−ルド酸化膜１５の上にはＣＶＤ法により半導電性膜
である厚さが１μｍのＳＩＰＯＳ（semi-insulating po
lycrystallinesilicon)１６が堆積される。次に、この
ＳＩＰＯＳ１６は、幅１７が２５μｍで間隔１８が２５
μｍとなるようにエッチングされることにより、複数の
同心円状のリングに加工される。
【００１３】この後、前記メインベ−ス拡散層１３ａお
よび等電位チャネルストッパ拡散層１４それぞれの上に
存するフィ−ルド酸化膜１５、ＳＩＰＯＳ１６はエッチ
ングされる。次に、前記エピタキシャル層１２、ＳＩＰ
ＯＳ１６の上には、メインベ−ス拡散層１３ａと電気的
に接続されたアノ−ド電極２０および等電位チャネルス
トッパ拡散層１４と電気的に接続されたカソ−ド電極２
１が設けられる。これらの電極２０、２１はアルミニウ
ムにより形成されている。尚、前記アノ−ド電極２０に
おいてメインベ−ス拡散層１３ａから拡張ベ−ス拡散層
１３ｂ側に張り出された部分、即ちＳＩＰＯＳ１６の上
に位置する部分の長さｌf は、少くとも１００μｍ必要
である。この長さｌf が１００μｍ未満であると、ＦＲ
ＦＰ構造１９による耐圧性の向上の効果が現れない。
よび等電位チャネルストッパ拡散層１４それぞれの上に
存するフィ−ルド酸化膜１５、ＳＩＰＯＳ１６はエッチ
ングされる。次に、前記エピタキシャル層１２、ＳＩＰ
ＯＳ１６の上には、メインベ−ス拡散層１３ａと電気的
に接続されたアノ−ド電極２０および等電位チャネルス
トッパ拡散層１４と電気的に接続されたカソ−ド電極２
１が設けられる。これらの電極２０、２１はアルミニウ
ムにより形成されている。尚、前記アノ−ド電極２０に
おいてメインベ−ス拡散層１３ａから拡張ベ−ス拡散層
１３ｂ側に張り出された部分、即ちＳＩＰＯＳ１６の上
に位置する部分の長さｌf は、少くとも１００μｍ必要
である。この長さｌf が１００μｍ未満であると、ＦＲ
ＦＰ構造１９による耐圧性の向上の効果が現れない。
【００１４】図２は、第１の実施例による半導体装置お
よび従来の半導体装置それぞれにおいて、拡張ベ−ス拡
散層のド−ズ量Ｑd と耐圧との関係を示す図である。２
８は、第１の実施例による半導体装置において、拡張ベ
−ス拡散層１３ｂのド−ズ量Ｑd を変化させた際の半導
体装置の耐圧を測定した結果である。２９は、従来の半
導体装置において、拡張ベ−ス拡散層のド−ズ量を変化
させた際の半導体装置の耐圧を測定した結果である。こ
の図から、第１の実施例による半導体装置においても従
来の半導体装置と同等の耐圧を得ることができ、ド−ズ
量Ｑd に対するマ−ジンも変わらないことがわかる。
よび従来の半導体装置それぞれにおいて、拡張ベ−ス拡
散層のド−ズ量Ｑd と耐圧との関係を示す図である。２
８は、第１の実施例による半導体装置において、拡張ベ
−ス拡散層１３ｂのド−ズ量Ｑd を変化させた際の半導
体装置の耐圧を測定した結果である。２９は、従来の半
導体装置において、拡張ベ−ス拡散層のド−ズ量を変化
させた際の半導体装置の耐圧を測定した結果である。こ
の図から、第１の実施例による半導体装置においても従
来の半導体装置と同等の耐圧を得ることができ、ド−ズ
量Ｑd に対するマ−ジンも変わらないことがわかる。
【００１５】図３は、第１の実施例による半導体装置お
よび従来の半導体装置それぞれにおいて、素子温度と不
良率との関係を示す図である。３１は、第１の実施例に
よる半導体装置において、素子温度で１０００時間保持
し、印加電圧を１２００Ｖとして、前記素子温度を変化
させた際の半導体装置の不良率を測定した結果である。
３２は、従来の半導体装置において、素子温度で１００
０時間保持し、印加電圧を１２００Ｖとして、前記素子
温度を変化させた際の半導体装置の不良率を測定した結
果である。この図から、従来の半導体装置では約１００
℃を境に素子温度が上昇すると急激に不良率が上昇する
のに対して、第１の実施例による半導体装置では素子温
度が１００℃を越えても不良率が２〜３％であり、室温
時とあまり変わらないことがわかる。
よび従来の半導体装置それぞれにおいて、素子温度と不
良率との関係を示す図である。３１は、第１の実施例に
よる半導体装置において、素子温度で１０００時間保持
し、印加電圧を１２００Ｖとして、前記素子温度を変化
させた際の半導体装置の不良率を測定した結果である。
３２は、従来の半導体装置において、素子温度で１００
０時間保持し、印加電圧を１２００Ｖとして、前記素子
温度を変化させた際の半導体装置の不良率を測定した結
果である。この図から、従来の半導体装置では約１００
℃を境に素子温度が上昇すると急激に不良率が上昇する
のに対して、第１の実施例による半導体装置では素子温
度が１００℃を越えても不良率が２〜３％であり、室温
時とあまり変わらないことがわかる。
【００１６】上記第１の実施例によれば、アノ−ド電極
２０とカソ−ド電極２１との間に２５μｍの間隔１８を
有し、複数の同心円状のリングからなるＳＩＰＯＳ１６
を形成している。すなわち、同心円状に複数形成された
ＳＩＰＯＳ１６を互いに離隔して形成している。このた
め、前記アノ−ド電極２０とカソ−ド電極２１との間に
所定の電圧を印加し、半導体装置の温度が１００℃以上
に上昇しても、アノ−ド電極２０とカソ−ド電極２１と
の間にＳＩＰＯＳ１６を介してリ−ク電流が流れること
がない。したがって、高温時においても素子破壊を防止
することができるため、図３に示すように、不良率を抑
えることができる。
２０とカソ−ド電極２１との間に２５μｍの間隔１８を
有し、複数の同心円状のリングからなるＳＩＰＯＳ１６
を形成している。すなわち、同心円状に複数形成された
ＳＩＰＯＳ１６を互いに離隔して形成している。このた
め、前記アノ−ド電極２０とカソ−ド電極２１との間に
所定の電圧を印加し、半導体装置の温度が１００℃以上
に上昇しても、アノ−ド電極２０とカソ−ド電極２１と
の間にＳＩＰＯＳ１６を介してリ−ク電流が流れること
がない。したがって、高温時においても素子破壊を防止
することができるため、図３に示すように、不良率を抑
えることができる。
【００１７】また、前記アノ−ド電極２０とカソ−ド電
極２１との間に電圧を印加すると、ＦＲＦＰ構造１９に
おけるＳＩＰＯＳ１６は電位的に容量が結合された状態
になる。これにより、フィ−ルド酸化膜１５の上に従来
の半導体装置と同等の電位傾斜を形成することができ
る。この結果、図２に示すように、半導体装置の高耐圧
化を可能とすることができる。即ち、従来の半導体装置
と同等の耐圧性を持たせることができる。尚、この発明
は上記の実施例に限定されることなく、ダイオ−ド以外
の半導体装置、例えばトランジスタに用いることも可能
である。
極２１との間に電圧を印加すると、ＦＲＦＰ構造１９に
おけるＳＩＰＯＳ１６は電位的に容量が結合された状態
になる。これにより、フィ−ルド酸化膜１５の上に従来
の半導体装置と同等の電位傾斜を形成することができ
る。この結果、図２に示すように、半導体装置の高耐圧
化を可能とすることができる。即ち、従来の半導体装置
と同等の耐圧性を持たせることができる。尚、この発明
は上記の実施例に限定されることなく、ダイオ−ド以外
の半導体装置、例えばトランジスタに用いることも可能
である。
【００１８】また、上記第１の実施例では、フィ−ルド
酸化膜１５の上にＦＲＦＰ構造１９の半導電性膜１６を
設けているが、フィ−ルド酸化膜１５の上にＦＲＦＰ構
造の導電性膜を設けることも可能である。
酸化膜１５の上にＦＲＦＰ構造１９の半導電性膜１６を
設けているが、フィ−ルド酸化膜１５の上にＦＲＦＰ構
造の導電性膜を設けることも可能である。
【００１９】また、拡張ベ−ス拡散層１３ｂのド−ズ量
を５×１０12ｃｍ-2としているが、ド−ズ量は１×１０
12〜１×１０13ｃｍ-2の範囲であれば良く、この範囲の
とき、ＲＥＳＵＲＦ構造１３による耐圧性の向上の効果
が現れる。
を５×１０12ｃｍ-2としているが、ド−ズ量は１×１０
12〜１×１０13ｃｍ-2の範囲であれば良く、この範囲の
とき、ＲＥＳＵＲＦ構造１３による耐圧性の向上の効果
が現れる。
【００２０】また、拡張ベ−ス拡散層１３ｂの幅をＸP
とし、拡張ベ−ス拡散層１３ｂと等電位チャネルストッ
パ拡散層１４との間の距離をＸS としている。このＸP
は、ＸP とＸS との和、即ちメインベ−ス拡散層１３ａ
と等電位チャネルストッパ拡散層１４との間の距離の少
くとも１／３の幅が必要である。ＸP がＸP とＸS との
和の１／３未満の幅であると、ＲＥＳＵＲＦ構造１３に
よる耐圧性の向上の効果が現れない。図４は、この発明
の第２の実施例による半導体装置を示す断面図であり、
図１と同一部分には同一符号を付し、異なる部分につい
てのみ説明する。
とし、拡張ベ−ス拡散層１３ｂと等電位チャネルストッ
パ拡散層１４との間の距離をＸS としている。このＸP
は、ＸP とＸS との和、即ちメインベ−ス拡散層１３ａ
と等電位チャネルストッパ拡散層１４との間の距離の少
くとも１／３の幅が必要である。ＸP がＸP とＸS との
和の１／３未満の幅であると、ＲＥＳＵＲＦ構造１３に
よる耐圧性の向上の効果が現れない。図４は、この発明
の第２の実施例による半導体装置を示す断面図であり、
図１と同一部分には同一符号を付し、異なる部分につい
てのみ説明する。
【００２１】フィ−ルド酸化膜１５の上にはＣＶＤ法に
より半導電性膜である厚さが１μｍの第１のＳＩＰＯＳ
１６ａが堆積される。この後、このＳＩＰＯＳ１６ａ
は、幅１７が２５μｍで間隔１８が２５μｍとなるよう
にエッチングされ、複数の同心円状のリングに加工され
る。
より半導電性膜である厚さが１μｍの第１のＳＩＰＯＳ
１６ａが堆積される。この後、このＳＩＰＯＳ１６ａ
は、幅１７が２５μｍで間隔１８が２５μｍとなるよう
にエッチングされ、複数の同心円状のリングに加工され
る。
【００２２】次に、前記ＳＩＰＯＳ１６ａおよびフィ−
ルド酸化膜１５の上には第１の絶縁膜２３が設けられ
れ、この絶縁膜２３の上には厚さが１μｍの第２のＳＩ
ＰＯＳ１６ｂが堆積される。この後、このＳＩＰＯＳ１
６ｂは、幅１７が２５μｍで間隔１８が２５μｍとなる
ようにエッチングされ、複数の同心円状のリングに加工
される。この際、第２のＳＩＰＯＳ１６ｂは、第１のＳ
ＩＰＯＳ１６ａ相互間の上に位置するように加工され
る。
ルド酸化膜１５の上には第１の絶縁膜２３が設けられ
れ、この絶縁膜２３の上には厚さが１μｍの第２のＳＩ
ＰＯＳ１６ｂが堆積される。この後、このＳＩＰＯＳ１
６ｂは、幅１７が２５μｍで間隔１８が２５μｍとなる
ようにエッチングされ、複数の同心円状のリングに加工
される。この際、第２のＳＩＰＯＳ１６ｂは、第１のＳ
ＩＰＯＳ１６ａ相互間の上に位置するように加工され
る。
【００２３】この後、前記第２のＳＩＰＯＳ１６ｂの相
互間には第２の絶縁膜２４が設けられる。次に、前記メ
インベ−ス拡散層１３ａおよび等電位チャネルストッパ
拡散層１４それぞれの上に存する第１、第２の絶縁膜２
３、２４、第１、第２のＳＩＰＯＳ１６ａ、１６ｂおよ
びフィ−ルド酸化膜１５はエッチングされる。この後、
前記エピタキシャル層１２におけるメインベ−ス拡散層
１３ａ、第２のＳＩＰＯＳ１６ｂおよび第２の絶縁膜２
４の上にはアノ−ド電極２０が設けられる。前記エピタ
キシャル層１２における等電位チャネルストッパ拡散層
１４、第２のＳＩＰＯＳ１６ｂおよび第２の絶縁膜２４
の上にはカソ−ド電極２１が設けられる。
互間には第２の絶縁膜２４が設けられる。次に、前記メ
インベ−ス拡散層１３ａおよび等電位チャネルストッパ
拡散層１４それぞれの上に存する第１、第２の絶縁膜２
３、２４、第１、第２のＳＩＰＯＳ１６ａ、１６ｂおよ
びフィ−ルド酸化膜１５はエッチングされる。この後、
前記エピタキシャル層１２におけるメインベ−ス拡散層
１３ａ、第２のＳＩＰＯＳ１６ｂおよび第２の絶縁膜２
４の上にはアノ−ド電極２０が設けられる。前記エピタ
キシャル層１２における等電位チャネルストッパ拡散層
１４、第２のＳＩＰＯＳ１６ｂおよび第２の絶縁膜２４
の上にはカソ−ド電極２１が設けられる。
【００２４】上記第２の実施例においても第１の実施例
と同様の効果を得ることができ、しかも、リング状の第
１のＳＩＰＯＳ１６ａ相互間の上に第１の絶縁膜２３を
介して第２のＳＩＰＯＳ１６ｂを設けているため、ＦＲ
ＦＰ構造１９における電位傾斜をさらに滑らかにするこ
とができる。
と同様の効果を得ることができ、しかも、リング状の第
１のＳＩＰＯＳ１６ａ相互間の上に第１の絶縁膜２３を
介して第２のＳＩＰＯＳ１６ｂを設けているため、ＦＲ
ＦＰ構造１９における電位傾斜をさらに滑らかにするこ
とができる。
【００２５】
【発明の効果】以上説明したようにこの発明によれば、
第１および第２の電極の間に第１の絶縁膜を設け、この
第１の絶縁膜の上に互いに離隔した複数の第３の電極を
設けている。したがって、ＲＦＰ構造において高温時の
半導電性膜へのリ−ク電流による素子破壊を防止するこ
とができ、且つＲＥＳＵＲＦ構造、ＲＦＰ構造と同等の
耐圧性を持たせることができる。
第１および第２の電極の間に第１の絶縁膜を設け、この
第１の絶縁膜の上に互いに離隔した複数の第３の電極を
設けている。したがって、ＲＦＰ構造において高温時の
半導電性膜へのリ−ク電流による素子破壊を防止するこ
とができ、且つＲＥＳＵＲＦ構造、ＲＦＰ構造と同等の
耐圧性を持たせることができる。
【図１】この発明の第１の実施例による半導体装置を示
す断面図。
す断面図。
【図２】この発明の第１の実施例による半導体装置およ
び従来の半導体装置それぞれにおいて、拡張ベ−ス拡散
層のド−ズ量Ｑd と耐圧との関係を示す図。
び従来の半導体装置それぞれにおいて、拡張ベ−ス拡散
層のド−ズ量Ｑd と耐圧との関係を示す図。
【図３】この発明の第１の実施例による半導体装置およ
び従来の半導体装置それぞれにおいて、素子温度と不良
率との関係を示す図。
び従来の半導体装置それぞれにおいて、素子温度と不良
率との関係を示す図。
【図４】この発明の第２の実施例による半導体装置を示
す断面図。
す断面図。
【図５】従来の半導体装置を示す断面図。
10…ダイオ−ド、10a …中心線、11…Ｎ型シリコン基
板、12…Ｎ- 型のエピタキシャル層、13…ＲＥＳＵＲＦ
構造、13a …Ｐ+ 型のメインベ−ス拡散層、13b…Ｐ-
型の拡張ベ−ス拡散層、14…Ｎ+ 型の等電位チャネルス
トッパ拡散層、15…フィ−ルド酸化膜、16…ＳＩＰＯ
Ｓ、16a …第１のＳＩＰＯＳ、16b …第２のＳＩＰＯ
Ｓ、17…ＳＩＰＯＳの幅、18…ＳＩＰＯＳの相互間隔、
19…ＦＲＦＰ構造、20…アノ−ド電極、21…カソ−ド電
極、23…第１の絶縁膜、24…第２の絶縁膜、25…メイン
ベ−ス拡散層の深さ、26…拡張ベ−ス拡散層の深さ、28
…拡張ベ−ス拡散層のド−ズ量を変化させた際のこの発
明の半導体装置の耐圧を測定した結果、29…拡張ベ−ス
拡散層のド−ズ量を変化させた際の従来の半導体装置の
耐圧を測定した結果、31…素子温度を変化させた際のこ
の発明の半導体装置の不良率を測定した結果、32…素子
温度を変化させた際の従来の半導体装置の不良率を測定
した結果、ＸP …拡張ベ−ス拡散層の幅、ＸS …拡張ベ
−ス拡散層と等電位チャネルストッパ拡散層との間の距
離、ｌf …電極においてメインベ−ス拡散層から拡張ベ
−ス拡散層側に張り出された部分の長さ。
板、12…Ｎ- 型のエピタキシャル層、13…ＲＥＳＵＲＦ
構造、13a …Ｐ+ 型のメインベ−ス拡散層、13b…Ｐ-
型の拡張ベ−ス拡散層、14…Ｎ+ 型の等電位チャネルス
トッパ拡散層、15…フィ−ルド酸化膜、16…ＳＩＰＯ
Ｓ、16a …第１のＳＩＰＯＳ、16b …第２のＳＩＰＯ
Ｓ、17…ＳＩＰＯＳの幅、18…ＳＩＰＯＳの相互間隔、
19…ＦＲＦＰ構造、20…アノ−ド電極、21…カソ−ド電
極、23…第１の絶縁膜、24…第２の絶縁膜、25…メイン
ベ−ス拡散層の深さ、26…拡張ベ−ス拡散層の深さ、28
…拡張ベ−ス拡散層のド−ズ量を変化させた際のこの発
明の半導体装置の耐圧を測定した結果、29…拡張ベ−ス
拡散層のド−ズ量を変化させた際の従来の半導体装置の
耐圧を測定した結果、31…素子温度を変化させた際のこ
の発明の半導体装置の不良率を測定した結果、32…素子
温度を変化させた際の従来の半導体装置の不良率を測定
した結果、ＸP …拡張ベ−ス拡散層の幅、ＸS …拡張ベ
−ス拡散層と等電位チャネルストッパ拡散層との間の距
離、ｌf …電極においてメインベ−ス拡散層から拡張ベ
−ス拡散層側に張り出された部分の長さ。
Claims (4)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板の表面に設けられた第２導電型のメイン
ベ−ス拡散層と、 前記半導体基板の表面に設けられ、前記メインベ−ス拡
散層に接合された前記メインベ−ス拡散層より低濃度の
第２導電型の拡張ベ−ス拡散層と、 前記半導体基板の表面に設けられ、前記拡張ベ−ス拡散
層と所定の間隔を有する第１導電型のチャネルストッパ
拡散層と、 前記メインベ−ス拡散層の上に設けられた第１の電極
と、 前記チャネルストッパ拡散層の上に設けられた第２の電
極と、 前記半導体基板の表面上に設けられ、前記第１および第
２の電極の間に設けられた第１の絶縁膜と、 前記第１の絶縁膜の上に設けられた互いに離隔した複数
の第３の電極と、 を具備することを特徴とする半導体装置。 - 【請求項２】 前記拡張ベ−ス拡散層は、そのド−ズ量
が１×１０12ｃｍ-2以上１×１０13ｃｍ-2以下であるこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記拡張ベ−ス拡散層は、その幅が少く
とも前記メインベ−ス拡散層と前記チャネルストッパ拡
散層との間の長さの１／３であることを特徴とする請求
項１記載の半導体装置。 - 【請求項４】 前記第１の電極における前記拡張ベ−ス
拡散層の上方に位置する領域の幅は少くとも１００μｍ
であることを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1886093A JP3397356B2 (ja) | 1993-02-05 | 1993-02-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1886093A JP3397356B2 (ja) | 1993-02-05 | 1993-02-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232426A true JPH06232426A (ja) | 1994-08-19 |
| JP3397356B2 JP3397356B2 (ja) | 2003-04-14 |
Family
ID=11983300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1886093A Expired - Fee Related JP3397356B2 (ja) | 1993-02-05 | 1993-02-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3397356B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008103530A (ja) * | 2006-10-19 | 2008-05-01 | Toyota Central R&D Labs Inc | 半導体装置 |
| JP2010251553A (ja) * | 2009-04-16 | 2010-11-04 | Mitsubishi Electric Corp | 半導体装置 |
| CN103022133A (zh) * | 2011-09-21 | 2013-04-03 | 丰田自动车株式会社 | 半导体装置 |
-
1993
- 1993-02-05 JP JP1886093A patent/JP3397356B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008103530A (ja) * | 2006-10-19 | 2008-05-01 | Toyota Central R&D Labs Inc | 半導体装置 |
| JP2010251553A (ja) * | 2009-04-16 | 2010-11-04 | Mitsubishi Electric Corp | 半導体装置 |
| US9236436B2 (en) | 2009-04-16 | 2016-01-12 | Mitsubishi Electric Corporation | Semiconductor device |
| CN103022133A (zh) * | 2011-09-21 | 2013-04-03 | 丰田自动车株式会社 | 半导体装置 |
| US9100000B2 (en) | 2011-09-21 | 2015-08-04 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3397356B2 (ja) | 2003-04-14 |
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