JPH0324071B2 - - Google Patents
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- JPH0324071B2 JPH0324071B2 JP56148214A JP14821481A JPH0324071B2 JP H0324071 B2 JPH0324071 B2 JP H0324071B2 JP 56148214 A JP56148214 A JP 56148214A JP 14821481 A JP14821481 A JP 14821481A JP H0324071 B2 JPH0324071 B2 JP H0324071B2
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- JP
- Japan
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- region
- gate
- cathode
- impurity concentration
- anode
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- Expired - Lifetime
Links
- 239000012535 impurity Substances 0.000 claims description 18
- 230000006698 induction Effects 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 claims description 4
- 230000003068 static effect Effects 0.000 claims description 4
- 239000000969 carrier Substances 0.000 claims description 3
- 238000005036 potential barrier Methods 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は静電誘導型サイリスタの特性改善に関
するものである。第１図は従来の静電誘導型サイ
リスタ概略断面図であり、図において、１は一導
電型を有する半導体からなるアノード領域、２は
アノード領域１と逆の導電型を有する半導体から
なるベース領域、３はベース領域２と逆の導電型
を有するゲート領域、４はベース領域２と同一の
導電型を有しかつ該ベース領域２よりも高い不純
物濃度を有するカソード領域、５は表面保護膜、
６はゲート電極、７はカソード電極、８はアノー
ド電極である。なお、図中、２Ａはゲート間隔
を、２Ｂはカソード領域４の幅をそれぞれ示して
いる。
するものである。第１図は従来の静電誘導型サイ
リスタ概略断面図であり、図において、１は一導
電型を有する半導体からなるアノード領域、２は
アノード領域１と逆の導電型を有する半導体から
なるベース領域、３はベース領域２と逆の導電型
を有するゲート領域、４はベース領域２と同一の
導電型を有しかつ該ベース領域２よりも高い不純
物濃度を有するカソード領域、５は表面保護膜、
６はゲート電極、７はカソード電極、８はアノー
ド電極である。なお、図中、２Ａはゲート間隔
を、２Ｂはカソード領域４の幅をそれぞれ示して
いる。
この種の静電誘導型サイリスタはアノード電極
８とカソード電極７間を流れる電流をゲート電極
６とカソード電極７の間に逆バイアスを印加する
ことによつて遮断するスイツチング素子である。
アノード・カソード電極７，８間の電流を遮断す
るために必要な最小ゲート電圧VGKOはゲート間
隔２Ａに依存し、次式で与えられる。
８とカソード電極７間を流れる電流をゲート電極
６とカソード電極７の間に逆バイアスを印加する
ことによつて遮断するスイツチング素子である。
アノード・カソード電極７，８間の電流を遮断す
るために必要な最小ゲート電圧VGKOはゲート間
隔２Ａに依存し、次式で与えられる。
VGKO＝qNB／2ε……〔１〕
ここで、NBはベース領域２の不純物濃度、ε
は半導体材料の誘電率である。
は半導体材料の誘電率である。
上記最小ゲート電圧VGKOはゲート間隔２Ａが
空乏層でピンチオフされるときの電圧であり、こ
の値以上の逆電圧をゲート・カソード電極６，７
間に印加するとアノード・カソード電極７，８間
の電流は遮断される。
空乏層でピンチオフされるときの電圧であり、こ
の値以上の逆電圧をゲート・カソード電極６，７
間に印加するとアノード・カソード電極７，８間
の電流は遮断される。
このような静電誘導型サイリスタを使用する場
合にはゲート電圧は低いことが望まれるから、上
記〔１〕式よりＡを小さくすることが必要であ
る。ゲート間隔２Ａがカソード領域４の幅２Ｂよ
り小さくなると、ゲート領域３とカソード領域４
がオーバラツプするようになる。この状態では、
サイリスタが導通状態の場合アノード電極８、カ
ソード電極７間を流れる電流路の断面積はゲート
間隔２Ａにより制限されるようになる。ベース領
域２がたとえばＮ型の場合このベース領域２内で
はカソードから注入された電子とアノードから注
入された正孔により導電度変調されるが、ベース
領域２とゲート領域３との電位分布が第３図に示
すようになるので、Ｐ形のゲート領域３が電子に
対してブロツキング障壁になるためである。した
がつて、上記〔１〕式よりＡが小さくなると
VGKOは低くなるが、電流が流れる面積が小さく
なり、普通状態での抵抗が高くなる問題がある。
この問題を解決するには第３図に示した電位障壁
VDを無くすることが必要であり、そのためには
ゲート・カソード電極間に順電圧としてVD′を印
加すればよい。しかし、上記した従来構造の静電
誘導型サイリスタではゲート領域３の不純物濃度
が均一であるので、ゲート・ベース領域間の電位
障壁が均一であり、ゲート・カソード領域間のブ
ロツキング障壁が無くなると、ゲート電流が流れ
る問題がある。スイツチング素子としてはゲート
電流は可能な限り小さいことが望ましく、ゲート
電流が流れることは素子特性を劣化させる大きな
要因になる。
合にはゲート電圧は低いことが望まれるから、上
記〔１〕式よりＡを小さくすることが必要であ
る。ゲート間隔２Ａがカソード領域４の幅２Ｂよ
り小さくなると、ゲート領域３とカソード領域４
がオーバラツプするようになる。この状態では、
サイリスタが導通状態の場合アノード電極８、カ
ソード電極７間を流れる電流路の断面積はゲート
間隔２Ａにより制限されるようになる。ベース領
域２がたとえばＮ型の場合このベース領域２内で
はカソードから注入された電子とアノードから注
入された正孔により導電度変調されるが、ベース
領域２とゲート領域３との電位分布が第３図に示
すようになるので、Ｐ形のゲート領域３が電子に
対してブロツキング障壁になるためである。した
がつて、上記〔１〕式よりＡが小さくなると
VGKOは低くなるが、電流が流れる面積が小さく
なり、普通状態での抵抗が高くなる問題がある。
この問題を解決するには第３図に示した電位障壁
VDを無くすることが必要であり、そのためには
ゲート・カソード電極間に順電圧としてVD′を印
加すればよい。しかし、上記した従来構造の静電
誘導型サイリスタではゲート領域３の不純物濃度
が均一であるので、ゲート・ベース領域間の電位
障壁が均一であり、ゲート・カソード領域間のブ
ロツキング障壁が無くなると、ゲート電流が流れ
る問題がある。スイツチング素子としてはゲート
電流は可能な限り小さいことが望ましく、ゲート
電流が流れることは素子特性を劣化させる大きな
要因になる。
本発明は上記した点に鑑みてなされたものであ
り、ゲート領域がカソード領域からアノード領域
の方向に対してカソード領域とオーバラツプする
部分を有するとともに導通状態時にゲート領域と
カソード領域との間に順電圧が印加されるものに
おいて、ゲート領域のカソード領域とオーバラツ
プする第１の部分の不純物濃度を、ゲート領域の
他の第２の部分の不純物濃度より２桁以上低くす
るとともに、ゲート領域の第１の部分から第２の
部分における小数キヤリアの拡散距離より離れた
第２の部分の位置にゲート電極を形成し、アノー
ド・カソード電極間の電流を遮断するためのゲー
ト電圧を小さくしても、導通状態時の電流路の抵
抗を小ならしめ、かつゲート電流を小さくした静
電誘導型サイリスタを得ることを目的とするもの
である。
り、ゲート領域がカソード領域からアノード領域
の方向に対してカソード領域とオーバラツプする
部分を有するとともに導通状態時にゲート領域と
カソード領域との間に順電圧が印加されるものに
おいて、ゲート領域のカソード領域とオーバラツ
プする第１の部分の不純物濃度を、ゲート領域の
他の第２の部分の不純物濃度より２桁以上低くす
るとともに、ゲート領域の第１の部分から第２の
部分における小数キヤリアの拡散距離より離れた
第２の部分の位置にゲート電極を形成し、アノー
ド・カソード電極間の電流を遮断するためのゲー
ト電圧を小さくしても、導通状態時の電流路の抵
抗を小ならしめ、かつゲート電流を小さくした静
電誘導型サイリスタを得ることを目的とするもの
である。
以下、本発明の一実施例を図面につき説明す
る。
る。
第２図は本発明による静電誘導型サイリスタの
概略断面図である。第２図において第１図と同一
符号は同一または相当部分を示し、第１図の構造
のサイリスタとの違いは、カソード領域４をアノ
ード領域１に垂直投影した場合その影の部分に含
まれるゲート領域つまりカソード領域４とオーバ
ラツプするゲート領域３１の不純物濃度を、カソ
ード領域４とオーバラツプしないゲート領域３０
の不純物濃度よりも低くすることである。なお、
このときゲート領域３１の不純物濃度は他のゲー
ト領域３０の不純物濃度に比べて２桁以上低くす
ることが望ましい。
概略断面図である。第２図において第１図と同一
符号は同一または相当部分を示し、第１図の構造
のサイリスタとの違いは、カソード領域４をアノ
ード領域１に垂直投影した場合その影の部分に含
まれるゲート領域つまりカソード領域４とオーバ
ラツプするゲート領域３１の不純物濃度を、カソ
ード領域４とオーバラツプしないゲート領域３０
の不純物濃度よりも低くすることである。なお、
このときゲート領域３１の不純物濃度は他のゲー
ト領域３０の不純物濃度に比べて２桁以上低くす
ることが望ましい。
このような構造のサイリスタではゲート・ベー
ス領域間の電位分布は第４図に示すようになる。
第４図において、ゲート領域３０とベース領域２
との界面における電位分布は符号ａのようにな
り、電位障壁はVD1になる。一方、ゲート領域３
１とベース領域２との界面の電位分布は符号ｂの
ようになり、電位障壁はVD2になり、VD1＞VD2に
なる。しかして、上記実施例の構造では、ゲー
ト・カソード電極６，７間に順電圧としてVD′2を
印加すれば、ベース領域２とゲート領域３１との
間の電位障壁は無くなり、電流路がゲート間隔に
より制限されることはない。一方、ゲート領域３
０とベース領域２の間には（VD1−VD2）の電位
障壁があり、そのためゲート電流が制限されるこ
とになる。たとえば、VD1−VD2＝0.11eVの場合、
ゲート電流は1/100程度に制限することができた。
以上のことから明らかなように、ゲート領域３１
とゲート電極６は離れている必要があり、ゲート
領域３１とゲート電極６との間隔はゲート領域３
０内における小数キヤリアの拡散距離よりも長い
ことが望ましい。
ス領域間の電位分布は第４図に示すようになる。
第４図において、ゲート領域３０とベース領域２
との界面における電位分布は符号ａのようにな
り、電位障壁はVD1になる。一方、ゲート領域３
１とベース領域２との界面の電位分布は符号ｂの
ようになり、電位障壁はVD2になり、VD1＞VD2に
なる。しかして、上記実施例の構造では、ゲー
ト・カソード電極６，７間に順電圧としてVD′2を
印加すれば、ベース領域２とゲート領域３１との
間の電位障壁は無くなり、電流路がゲート間隔に
より制限されることはない。一方、ゲート領域３
０とベース領域２の間には（VD1−VD2）の電位
障壁があり、そのためゲート電流が制限されるこ
とになる。たとえば、VD1−VD2＝0.11eVの場合、
ゲート電流は1/100程度に制限することができた。
以上のことから明らかなように、ゲート領域３１
とゲート電極６は離れている必要があり、ゲート
領域３１とゲート電極６との間隔はゲート領域３
０内における小数キヤリアの拡散距離よりも長い
ことが望ましい。
この発明は以上述べたように、ゲート領域がカ
ソード領域とオーバラツプし、導通状態時にゲー
ト領域とカソード領域との間に順電圧が印加され
る静電誘導型サイリスタにおいて、ゲート領域の
カソード領域とオーバラツプする第１の部分の不
純物濃度を、ゲート領域の他の第２の部分の不純
物濃度より２桁以上低くし、かつゲート領域の第
１の部分から第２の部分における小数キヤリアの
拡散距離より離れた第２の部分の位置にゲート電
極を形成したので、アノード・カソード電極間の
電流を遮断するためのゲート電圧を小さくでき、
かつ導通状態時の電流路の抵抗を小さくできた
上、ゲート電流を小さくできるという効果を有す
るものである。
ソード領域とオーバラツプし、導通状態時にゲー
ト領域とカソード領域との間に順電圧が印加され
る静電誘導型サイリスタにおいて、ゲート領域の
カソード領域とオーバラツプする第１の部分の不
純物濃度を、ゲート領域の他の第２の部分の不純
物濃度より２桁以上低くし、かつゲート領域の第
１の部分から第２の部分における小数キヤリアの
拡散距離より離れた第２の部分の位置にゲート電
極を形成したので、アノード・カソード電極間の
電流を遮断するためのゲート電圧を小さくでき、
かつ導通状態時の電流路の抵抗を小さくできた
上、ゲート電流を小さくできるという効果を有す
るものである。
第１図は従来の一例を示す静電誘導型サイリス
タの概略断面図、第２図は本発明の一実施例を示
す静電誘導型サイリスタの概略断面図、第３図は
第１図に示すゲート・ベース領域間の電位分布
図、第４図は第２図に示すゲート・ベース領域間
の電位分布図である。 １……アノード領域、２……ベース領域、３１
……不純物濃度の低いゲート領域、３０……不純
物濃度の高いゲート領域、４……カソード領域、
５……表面保護膜、６……ゲート電極、７……カ
ソード電極、８……アノード電極。
タの概略断面図、第２図は本発明の一実施例を示
す静電誘導型サイリスタの概略断面図、第３図は
第１図に示すゲート・ベース領域間の電位分布
図、第４図は第２図に示すゲート・ベース領域間
の電位分布図である。 １……アノード領域、２……ベース領域、３１
……不純物濃度の低いゲート領域、３０……不純
物濃度の高いゲート領域、４……カソード領域、
５……表面保護膜、６……ゲート電極、７……カ
ソード電極、８……アノード電極。
Claims (1)
- １ 一導電型の半導体からなるアノード領域と、
このアノード領域と逆の導電型の半導体からなる
ベース領域と、一導電型の半導体からなるゲート
領域と、前記ベース領域と同一の導電型を有しか
つ該ベース領域よりも高い不純物濃度を有するカ
ソード領域とが順次形成され、前記ゲート領域は
前記カソード領域からアノード領域の方向に対し
て前記カソード領域とオーバラツプする部分を有
するとともに導通状態時にゲート領域とカソード
領域との間に順電圧が印加される静電誘導型サイ
リスタにおいて、前記ゲート領域のカソード領域
とオーバラツプする第１の部分の不純物濃度を、
ゲート領域の他の第２の部分の不純物濃度より２
桁以上低くするとともに、前記ゲート領域の第１
部分から前記第２の部分における小数キヤリアの
拡散距離より離れた前記第２の部分の位置にゲー
ト電極を形成したことを特徴とする静電誘導型サ
イリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14821481A JPS5850775A (ja) | 1981-09-19 | 1981-09-19 | 静電誘導型サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14821481A JPS5850775A (ja) | 1981-09-19 | 1981-09-19 | 静電誘導型サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5850775A JPS5850775A (ja) | 1983-03-25 |
| JPH0324071B2 true JPH0324071B2 (ja) | 1991-04-02 |
Family
ID=15447817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14821481A Granted JPS5850775A (ja) | 1981-09-19 | 1981-09-19 | 静電誘導型サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850775A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6077463A (ja) * | 1983-10-05 | 1985-05-02 | Toyo Electric Mfg Co Ltd | 静電誘導サイリスタ及びその製造方法 |
| JPH04324013A (ja) * | 1991-04-25 | 1992-11-13 | Inshinaa Kogyo Kk | 自動多湿粉体焼却装置 |
| JP2990568B2 (ja) * | 1993-12-13 | 1999-12-13 | 花王株式会社 | 銅含有水素化触媒の調製法およびアルコールの製造法 |
| US5763353A (en) | 1996-02-15 | 1998-06-09 | Kao Corporation | Hydrogenation catalyst precursor, hydrogenation catalyst and production process for alcohols |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS542077A (en) * | 1977-06-08 | 1979-01-09 | Hitachi Ltd | Semiconductor switching element |
| JPS575359A (en) * | 1980-06-11 | 1982-01-12 | Hitachi Ltd | Semiconductor device |
| JPS57173974A (en) * | 1981-04-20 | 1982-10-26 | Hitachi Ltd | Semiconductor device |
-
1981
- 1981-09-19 JP JP14821481A patent/JPS5850775A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS542077A (en) * | 1977-06-08 | 1979-01-09 | Hitachi Ltd | Semiconductor switching element |
| JPS575359A (en) * | 1980-06-11 | 1982-01-12 | Hitachi Ltd | Semiconductor device |
| JPS57173974A (en) * | 1981-04-20 | 1982-10-26 | Hitachi Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5850775A (ja) | 1983-03-25 |
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