JP3163674B2 - 浮遊電流の少ない高電圧半導体素子 - Google Patents
浮遊電流の少ない高電圧半導体素子Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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Description
【０００１】
【産業上の利用分野】この発明は、端子の印加電圧を阻
止する役目をする絶縁型井戸を有する半導体素子の構造
に関する。
止する役目をする絶縁型井戸を有する半導体素子の構造
に関する。
【０００２】この発明の記載はより詳細にはサイリスタ
に関しており、この発明が一般的には導電率の低い半導
体領域のそれぞれの面に阻止用接合を有する井戸型半導
体素子に適応できることは当業者にとって明らかであ
る。
に関しており、この発明が一般的には導電率の低い半導
体領域のそれぞれの面に阻止用接合を有する井戸型半導
体素子に適応できることは当業者にとって明らかであ
る。
【０００３】
【従来の技術】この技術の内容は、初めに図１から図４
に関して記載するが、これらの図は種々のタイプのサイ
リスタに関する断面図の概略を示している。この技術の
内容は当業者に明らかであり、これらの図は半導体素子
の分野において通常行うように、一定の割合で示したも
のではなく図を読み易くするため種々の領域の大きさと
厚さを任意に描いている。
に関して記載するが、これらの図は種々のタイプのサイ
リスタに関する断面図の概略を示している。この技術の
内容は当業者に明らかであり、これらの図は半導体素子
の分野において通常行うように、一定の割合で示したも
のではなく図を読み易くするため種々の領域の大きさと
厚さを任意に描いている。
【０００４】サイリスタはカソード層Ｎ、ベース層Ｐ
１、基板領域Ｎ−およびアノード層Ｐ２を備えている４
層の半導体素子である。カソードのメタライゼーション
Ｋはカソード層Ｎの上に形成され、ゲートのメタライゼ
ーションＧはベース層Ｐ１の一部と接触し、更にアノー
ドのメタライゼーションＡはアノード層Ｐ２の上に形成
されている。サイリスタは端子ＡとＫ間に加えられた正
または負の電圧を阻止し、電流がゲートに注入された時
アノードとカソード間に加えられた正の電圧から生ずる
電流が流れる。
１、基板領域Ｎ−およびアノード層Ｐ２を備えている４
層の半導体素子である。カソードのメタライゼーション
Ｋはカソード層Ｎの上に形成され、ゲートのメタライゼ
ーションＧはベース層Ｐ１の一部と接触し、更にアノー
ドのメタライゼーションＡはアノード層Ｐ２の上に形成
されている。サイリスタは端子ＡとＫ間に加えられた正
または負の電圧を阻止し、電流がゲートに注入された時
アノードとカソード間に加えられた正の電圧から生ずる
電流が流れる。
【０００５】順方向極性（アノードが正、カソードが
負）でゲート信号がある場合、領域Ｎ−と層Ｐ１間の接
合Ｊ１が阻止状態になる。バイアスが逆（アノードが
負、カソードが正）の場合、層Ｐ２と領域Ｎ−間の接合
Ｊ２が阻止状態になる。
負）でゲート信号がある場合、領域Ｎ−と層Ｐ１間の接
合Ｊ１が阻止状態になる。バイアスが逆（アノードが
負、カソードが正）の場合、層Ｐ２と領域Ｎ−間の接合
Ｊ２が阻止状態になる。
【０００６】理論的には、阻止状態の接合の降伏電圧は
層Ｐ１とＮ−間、及び層Ｐ２とＮ−間のドーピング傾斜
によって決まり、更に領域Ｎ−の厚さによっても決ま
る。実際には、降伏電圧は該素子の外側の表面での接合
の境界の特性によってほとんど決まるので、この発明で
はこれを接合のアパレント（ａｐｐａｒｅｎｔ）パラメ
ータと呼ぶ。
層Ｐ１とＮ−間、及び層Ｐ２とＮ−間のドーピング傾斜
によって決まり、更に領域Ｎ−の厚さによっても決ま
る。実際には、降伏電圧は該素子の外側の表面での接合
の境界の特性によってほとんど決まるので、この発明で
はこれを接合のアパレント（ａｐｐａｒｅｎｔ）パラメ
ータと呼ぶ。
【０００７】図１にはメサ形サイリスタを示しており、
サイリスタの上側周囲および下側周囲には溝が作られて
おり、上側溝は接合Ｊ１と下側溝は接合Ｊ２と交差して
いる。これらの溝はガラス処理され、上側溝に対しては
参照番号１１で、下側溝に対しては参照番号１２で示し
たガラスが充満している。サイリスタの上側表面と下側
表面はメサ形になっている。接合Ｊ１，Ｊ２のアパレン
ト部（素子の上面における境界）における溝の角度、該
溝の研磨及びパッシベーションは、接合の降伏電圧を決
定する、既にのべた、変数である。現在、この種の構造
のサイリスタの降伏電圧が最も高い（１０００ボルトを
超える）。
サイリスタの上側周囲および下側周囲には溝が作られて
おり、上側溝は接合Ｊ１と下側溝は接合Ｊ２と交差して
いる。これらの溝はガラス処理され、上側溝に対しては
参照番号１１で、下側溝に対しては参照番号１２で示し
たガラスが充満している。サイリスタの上側表面と下側
表面はメサ形になっている。接合Ｊ１，Ｊ２のアパレン
ト部（素子の上面における境界）における溝の角度、該
溝の研磨及びパッシベーションは、接合の降伏電圧を決
定する、既にのべた、変数である。現在、この種の構造
のサイリスタの降伏電圧が最も高い（１０００ボルトを
超える）。
【０００８】
【発明が解決しようとする課題】しかしメサ形技術には
基本的な制限がいくつかある；特に、オートメーション
による通常の組立て過程に適応しなくなる。この問題を
解決するため、図２および図３に示す井戸形構造が開発
されており、深いＰ型拡散Ｐ３がサイリスタの周囲に形
成され、更に層Ｐ２に対して電気的に連続している。領
域Ｎ−はサイリスタの上側領域がアパレント部であり、
接合Ｊ１，Ｊ２のアパレント部は該上側領域の上にあ
る。
基本的な制限がいくつかある；特に、オートメーション
による通常の組立て過程に適応しなくなる。この問題を
解決するため、図２および図３に示す井戸形構造が開発
されており、深いＰ型拡散Ｐ３がサイリスタの周囲に形
成され、更に層Ｐ２に対して電気的に連続している。領
域Ｎ−はサイリスタの上側領域がアパレント部であり、
接合Ｊ１，Ｊ２のアパレント部は該上側領域の上にあ
る。
【０００９】図２には従来のプレーナ技術に基づく接合
Ｊ１，Ｊ２の最も簡単なパッシベーションの態様を示し
ており、接合のアパレント部は簡単な酸化層１３により
不活性化されている。これらの接合の耐電圧を改善する
ため、電界プレートと呼ばれるメタライゼーションが各
接合の上に形成されている。第一の電界プレート１５は
接合Ｊ１を覆っており、領域Ｐ１またはゲートＧと電気
的に接続している。第二の電界プレート１６は接合Ｊ２
を覆っており、井戸Ｐ３に電気的に接続されている。領
域Ｎ−上の各電界プレートの長さは変数であり、その下
の接合の降伏電圧を決定する。しかしこの種の構造で
も、接合の降伏電圧は数１００ボルトを越えることはな
く、良くても４００ボルトである。これを改善するた
め、電界プレートと該プレート間の間隔は鉱物注入パッ
シベーション層（ＣＶＤ ＳｉＯ２と窒化けい素）また
は鉱物無注入パッシベーション層（ポリイミド）で覆う
技術が開発されている。これによる改善は僅かである反
面製造過程が複雑となる。降伏電圧は良くても６００ボ
ルトである。
Ｊ１，Ｊ２の最も簡単なパッシベーションの態様を示し
ており、接合のアパレント部は簡単な酸化層１３により
不活性化されている。これらの接合の耐電圧を改善する
ため、電界プレートと呼ばれるメタライゼーションが各
接合の上に形成されている。第一の電界プレート１５は
接合Ｊ１を覆っており、領域Ｐ１またはゲートＧと電気
的に接続している。第二の電界プレート１６は接合Ｊ２
を覆っており、井戸Ｐ３に電気的に接続されている。領
域Ｎ−上の各電界プレートの長さは変数であり、その下
の接合の降伏電圧を決定する。しかしこの種の構造で
も、接合の降伏電圧は数１００ボルトを越えることはな
く、良くても４００ボルトである。これを改善するた
め、電界プレートと該プレート間の間隔は鉱物注入パッ
シベーション層（ＣＶＤ ＳｉＯ２と窒化けい素）また
は鉱物無注入パッシベーション層（ポリイミド）で覆う
技術が開発されている。これによる改善は僅かである反
面製造過程が複雑となる。降伏電圧は良くても６００ボ
ルトである。
【００１０】図１と図２の構造では浮遊電流の問題が生
じない。すなわち接合が逆バイアスされた時、アノード
とカソード間の浮遊電流が１マイクロアンペア未満であ
る。
じない。すなわち接合が逆バイアスされた時、アノード
とカソード間の浮遊電流が１マイクロアンペア未満であ
る。
【００１１】図３は井戸形サイリスタの降伏電圧を改善
する周知の解決法を示している。領域Ｎ−のアパレント
表面は溝を形成され接合Ｊ２とＪ１を切断している。溝
にはガラス１８が充満している。メサ形サイリスタで得
られる範囲と同様の満足な降伏電圧が得られる。しか
し、新しい問題が生ずる、すなわちサイリスタが順方向
または逆方向に阻止される時、特に装置の温度が高い時
浮遊電流はかなり高い。この浮遊電流は安定しておら
ず、しかも数１０または数１００マイクロアンペアの値
にまで時々達する。
する周知の解決法を示している。領域Ｎ−のアパレント
表面は溝を形成され接合Ｊ２とＪ１を切断している。溝
にはガラス１８が充満している。メサ形サイリスタで得
られる範囲と同様の満足な降伏電圧が得られる。しか
し、新しい問題が生ずる、すなわちサイリスタが順方向
または逆方向に阻止される時、特に装置の温度が高い時
浮遊電流はかなり高い。この浮遊電流は安定しておら
ず、しかも数１０または数１００マイクロアンペアの値
にまで時々達する。
【００１２】図３の構造で浮遊電流はガラス１８の中の
静止した又は移動する負電荷によって生ずる。
静止した又は移動する負電荷によって生ずる。
【００１３】図１に示すメサ形の構造の場合は、電荷
は、シリコン真性領域（Ｎ−）のＮ形の濃度を局部的に
補うことにより接合Ｊ１とＪ２の降伏電圧を増加させる
役割をしている。
は、シリコン真性領域（Ｎ−）のＮ形の濃度を局部的に
補うことにより接合Ｊ１とＪ２の降伏電圧を増加させる
役割をしている。
【００１４】図３の場合、ガラス１８内にある負の電荷
により、領域Ｎ−の上側領域の導電形が反転し、浮遊電
流を生ずるチャネルが発生する。この欠点を少なくする
ため、図４のタイプの構造が提案されている。図４のＮ
−領域の上側領域の中央にはチャネルストップと呼ばれ
るＮ＋拡散領域１９が含まれている。このチャネルスト
ップは浮遊電流を効率良く減少させ、浮遊電流は１マイ
クロアンペア未満になる。しかし、この種の構造には多
くの欠点がある。すなわち、製造の処理工程を追加する
ことが困難である他に、接合の境界とＮ＋領域１９の間
の距離ｅを領域Ｎ−の厚さより大きくする必要がある。
により、領域Ｎ−の上側領域の導電形が反転し、浮遊電
流を生ずるチャネルが発生する。この欠点を少なくする
ため、図４のタイプの構造が提案されている。図４のＮ
−領域の上側領域の中央にはチャネルストップと呼ばれ
るＮ＋拡散領域１９が含まれている。このチャネルスト
ップは浮遊電流を効率良く減少させ、浮遊電流は１マイ
クロアンペア未満になる。しかし、この種の構造には多
くの欠点がある。すなわち、製造の処理工程を追加する
ことが困難である他に、接合の境界とＮ＋領域１９の間
の距離ｅを領域Ｎ−の厚さより大きくする必要がある。
【００１５】図４に開示したタイプの構造は例えば米国
特許番号第４，１４８，０５３号に開示されており、２
重構造が提示されている。この特許では電界ラインを広
げるために電界プレートの使用を提案している。浮遊電
流を減少させるためではない。この特許で開示された構
造の欠点は貴重なシリコン表面を使用していることであ
る。
特許番号第４，１４８，０５３号に開示されており、２
重構造が提示されている。この特許では電界ラインを広
げるために電界プレートの使用を提案している。浮遊電
流を減少させるためではない。この特許で開示された構
造の欠点は貴重なシリコン表面を使用していることであ
る。
【００１６】
【課題を解決するための手段】この発明の目的は井戸形
構造を備える利点を有し、素子のシリコン領域を増加さ
せることなく阻止状態における浮遊電流を防ぐ半導体素
子の構造、例えばサイリスタを提供することである。
構造を備える利点を有し、素子のシリコン領域を増加さ
せることなく阻止状態における浮遊電流を防ぐ半導体素
子の構造、例えばサイリスタを提供することである。
【００１７】この目的を達成するための本発明の特徴
は、ドーピングレベルが低い第一の導電型の中央領域
（Ｎ−）と、該中央領域を囲み、該中央領域のドーピン
グレベルより高いドーピングレベルの第二の導電型の層
（Ｐ１，Ｐ２）とを有し、前記中央領域（Ｎ−）と前記
層（Ｐ１，Ｐ２）とにより高い電圧に耐える第一及び第
二の接合（Ｊ１，Ｊ２）を形成する浮遊電流の小さな高
電圧半導体素子において、該素子の主表面の上で、前記
中央領域の両側に、前記第一及び第二の接合は前記主表
面の上の境界を有し、前記主表面の全体に溝がもうけら
れて該溝はパッシベーションガラス（１８）で充填さ
れ、該ガラスの表面は、各接合の前記境界の上が、メタ
ライゼーション（２１，２２）で覆われ、該メタライゼ
ーションは、接合に対応する第二の導電型の層に接触し
ていることにある。
は、ドーピングレベルが低い第一の導電型の中央領域
（Ｎ−）と、該中央領域を囲み、該中央領域のドーピン
グレベルより高いドーピングレベルの第二の導電型の層
（Ｐ１，Ｐ２）とを有し、前記中央領域（Ｎ−）と前記
層（Ｐ１，Ｐ２）とにより高い電圧に耐える第一及び第
二の接合（Ｊ１，Ｊ２）を形成する浮遊電流の小さな高
電圧半導体素子において、該素子の主表面の上で、前記
中央領域の両側に、前記第一及び第二の接合は前記主表
面の上の境界を有し、前記主表面の全体に溝がもうけら
れて該溝はパッシベーションガラス（１８）で充填さ
れ、該ガラスの表面は、各接合の前記境界の上が、メタ
ライゼーション（２１，２２）で覆われ、該メタライゼ
ーションは、接合に対応する第二の導電型の層に接触し
ていることにある。
【００１８】
【実施例】以下図面に基づきこの発明を更に詳しく説明
する。
する。
【００１９】図５に示すように、この発明によると浮遊
電流を抑えるため、メタライゼーション２１と２２がガ
ラス層１８の接合Ｊ１とＪ２の上に各々もうけられる。
接合Ｊ１の上のメタライゼーション２１は領域Ｐ１に接
続され（図示していない）、接合Ｊ２の上のメタライゼ
ーション２２は井戸Ｐ３に接続されている。
電流を抑えるため、メタライゼーション２１と２２がガ
ラス層１８の接合Ｊ１とＪ２の上に各々もうけられる。
接合Ｊ１の上のメタライゼーション２１は領域Ｐ１に接
続され（図示していない）、接合Ｊ２の上のメタライゼ
ーション２２は井戸Ｐ３に接続されている。
【００２０】これらのメタライゼーションは、図２の電
界プレートに類似しているが、機能は異なり、大きさを
決めるパラメータが異なっている。
界プレートに類似しているが、機能は異なり、大きさを
決めるパラメータが異なっている。
【００２１】これらのメタライゼーションは、静電効果
により、ガラス層１８にある負電荷に対して逆電界を加
えることによりチャネル領域を中和する。接合Ｊ１が阻
止されると、電位が正の領域Ｐ３はこの電位をメタライ
ゼーション２２に送りチャネルを打消す。能動的に機能
が作用するのは、阻止用接合と反対のメタライゼーショ
ンであることに注意する必要がある。図２の電界プレー
トの場合と異なり、接合と上側のメタライゼーションの
先端突起部間の距離Ｌは正確な値でなくてもよい。約１
０マイクロメータの距離Ｌはチャネルキャンセル効果を
得るのに十分な長さである。降伏電圧を決めるのは２つ
のメタライゼーションの間の距離であり、この距離は図
４の距離ｅに少なくとも等しくする必要がある。従っ
て、Ｌはｅよりかなり小さいので、図５の場合の２つの
接合の境界の間の距離（ｅ＋２Ｌ）は、２ｅより大きい
図４の場合よりかなり小さい。従って、この発明によれ
ば簡単でコンパクトな構造が得られる。更に、この発明
によりメタライゼーションの製造にはサイリスタの通常
の製造のステップに対しいかなる追加の処理工程も含ま
れていない。
により、ガラス層１８にある負電荷に対して逆電界を加
えることによりチャネル領域を中和する。接合Ｊ１が阻
止されると、電位が正の領域Ｐ３はこの電位をメタライ
ゼーション２２に送りチャネルを打消す。能動的に機能
が作用するのは、阻止用接合と反対のメタライゼーショ
ンであることに注意する必要がある。図２の電界プレー
トの場合と異なり、接合と上側のメタライゼーションの
先端突起部間の距離Ｌは正確な値でなくてもよい。約１
０マイクロメータの距離Ｌはチャネルキャンセル効果を
得るのに十分な長さである。降伏電圧を決めるのは２つ
のメタライゼーションの間の距離であり、この距離は図
４の距離ｅに少なくとも等しくする必要がある。従っ
て、Ｌはｅよりかなり小さいので、図５の場合の２つの
接合の境界の間の距離（ｅ＋２Ｌ）は、２ｅより大きい
図４の場合よりかなり小さい。従って、この発明によれ
ば簡単でコンパクトな構造が得られる。更に、この発明
によりメタライゼーションの製造にはサイリスタの通常
の製造のステップに対しいかなる追加の処理工程も含ま
れていない。
【００２２】この発明はサイリスタに関し記載を簡単に
して開示しているが、図５に示す配置に沿った配置によ
り例えばトライアックのようなあらゆる双方向性高電圧
素子を示すことができ、更にこの発明によりこれらの素
子と同じ方法で使用できることが明らかである。
して開示しているが、図５に示す配置に沿った配置によ
り例えばトライアックのようなあらゆる双方向性高電圧
素子を示すことができ、更にこの発明によりこれらの素
子と同じ方法で使用できることが明らかである。
【図１】従来のサイリスタの断面の概略を示す。
【図２】従来のサイリスタの断面の概略を示す。
【図３】従来のサイリスタの断面の概略を示す。
【図４】従来の接合の絶縁領域の部分的な断面を示す。
【図５】この発明による接合の絶縁領域の部分的な断面
を示す。
を示す。
１１，１２，１８ ガラス層 １３ 酸化層 １５，１６ 電界プレート １９ 領域 ２０，２１ メタライゼーション Ａ，Ｋ，Ｇ メタライゼーション Ｊ１，Ｊ２ 接合 Ｎ＋，Ｎ− 領域 Ｐ１，Ｐ２ 層 Ｐ３ 井戸
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/74
Claims (2)
- 【請求項１】 ドーピングレベルが低い第一の導電型の
中央領域（Ｎ−）と、 該中央領域を囲み、該中央領域のドーピングレベルより
高いドーピングレベルの第二の導電型の層（Ｐ１，Ｐ
２）とを有し、 前記中央領域（Ｎ−）と前記層（Ｐ１，Ｐ２）とにより
高い電圧に耐える第一及び第二の接合（Ｊ１，Ｊ２）を
形成する浮遊電流の小さな高電圧半導体素子において、 該素子の主表面の上で、前記中央領域の両側に、前記第
一及び第二の接合は前記主表面の上の境界を有し、 前記主表面の全体に溝がもうけられて該溝はパッシベー
ションガラス（１８）で充填され、 該ガラスの表面は、各接合の前記境界の上が、メタライ
ゼーション（２１，２２）で覆われ、 該メタライゼーションは、接合に対応する第二の導電型
の層に接触していることを特徴とする、浮遊電流の小さ
な高電圧半導体素子。 - 【請求項２】 （ａ）前記中央領域を構成する低いドー
ピングレベル（Ｎ−）の基板と、 （ｂ）サイリスタの下面全体に形成される第二の導電型
の層（Ｐ２）と、 （ｃ）サイリスタの周囲の深いＰ型の井戸（Ｐ３）とを
有し、 （ｄ）該井戸の前記第二の導電型の層と反対側の部分と
前記中央領域との間の接触領域が第二の接合の前記主表
面の上の境界を形成し、 （ｅ）前記主表面の一部に第一のＰ型層（Ｐ１）が形成
され、該Ｐ型層（Ｐ１）は前記井戸と接触せず、半導体
素子の表面で、前記中央領域との間に前記第一の接合を
形成し、 （ｆ）前記第一のＰ型領域の中にカソード領域（Ｎ）が
形成されることを特徴とする、請求項１記載の浮遊電流
の小さな高電圧半導体素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9010738 | 1990-08-21 | ||
| FR9010738A FR2666174B1 (fr) | 1990-08-21 | 1990-08-21 | Composant semiconducteur haute tension a faible courant de fuite. |
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