JP3163674B2 - 浮遊電流の少ない高電圧半導体素子 - Google Patents
浮遊電流の少ない高電圧半導体素子Info
- Publication number
- JP3163674B2 JP3163674B2 JP23241391A JP23241391A JP3163674B2 JP 3163674 B2 JP3163674 B2 JP 3163674B2 JP 23241391 A JP23241391 A JP 23241391A JP 23241391 A JP23241391 A JP 23241391A JP 3163674 B2 JP3163674 B2 JP 3163674B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- central region
- junction
- thyristor
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000001465 metallisation Methods 0.000 claims description 20
- 239000011521 glass Substances 0.000 claims description 10
- 238000002161 passivation Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 description 11
- 230000005684 electric field Effects 0.000 description 10
- 230000000903 blocking effect Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/747—Bidirectional devices, e.g. triacs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Description
【0001】
【産業上の利用分野】この発明は、端子の印加電圧を阻
止する役目をする絶縁型井戸を有する半導体素子の構造
に関する。
止する役目をする絶縁型井戸を有する半導体素子の構造
に関する。
【0002】この発明の記載はより詳細にはサイリスタ
に関しており、この発明が一般的には導電率の低い半導
体領域のそれぞれの面に阻止用接合を有する井戸型半導
体素子に適応できることは当業者にとって明らかであ
る。
に関しており、この発明が一般的には導電率の低い半導
体領域のそれぞれの面に阻止用接合を有する井戸型半導
体素子に適応できることは当業者にとって明らかであ
る。
【0003】
【従来の技術】この技術の内容は、初めに図1から図4
に関して記載するが、これらの図は種々のタイプのサイ
リスタに関する断面図の概略を示している。この技術の
内容は当業者に明らかであり、これらの図は半導体素子
の分野において通常行うように、一定の割合で示したも
のではなく図を読み易くするため種々の領域の大きさと
厚さを任意に描いている。
に関して記載するが、これらの図は種々のタイプのサイ
リスタに関する断面図の概略を示している。この技術の
内容は当業者に明らかであり、これらの図は半導体素子
の分野において通常行うように、一定の割合で示したも
のではなく図を読み易くするため種々の領域の大きさと
厚さを任意に描いている。
【0004】サイリスタはカソード層N、ベース層P
1、基板領域N−およびアノード層P2を備えている4
層の半導体素子である。カソードのメタライゼーション
Kはカソード層Nの上に形成され、ゲートのメタライゼ
ーションGはベース層P1の一部と接触し、更にアノー
ドのメタライゼーションAはアノード層P2の上に形成
されている。サイリスタは端子AとK間に加えられた正
または負の電圧を阻止し、電流がゲートに注入された時
アノードとカソード間に加えられた正の電圧から生ずる
電流が流れる。
1、基板領域N−およびアノード層P2を備えている4
層の半導体素子である。カソードのメタライゼーション
Kはカソード層Nの上に形成され、ゲートのメタライゼ
ーションGはベース層P1の一部と接触し、更にアノー
ドのメタライゼーションAはアノード層P2の上に形成
されている。サイリスタは端子AとK間に加えられた正
または負の電圧を阻止し、電流がゲートに注入された時
アノードとカソード間に加えられた正の電圧から生ずる
電流が流れる。
【0005】順方向極性(アノードが正、カソードが
負)でゲート信号がある場合、領域N−と層P1間の接
合J1が阻止状態になる。バイアスが逆(アノードが
負、カソードが正)の場合、層P2と領域N−間の接合
J2が阻止状態になる。
負)でゲート信号がある場合、領域N−と層P1間の接
合J1が阻止状態になる。バイアスが逆(アノードが
負、カソードが正)の場合、層P2と領域N−間の接合
J2が阻止状態になる。
【0006】理論的には、阻止状態の接合の降伏電圧は
層P1とN−間、及び層P2とN−間のドーピング傾斜
によって決まり、更に領域N−の厚さによっても決ま
る。実際には、降伏電圧は該素子の外側の表面での接合
の境界の特性によってほとんど決まるので、この発明で
はこれを接合のアパレント(apparent)パラメ
ータと呼ぶ。
層P1とN−間、及び層P2とN−間のドーピング傾斜
によって決まり、更に領域N−の厚さによっても決ま
る。実際には、降伏電圧は該素子の外側の表面での接合
の境界の特性によってほとんど決まるので、この発明で
はこれを接合のアパレント(apparent)パラメ
ータと呼ぶ。
【0007】図1にはメサ形サイリスタを示しており、
サイリスタの上側周囲および下側周囲には溝が作られて
おり、上側溝は接合J1と下側溝は接合J2と交差して
いる。これらの溝はガラス処理され、上側溝に対しては
参照番号11で、下側溝に対しては参照番号12で示し
たガラスが充満している。サイリスタの上側表面と下側
表面はメサ形になっている。接合J1,J2のアパレン
ト部(素子の上面における境界)における溝の角度、該
溝の研磨及びパッシベーションは、接合の降伏電圧を決
定する、既にのべた、変数である。現在、この種の構造
のサイリスタの降伏電圧が最も高い(1000ボルトを
超える)。
サイリスタの上側周囲および下側周囲には溝が作られて
おり、上側溝は接合J1と下側溝は接合J2と交差して
いる。これらの溝はガラス処理され、上側溝に対しては
参照番号11で、下側溝に対しては参照番号12で示し
たガラスが充満している。サイリスタの上側表面と下側
表面はメサ形になっている。接合J1,J2のアパレン
ト部(素子の上面における境界)における溝の角度、該
溝の研磨及びパッシベーションは、接合の降伏電圧を決
定する、既にのべた、変数である。現在、この種の構造
のサイリスタの降伏電圧が最も高い(1000ボルトを
超える)。
【0008】
【発明が解決しようとする課題】しかしメサ形技術には
基本的な制限がいくつかある;特に、オートメーション
による通常の組立て過程に適応しなくなる。この問題を
解決するため、図2および図3に示す井戸形構造が開発
されており、深いP型拡散P3がサイリスタの周囲に形
成され、更に層P2に対して電気的に連続している。領
域N−はサイリスタの上側領域がアパレント部であり、
接合J1,J2のアパレント部は該上側領域の上にあ
る。
基本的な制限がいくつかある;特に、オートメーション
による通常の組立て過程に適応しなくなる。この問題を
解決するため、図2および図3に示す井戸形構造が開発
されており、深いP型拡散P3がサイリスタの周囲に形
成され、更に層P2に対して電気的に連続している。領
域N−はサイリスタの上側領域がアパレント部であり、
接合J1,J2のアパレント部は該上側領域の上にあ
る。
【0009】図2には従来のプレーナ技術に基づく接合
J1,J2の最も簡単なパッシベーションの態様を示し
ており、接合のアパレント部は簡単な酸化層13により
不活性化されている。これらの接合の耐電圧を改善する
ため、電界プレートと呼ばれるメタライゼーションが各
接合の上に形成されている。第一の電界プレート15は
接合J1を覆っており、領域P1またはゲートGと電気
的に接続している。第二の電界プレート16は接合J2
を覆っており、井戸P3に電気的に接続されている。領
域N−上の各電界プレートの長さは変数であり、その下
の接合の降伏電圧を決定する。しかしこの種の構造で
も、接合の降伏電圧は数100ボルトを越えることはな
く、良くても400ボルトである。これを改善するた
め、電界プレートと該プレート間の間隔は鉱物注入パッ
シベーション層(CVD SiO2と窒化けい素)また
は鉱物無注入パッシベーション層(ポリイミド)で覆う
技術が開発されている。これによる改善は僅かである反
面製造過程が複雑となる。降伏電圧は良くても600ボ
ルトである。
J1,J2の最も簡単なパッシベーションの態様を示し
ており、接合のアパレント部は簡単な酸化層13により
不活性化されている。これらの接合の耐電圧を改善する
ため、電界プレートと呼ばれるメタライゼーションが各
接合の上に形成されている。第一の電界プレート15は
接合J1を覆っており、領域P1またはゲートGと電気
的に接続している。第二の電界プレート16は接合J2
を覆っており、井戸P3に電気的に接続されている。領
域N−上の各電界プレートの長さは変数であり、その下
の接合の降伏電圧を決定する。しかしこの種の構造で
も、接合の降伏電圧は数100ボルトを越えることはな
く、良くても400ボルトである。これを改善するた
め、電界プレートと該プレート間の間隔は鉱物注入パッ
シベーション層(CVD SiO2と窒化けい素)また
は鉱物無注入パッシベーション層(ポリイミド)で覆う
技術が開発されている。これによる改善は僅かである反
面製造過程が複雑となる。降伏電圧は良くても600ボ
ルトである。
【0010】図1と図2の構造では浮遊電流の問題が生
じない。すなわち接合が逆バイアスされた時、アノード
とカソード間の浮遊電流が1マイクロアンペア未満であ
る。
じない。すなわち接合が逆バイアスされた時、アノード
とカソード間の浮遊電流が1マイクロアンペア未満であ
る。
【0011】図3は井戸形サイリスタの降伏電圧を改善
する周知の解決法を示している。領域N−のアパレント
表面は溝を形成され接合J2とJ1を切断している。溝
にはガラス18が充満している。メサ形サイリスタで得
られる範囲と同様の満足な降伏電圧が得られる。しか
し、新しい問題が生ずる、すなわちサイリスタが順方向
または逆方向に阻止される時、特に装置の温度が高い時
浮遊電流はかなり高い。この浮遊電流は安定しておら
ず、しかも数10または数100マイクロアンペアの値
にまで時々達する。
する周知の解決法を示している。領域N−のアパレント
表面は溝を形成され接合J2とJ1を切断している。溝
にはガラス18が充満している。メサ形サイリスタで得
られる範囲と同様の満足な降伏電圧が得られる。しか
し、新しい問題が生ずる、すなわちサイリスタが順方向
または逆方向に阻止される時、特に装置の温度が高い時
浮遊電流はかなり高い。この浮遊電流は安定しておら
ず、しかも数10または数100マイクロアンペアの値
にまで時々達する。
【0012】図3の構造で浮遊電流はガラス18の中の
静止した又は移動する負電荷によって生ずる。
静止した又は移動する負電荷によって生ずる。
【0013】図1に示すメサ形の構造の場合は、電荷
は、シリコン真性領域(N−)のN形の濃度を局部的に
補うことにより接合J1とJ2の降伏電圧を増加させる
役割をしている。
は、シリコン真性領域(N−)のN形の濃度を局部的に
補うことにより接合J1とJ2の降伏電圧を増加させる
役割をしている。
【0014】図3の場合、ガラス18内にある負の電荷
により、領域N−の上側領域の導電形が反転し、浮遊電
流を生ずるチャネルが発生する。この欠点を少なくする
ため、図4のタイプの構造が提案されている。図4のN
−領域の上側領域の中央にはチャネルストップと呼ばれ
るN+拡散領域19が含まれている。このチャネルスト
ップは浮遊電流を効率良く減少させ、浮遊電流は1マイ
クロアンペア未満になる。しかし、この種の構造には多
くの欠点がある。すなわち、製造の処理工程を追加する
ことが困難である他に、接合の境界とN+領域19の間
の距離eを領域N−の厚さより大きくする必要がある。
により、領域N−の上側領域の導電形が反転し、浮遊電
流を生ずるチャネルが発生する。この欠点を少なくする
ため、図4のタイプの構造が提案されている。図4のN
−領域の上側領域の中央にはチャネルストップと呼ばれ
るN+拡散領域19が含まれている。このチャネルスト
ップは浮遊電流を効率良く減少させ、浮遊電流は1マイ
クロアンペア未満になる。しかし、この種の構造には多
くの欠点がある。すなわち、製造の処理工程を追加する
ことが困難である他に、接合の境界とN+領域19の間
の距離eを領域N−の厚さより大きくする必要がある。
【0015】図4に開示したタイプの構造は例えば米国
特許番号第4,148,053号に開示されており、2
重構造が提示されている。この特許では電界ラインを広
げるために電界プレートの使用を提案している。浮遊電
流を減少させるためではない。この特許で開示された構
造の欠点は貴重なシリコン表面を使用していることであ
る。
特許番号第4,148,053号に開示されており、2
重構造が提示されている。この特許では電界ラインを広
げるために電界プレートの使用を提案している。浮遊電
流を減少させるためではない。この特許で開示された構
造の欠点は貴重なシリコン表面を使用していることであ
る。
【0016】
【課題を解決するための手段】この発明の目的は井戸形
構造を備える利点を有し、素子のシリコン領域を増加さ
せることなく阻止状態における浮遊電流を防ぐ半導体素
子の構造、例えばサイリスタを提供することである。
構造を備える利点を有し、素子のシリコン領域を増加さ
せることなく阻止状態における浮遊電流を防ぐ半導体素
子の構造、例えばサイリスタを提供することである。
【0017】この目的を達成するための本発明の特徴
は、ドーピングレベルが低い第一の導電型の中央領域
(N−)と、該中央領域を囲み、該中央領域のドーピン
グレベルより高いドーピングレベルの第二の導電型の層
(P1,P2)とを有し、前記中央領域(N−)と前記
層(P1,P2)とにより高い電圧に耐える第一及び第
二の接合(J1,J2)を形成する浮遊電流の小さな高
電圧半導体素子において、該素子の主表面の上で、前記
中央領域の両側に、前記第一及び第二の接合は前記主表
面の上の境界を有し、前記主表面の全体に溝がもうけら
れて該溝はパッシベーションガラス(18)で充填さ
れ、該ガラスの表面は、各接合の前記境界の上が、メタ
ライゼーション(21,22)で覆われ、該メタライゼ
ーションは、接合に対応する第二の導電型の層に接触し
ていることにある。
は、ドーピングレベルが低い第一の導電型の中央領域
(N−)と、該中央領域を囲み、該中央領域のドーピン
グレベルより高いドーピングレベルの第二の導電型の層
(P1,P2)とを有し、前記中央領域(N−)と前記
層(P1,P2)とにより高い電圧に耐える第一及び第
二の接合(J1,J2)を形成する浮遊電流の小さな高
電圧半導体素子において、該素子の主表面の上で、前記
中央領域の両側に、前記第一及び第二の接合は前記主表
面の上の境界を有し、前記主表面の全体に溝がもうけら
れて該溝はパッシベーションガラス(18)で充填さ
れ、該ガラスの表面は、各接合の前記境界の上が、メタ
ライゼーション(21,22)で覆われ、該メタライゼ
ーションは、接合に対応する第二の導電型の層に接触し
ていることにある。
【0018】
【実施例】以下図面に基づきこの発明を更に詳しく説明
する。
する。
【0019】図5に示すように、この発明によると浮遊
電流を抑えるため、メタライゼーション21と22がガ
ラス層18の接合J1とJ2の上に各々もうけられる。
接合J1の上のメタライゼーション21は領域P1に接
続され(図示していない)、接合J2の上のメタライゼ
ーション22は井戸P3に接続されている。
電流を抑えるため、メタライゼーション21と22がガ
ラス層18の接合J1とJ2の上に各々もうけられる。
接合J1の上のメタライゼーション21は領域P1に接
続され(図示していない)、接合J2の上のメタライゼ
ーション22は井戸P3に接続されている。
【0020】これらのメタライゼーションは、図2の電
界プレートに類似しているが、機能は異なり、大きさを
決めるパラメータが異なっている。
界プレートに類似しているが、機能は異なり、大きさを
決めるパラメータが異なっている。
【0021】これらのメタライゼーションは、静電効果
により、ガラス層18にある負電荷に対して逆電界を加
えることによりチャネル領域を中和する。接合J1が阻
止されると、電位が正の領域P3はこの電位をメタライ
ゼーション22に送りチャネルを打消す。能動的に機能
が作用するのは、阻止用接合と反対のメタライゼーショ
ンであることに注意する必要がある。図2の電界プレー
トの場合と異なり、接合と上側のメタライゼーションの
先端突起部間の距離Lは正確な値でなくてもよい。約1
0マイクロメータの距離Lはチャネルキャンセル効果を
得るのに十分な長さである。降伏電圧を決めるのは2つ
のメタライゼーションの間の距離であり、この距離は図
4の距離eに少なくとも等しくする必要がある。従っ
て、Lはeよりかなり小さいので、図5の場合の2つの
接合の境界の間の距離(e+2L)は、2eより大きい
図4の場合よりかなり小さい。従って、この発明によれ
ば簡単でコンパクトな構造が得られる。更に、この発明
によりメタライゼーションの製造にはサイリスタの通常
の製造のステップに対しいかなる追加の処理工程も含ま
れていない。
により、ガラス層18にある負電荷に対して逆電界を加
えることによりチャネル領域を中和する。接合J1が阻
止されると、電位が正の領域P3はこの電位をメタライ
ゼーション22に送りチャネルを打消す。能動的に機能
が作用するのは、阻止用接合と反対のメタライゼーショ
ンであることに注意する必要がある。図2の電界プレー
トの場合と異なり、接合と上側のメタライゼーションの
先端突起部間の距離Lは正確な値でなくてもよい。約1
0マイクロメータの距離Lはチャネルキャンセル効果を
得るのに十分な長さである。降伏電圧を決めるのは2つ
のメタライゼーションの間の距離であり、この距離は図
4の距離eに少なくとも等しくする必要がある。従っ
て、Lはeよりかなり小さいので、図5の場合の2つの
接合の境界の間の距離(e+2L)は、2eより大きい
図4の場合よりかなり小さい。従って、この発明によれ
ば簡単でコンパクトな構造が得られる。更に、この発明
によりメタライゼーションの製造にはサイリスタの通常
の製造のステップに対しいかなる追加の処理工程も含ま
れていない。
【0022】この発明はサイリスタに関し記載を簡単に
して開示しているが、図5に示す配置に沿った配置によ
り例えばトライアックのようなあらゆる双方向性高電圧
素子を示すことができ、更にこの発明によりこれらの素
子と同じ方法で使用できることが明らかである。
して開示しているが、図5に示す配置に沿った配置によ
り例えばトライアックのようなあらゆる双方向性高電圧
素子を示すことができ、更にこの発明によりこれらの素
子と同じ方法で使用できることが明らかである。
【図1】従来のサイリスタの断面の概略を示す。
【図2】従来のサイリスタの断面の概略を示す。
【図3】従来のサイリスタの断面の概略を示す。
【図4】従来の接合の絶縁領域の部分的な断面を示す。
【図5】この発明による接合の絶縁領域の部分的な断面
を示す。
を示す。
11,12,18 ガラス層 13 酸化層 15,16 電界プレート 19 領域 20,21 メタライゼーション A,K,G メタライゼーション J1,J2 接合 N+,N− 領域 P1,P2 層 P3 井戸
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/74
Claims (2)
- 【請求項1】 ドーピングレベルが低い第一の導電型の
中央領域(N−)と、 該中央領域を囲み、該中央領域のドーピングレベルより
高いドーピングレベルの第二の導電型の層(P1,P
2)とを有し、 前記中央領域(N−)と前記層(P1,P2)とにより
高い電圧に耐える第一及び第二の接合(J1,J2)を
形成する浮遊電流の小さな高電圧半導体素子において、 該素子の主表面の上で、前記中央領域の両側に、前記第
一及び第二の接合は前記主表面の上の境界を有し、 前記主表面の全体に溝がもうけられて該溝はパッシベー
ションガラス(18)で充填され、 該ガラスの表面は、各接合の前記境界の上が、メタライ
ゼーション(21,22)で覆われ、 該メタライゼーションは、接合に対応する第二の導電型
の層に接触していることを特徴とする、浮遊電流の小さ
な高電圧半導体素子。 - 【請求項2】 (a)前記中央領域を構成する低いドー
ピングレベル(N−)の基板と、 (b)サイリスタの下面全体に形成される第二の導電型
の層(P2)と、 (c)サイリスタの周囲の深いP型の井戸(P3)とを
有し、 (d)該井戸の前記第二の導電型の層と反対側の部分と
前記中央領域との間の接触領域が第二の接合の前記主表
面の上の境界を形成し、 (e)前記主表面の一部に第一のP型層(P1)が形成
され、該P型層(P1)は前記井戸と接触せず、半導体
素子の表面で、前記中央領域との間に前記第一の接合を
形成し、 (f)前記第一のP型領域の中にカソード領域(N)が
形成されることを特徴とする、請求項1記載の浮遊電流
の小さな高電圧半導体素子。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR9010738 | 1990-08-21 | ||
FR9010738A FR2666174B1 (fr) | 1990-08-21 | 1990-08-21 | Composant semiconducteur haute tension a faible courant de fuite. |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04312975A JPH04312975A (ja) | 1992-11-04 |
JP3163674B2 true JP3163674B2 (ja) | 2001-05-08 |
Family
ID=9399903
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23241391A Expired - Fee Related JP3163674B2 (ja) | 1990-08-21 | 1991-08-21 | 浮遊電流の少ない高電圧半導体素子 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5554879A (ja) |
EP (1) | EP0472481B1 (ja) |
JP (1) | JP3163674B2 (ja) |
DE (1) | DE69123103T2 (ja) |
FR (1) | FR2666174B1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08316223A (ja) * | 1995-05-16 | 1996-11-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH10303291A (ja) * | 1997-04-25 | 1998-11-13 | Nippon Steel Corp | 半導体装置及びその製造方法 |
DE102016124670B4 (de) * | 2016-12-16 | 2020-01-23 | Semikron Elektronik Gmbh & Co. Kg | Thyristor mit einem Halbleiterkörper |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3806771A (en) * | 1969-05-05 | 1974-04-23 | Gen Electric | Smoothly beveled semiconductor device with thick glass passivant |
US3628106A (en) * | 1969-05-05 | 1971-12-14 | Gen Electric | Passivated semiconductor device with protective peripheral junction portion |
GB1499845A (en) * | 1975-03-26 | 1978-02-01 | Mullard Ltd | Thyristors |
JPS556847A (en) * | 1978-06-28 | 1980-01-18 | Mitsubishi Electric Corp | Semiconductor device |
JPS56169368A (en) * | 1980-05-30 | 1981-12-26 | Sharp Corp | High withstand voltage mos field effect semiconductor device |
US4468686A (en) * | 1981-11-13 | 1984-08-28 | Intersil, Inc. | Field terminating structure |
US5072312A (en) * | 1988-03-15 | 1991-12-10 | Siemens Aktiengesellschaft | Thyristor with high positive and negative blocking capability |
US5003372A (en) * | 1988-06-16 | 1991-03-26 | Hyundai Electronics Industries Co., Ltd. | High breakdown voltage semiconductor device |
FR2650122B1 (fr) * | 1989-07-21 | 1991-11-08 | Motorola Semiconducteurs | Dispositif semi-conducteur a haute tension et son procede de fabrication |
-
1990
- 1990-08-21 FR FR9010738A patent/FR2666174B1/fr not_active Expired - Fee Related
-
1991
- 1991-08-14 DE DE69123103T patent/DE69123103T2/de not_active Expired - Fee Related
- 1991-08-14 EP EP91420295A patent/EP0472481B1/fr not_active Expired - Lifetime
- 1991-08-21 JP JP23241391A patent/JP3163674B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-28 US US08/330,421 patent/US5554879A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0472481A3 (en) | 1992-03-25 |
US5554879A (en) | 1996-09-10 |
JPH04312975A (ja) | 1992-11-04 |
FR2666174A1 (fr) | 1992-02-28 |
EP0472481B1 (fr) | 1996-11-13 |
EP0472481A2 (fr) | 1992-02-26 |
DE69123103T2 (de) | 1997-05-28 |
DE69123103D1 (de) | 1996-12-19 |
FR2666174B1 (fr) | 1997-03-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100330847B1 (ko) | 반절연층을갖는반도체장치 | |
US6190948B1 (en) | Method of forming power semiconductor devices having overlapping floating field plates for improving breakdown voltage capability | |
US3609477A (en) | Schottky-barrier field-effect transistor | |
US4686551A (en) | MOS transistor | |
US4298881A (en) | Semiconductor device with double moat and double channel stoppers | |
US3302076A (en) | Semiconductor device with passivated junction | |
GB2087649A (en) | Semiconductor switching devices | |
JPH02114646A (ja) | 高耐電圧プレーナpn接合 | |
JPH0358187B2 (ja) | ||
US4908682A (en) | Power MOSFET having a current sensing element of high accuracy | |
JPH04332173A (ja) | プレーナ型半導体装置及びその製造方法 | |
JPH065692B2 (ja) | 半導体デバイス | |
US5323041A (en) | High-breakdown-voltage semiconductor element | |
US3432731A (en) | Planar high voltage four layer structures | |
JP3163674B2 (ja) | 浮遊電流の少ない高電圧半導体素子 | |
EP0110320B1 (en) | A mos transistor | |
US4430663A (en) | Prevention of surface channels in silicon semiconductor devices | |
US4212022A (en) | Field effect transistor with gate and drain electrodes on the side surface of a mesa | |
US4520382A (en) | Semiconductor integrated circuit with inversion preventing electrode | |
US4746967A (en) | Semiconductor device | |
US5270566A (en) | Insulated gate semiconductor device | |
JPH08130317A (ja) | 抵抗性フィ−ルドプレ−トを備えた半導体装置 | |
JP2550702B2 (ja) | 電力用半導体素子 | |
JP2785792B2 (ja) | 電力用半導体素子 | |
JP2881907B2 (ja) | 電力用半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010130 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |