CN113809161A - 一种超高压vdmos集成电路芯片及其制备方法 - Google Patents
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- CN113809161A CN113809161A CN202111206527.6A CN202111206527A CN113809161A CN 113809161 A CN113809161 A CN 113809161A CN 202111206527 A CN202111206527 A CN 202111206527A CN 113809161 A CN113809161 A CN 113809161A
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- 238000002360 preparation method Methods 0.000 title claims abstract description 8
- 239000002184 metal Substances 0.000 claims description 58
- 239000000758 substrate Substances 0.000 claims description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 36
- 229920005591 polysilicon Polymers 0.000 claims description 34
- 239000004065 semiconductor Substances 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 27
- 238000000151 deposition Methods 0.000 claims description 16
- 150000002500 ions Chemical class 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 2
- 230000005684 electric field Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 7
- 238000009826 distribution Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- Ceramic Engineering (AREA)
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Abstract
本发明公开了一种超高压VDMOS集成电路芯片及其制备方法，包括至少一个浮空场板(9)；所述浮空场板(9)具有至少三个端部。本发明通过优化终端保护区中浮空场板(9)的形貌，增长了浮空场板(9)的长度，来增强终端保护区电场密度，提升终端保护区耐压，进而提升整个VDMOS集成电路芯片的可靠性。
Description
技术领域
本发明涉及半导体集成电路芯片制造领域，特别涉及一种超高压VDMOS集成电路芯片及其制备方法。
背景技术
MOSFET(金属氧化物半导体场效应晶体管)器件的使用和发展已经有多年的历史，平面型功率MOS由于其具有开关速度快，开关损耗小，输入阻抗高，电压驱动，高频率等优点，作为功率开关管被广泛应用于开关电源、汽车电子、马达驱动等各种领域。降低成本、提高耐压、增强产品可靠性成为现今超高压功率MOS器件的发展方向。
平面型功率MOS包括有源区和位于有源区外围的终端保护区，对于超高压平面型MOS，终端保护区的性能直接影响着产品的可靠性，终端保护区包括分压区和截止区，分压区主要用于承担终端的耐压；截止区主要用于对漏电流的抑制。
平面型功率MOS的一个重要的发展方向就是集成化和微型化，限制其发展的一种重要问题就是半导体器件终端保护区面积，半导体器件终端保护区面积与所需耐压之间存在矛盾。如图1所示的现有的超高压VDMOS集成电路芯片的结构示意图，终端保护区的分压区设置浮空场板和场限环作为分压环，对于超高压功率器件终端结构，存在如下缺点：
1、当电压等级较高时，所需场限环个数及浮空场板的个数均增加，终端面积明显增大，占用了大量有源区面积，严重浪费芯片面积，成本较高；
2、若不增加终端面积(即不增加场限环个数及浮空场板的个数)，当进行雪崩测试时，器件的耐压能力达不到要求，且可靠性不合格。
发明内容
鉴于上述问题，提出了本发明，以便提供一种超高压VDMOS集成电路芯片及其制备方法，设置浮空场板具有至少三个端部，增长了浮空场板的长度，通过优化终端保护区中的浮空场板的形貌，来增强终端保护区电场密度，提升终端保护区耐压，进而提升整个VDMOS集成电路芯片的可靠性。
在本发明中，提供了一种超高压VDMOS集成电路芯片，包括至少一个浮空场板(9)；所述浮空场板(9)具有至少三个端部。
进一步的，所述浮空场板(9)具有四个端部。
进一步的，所述超高压VDMOS集成电路芯片还包括分压区(211)，所述浮空场板(9)设置于分压区(211)。
进一步的，所述分压区(211)还包括至少一个场限环(3)及至少一个浮空场板金属(6)；所述场限环(3)位于第一导电类型漂移区(2)内；所述场限环(3)上方覆盖有场氧化层(4)，所述场氧化层(4)上方覆盖所述浮空场板(9)，所述浮空场板(9)上方设有浮空场板金属(6)，所述浮空场板(9)和所述浮空场板金属(6)间通过绝缘介质层(7)隔开。
进一步的，所述场氧化层(4)包括多个台面氧化层(22)。
进一步的，所述超高压VDMOS集成电路芯片还包括终端保护区(21)，所述分压区(211)设置于终端保护区(21)。
进一步的，所述终端保护区(21)还包括截止区(212)，所述截止区(212)位于终端保护区(21)的外圈。
进一步的，所述截止区(212)包括位于第一导电类型漂移区(2)内的第二导电类型截止阱区(14)、及位于所述第二导电类型截止阱区(14)内的第一导电类型截止源区(15)，所述第一导电类型截止源区(15)上方设有截止环金属(12)、截止导电多晶硅(13)，所述截止环金属(12)穿过绝缘介质层(7)分别与所述第一导电类型截止源区(15)、截止导电多晶硅(13)欧姆接触。
进一步的，所述超高压VDMOS集成电路芯片还包括有源区(20)，所述终端保护区(21)环绕所述有源区(20)。
进一步的，所述有源区(20)包括若干个相互并联排布的元胞单元，所述元胞单元包括位于第一导电类型漂移区(2)内的第二导电类型阱区(16)、位于所述第二导电类型阱区(16)内的第一导电类型源区(17)、覆盖在所述第一导电类型漂移区(2)上的栅氧化层(18)、覆盖在所述栅氧化层(18)上的栅极导电多晶硅(19)、覆盖在所述栅极导电多晶硅(19)上的绝缘介质层(7)；以及覆盖在所述绝缘介质层(7)上的源极金属(10)，所述源极金属(10)穿过所述绝缘介质层(7)分别与所述第二导电类型阱区(16)、所述第一导电类型源区(17)欧姆接触。
进一步的，对于N型VDMOS集成电路芯片，所述第一导电类型为N型导电，所述第二导电类型为P型导电，第一导电区域为N型导电区域，第二导电区域为P型导电区域。
进一步的，对于P型VDMOS集成电路芯片，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
在本发明中，还提供了一种超高压VDMOS集成电路芯片的制备方法，用于制备上述的超高压VDMOS集成电路芯片；所述制备方法包括如下步骤：
步骤S1：提供一半导体基板，所述半导体基板包括第一导电类型漂移区(2)以及位于所述第一导电类型漂移区(2)下方的第一导电类型衬底(1)，所述第一导电类型漂移区(2)的上表面为半导体基板的第一主面；
步骤S2：在所述半导体基板的第一主面上淀积硬掩膜层，选择性地刻蚀所述硬掩膜层，得到图形化的第一硬掩膜窗口；
步骤S3：在所述第一硬掩膜窗口的掩蔽下，对第一主面注入第二导电类型离子，并推阱，得到位于所述第一导电类型漂移区(2)内的至少一个场限环(3)，并移除所述第一硬掩模窗口；
步骤S4：在所述半导体基板的第一主面上生长一层厚氧化层，并对厚氧化层进行刻蚀，得到位于第一主面上的场氧化层(4)，所述场氧化层(4)包括多个台面氧化层(22)；
步骤S5：在所述场氧化层(4)上和半导体基板的第一主面上生长氧化层和淀积导电多晶硅，并依此对导电多晶硅和氧化层进行刻蚀，得到位于有源区(20)的栅极导电多晶硅(19)及位于栅极导电多晶硅(19)下方的栅氧化层(18)、位于场氧化层(4)上的终端导电多晶硅(5)、位于终端保护区(21)的浮空场板(9)及截止导电多晶硅(13)，所述浮空场板(9)覆盖包裹所述场氧化层(4)上的台面氧化层(22)；
步骤S6：在所述半导体基板的第一主面(001)注入第二导电类型离子，并退火，得到位于有源区(20)的第二导电类型阱区(16)和位于截至区(212)的第二导电类型截止阱区(14)；
步骤S7：在所述半导体基板的第一主面选择性注入第一导电类型离子，得到位于有源区(20)的第二导电类型阱区(16)内的第一导电类型源区(17)及位于截至区(212)的第二导电类型截止阱区(14)内的第一导电类型截止源区(15)；
步骤S8：在所述第一主面上淀积绝缘介质层(7)，并对绝缘介质层(7)进行刻蚀，得到多个金属接触孔；
步骤S9：在所述金属接触孔内和绝缘介质层(7)上淀积金属，并对金属进行刻蚀，得到源极金属(10)、栅极金属(8)、浮空场板金属(6)和截止环金属(12)；
步骤S10：所述第一导电类型衬底(1)的下表面为半导体基板的第二主面；对第二主面进行减薄，然后淀积金属，得到位于第一导电类型衬底(1)下表面的漏极金属(11)。
进一步的，所述步骤S4中的所述刻蚀包括两次刻蚀，第一次刻蚀为去除有源区的氧化层，第二次刻蚀为得到支撑所述浮空场板(9)的台面氧化层(22)。
本发明的有益技术效果是：
(1)本发明设置浮空场板具有至少三个端部，相比现有VDMOS集成电路芯片，增长了浮空场板的长度(如图1和图2所示)，通过优化终端保护区中的浮空场板的形貌，来增强终端保护区电场线密度，提升终端保护区耐压，进而提升整个VDMOS集成电路芯片的可靠性。
(2)与现有的超高压VDMOS集成电路芯片相比，在相同的耐压情况下，本发明的终端保护区长度更短，因此，可节约有源区面积，器件RSP越小，提升器件性能。
(3)与现有的超高压VDMOS集成电路芯片相比，在相同终端保护区面积的情况下，本发明的耐压能力更高，可靠性更稳定。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有的超高压VDMOS集成电路芯片的结构示意图。
图2为本发明实施例的超高压VDMOS集成电路芯片的结构示意图。
图3为现有的超高压VDMOS集成电路芯片的电场线密度分布图。
图4为本发明实施例的超高压VDMOS集成电路芯片的电场线密度分布图。
附图中：1-第一导电类型衬底；2-第一导电类型漂移区；3-场限环；4-场氧化层；5-终端导电多晶硅；6-浮空场板金属；7-绝缘介质层；8-栅极金属；9-浮空场板；10-源极金属；11-漏极金属；12-截止环金属；13-截止导电多晶硅；14-第二导电类型截止阱区；15-第一导电类型截止源区；16-第二导电类型阱区；17-第一导电类型源区；18-栅氧化层；19-栅极导电多晶硅；20-有源区；21-终端保护区；22-台面氧化层；211-分压区；212-截止区。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本发明提供了一种超高压VDMOS集成电路芯片及其制备方法，设置浮空场板具有至少三个端部，增长了浮空场板的长度，通过优化终端保护区中的浮空场板的形貌，来增强终端保护区电场密度，提升终端保护区耐压，进而提升整个VDMOS集成电路芯片的可靠性。
下面结合附图及具体实施例对本发明作进一步的详细说明。
在本发明的第一实施例中，提供了一种超高压VDMOS集成电路芯片。图2为本发明实施例超高压VDMOS集成电路芯片的结构示意图。
所述超高压VDMOS集成电路芯片，包括有源区(20)、环绕所述有源区(20)的终端保护区(21)，所述终端保护区(21)包括分压区(211)和截止区(212)。
在所述VDMOS集成电路芯片的截面上，所述分压区(211)内包括至少一个场限环(3)、至少一个浮空场板(9)及至少一个浮空场板金属(6)，所述场限环(3)位于所述第一导电类型漂移区(2)内；所述场限环(3)上方覆盖有场氧化层(4)，所述场氧化层(4)包括多个台面氧化层(22)，所述台面氧化层(22)上方覆盖浮空场板(9)，所述浮空场板(9)上方设有浮空场板金属(6)，所述浮空场板(9)和浮空场板金属(6)间通过绝缘介质层(7)隔开。
如图1所示的现有的超高压VDMOS集成电路芯片的结构示意图，所述浮空场板(9)只有两个端部。而在本发明中，设置所述浮空场板(9)具有至少三个端部。优选的，所述浮空场板(9)具有四个端部，如图2所示。
本发明将浮空场板(9)的结构进行优化，增长了浮空场板(9)的长度，浮空场板9的端部的数量越多，分压时承担的耐压越大，终端保护区的耐压能力就越强。
与现有的超高压VDMOS集成电路芯片相比，在相同的耐压情况下，本发明的终端保护区长度更短，因此，可节约有源区面积，器件RSP越小，提升器件性能。如超高压1500VVDMOS集成电路芯片，通过本发明终端保护区的优化，使得终端场限环、浮空场板、浮空场板金属的数量均减少，终端面积可减小原来的40％。
与现有的超高压VDMOS集成电路芯片相比，在相同终端保护区面积的情况下，本发明的耐压能力更高，可靠性更稳定。
图3示出了现有的超高压VDMOS集成电路芯片的电场线密度分布图；
图4示出了本发明的超高压VDMOS集成电路芯片的电场线密度分布图。通过对比可以发现，本发明的超高压VDMOS集成电路芯片的电场线密度更密，电场更强，相应的承受电压越大。
在本发明第一实施例中，所述截止区(212)位于终端保护区(21)的外圈，在所述VDMOS集成电路芯片的截面上，所述截止区(212)包括位于所述第一导电类型漂移区(2)内的第二导电类型截止阱区(14)、及位于所述第二导电类型截止阱区(14)内的第一导电类型截止源区(15)，所述第一导电类型截止源区(15)上方设有截止环金属(12)、截止导电多晶硅(13)，所述截止环金属(12)穿过绝缘介质层(7)分别与所述第一导电类型截止源区(15)、截止导电多晶硅(13)欧姆接触。
在所述VDMOS器件的截面上，所述有源区(20)包括若干个相互并联排布的元胞单元，所述元胞单元包括位于所述第一导电类型漂移区(2)内的第二导电类型阱区(16)、位于所述第二导电类型阱区(16)内的第一导电类型源区(17)、覆盖在所述第一导电类型漂移区(2)上的栅氧化层(18)、覆盖在所述栅氧化层(18)上的栅极导电多晶硅(19)、覆盖在所述栅极导电多晶硅(19)上的绝缘介质层(7)，覆盖在所述绝缘介质层(7)上的源极金属(10)，所述源极金属(10)穿过绝缘介质层(7)分别与第二导电类型阱区(16)、第一导电类型源区(17)欧姆接触。
对于N型VDMOS集成电路芯片，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型VDMOS集成电路芯片，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
在本发明的第二实施例中，提供了一种超高压VDMOS集成电路芯片的制备方法，包括如下步骤：
步骤S1：提供一半导体基板，所述半导体基板包括第一导电类型漂移区(2)以及位于所述第一导电类型漂移区(2)下方的第一导电类型衬底(1)，所述第一导电类型漂移区(2)的上表面为半导体基板的第一主面。
步骤S2：在所述半导体基板的第一主面上淀积硬掩膜层，选择性地刻蚀所述硬掩膜层，得到图形化的第一硬掩膜窗口。
步骤S3：在所述第一硬掩膜窗口的掩蔽下，对第一主面注入第二导电类型离子，并推阱，得到位于所述第一导电类型漂移区(2)内的至少一个场限环(3)，并移除所述第一硬掩模窗口。
步骤S4：在所述半导体基板的第一主面上生长一层厚氧化层，并对厚氧化层进行刻蚀，得到位于第一主面上的场氧化层(4)，所述场氧化层(4)包括多个台面氧化层(22)；
其中所述刻蚀包括两次刻蚀，第一次刻蚀为去除有源区的氧化层，第二次刻蚀为得到支撑所述浮空场板(9)的台面氧化层(22)。
步骤S5：在所述场氧化层(4)上和半导体基板的第一主面上生长氧化层和淀积导电多晶硅，并依此对导电多晶硅和氧化层进行刻蚀，得到位于有源区(20)的栅极导电多晶硅(19)及位于栅极导电多晶硅(19)下方的栅氧化层(18)、位于场氧化层(4)上的终端导电多晶硅(5)、位于终端保护区(21)的浮空场板(9)及截止导电多晶硅(13)，所述浮空场板(9)覆盖包裹所述场氧化层(4)上的台面氧化层(22)。
步骤S6：在所述半导体基板的第一主面(001)注入第二导电类型离子，并退火，得到位于有源区(20)的第二导电类型阱区(16)和位于截至区(212)的第二导电类型截止阱区(14)。
步骤S7：在所述半导体基板的第一主面选择性注入第一导电类型离子，得到位于有源区(20)的第二导电类型阱区(16)内的第一导电类型源区(17)及位于截至区(212)的第二导电类型截止阱区(14)内的第一导电类型截止源区(15)。
步骤S8：在所述第一主面上淀积绝缘介质层(7)，并对绝缘介质层(7)进行刻蚀，得到多个金属接触孔。
步骤S9：在所述金属接触孔内和绝缘介质层(7)上淀积金属，并对金属进行刻蚀，得到源极金属(10)、栅极金属(8)、浮空场板金属(6)和截止环金属(12)。
这里，栅极金属(8)穿过绝缘介质层(7)与终端导电多晶硅(5)欧姆接触，所述终端导电多晶硅(5)与所述栅极导电多晶硅(19)连接，此处图中未画出。
步骤S10：所述第一导电类型衬底(1)的下表面为半导体基板的第二主面；对第二主面进行减薄，然后淀积金属，得到位于第一导电类型衬底(1)下表面的漏极金属(11)。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的商品或者系统不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种商品或者系统所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的商品或者系统中还存在另外的相同要素。
上述说明示出并描述了本发明的若干优选实施例，但如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。
Claims (14)
1.一种超高压VDMOS集成电路芯片，包括至少一个浮空场板(9)；其特征在于：
所述浮空场板(9)具有至少三个端部。
2.根据权利要求1所述的超高压VDMOS集成电路芯片，其特征在于，所述浮空场板(9)具有四个端部。
3.根据权利要求1或2所述的超高压VDMOS集成电路芯片，其特征在于，所述超高压VDMOS集成电路芯片还包括分压区(211)，所述浮空场板(9)设置于分压区(211)。
4.根据权利要求3所述的超高压VDMOS集成电路芯片，其特征在于，所述分压区(211)还包括至少一个场限环(3)及至少一个浮空场板金属(6)；所述场限环(3)位于第一导电类型漂移区(2)内；所述场限环(3)上方覆盖有场氧化层(4)，所述场氧化层(4)上方覆盖所述浮空场板(9)，所述浮空场板(9)上方设有浮空场板金属(6)，所述浮空场板(9)和所述浮空场板金属(6)间通过绝缘介质层(7)隔开。
5.根据权利要求4所述的超高压VDMOS集成电路芯片，其特征在于，所述场氧化层(4)包括多个台面氧化层(22)。
6.根据权利要求3所述的超高压VDMOS集成电路芯片，其特征在于，所述超高压VDMOS集成电路芯片还包括终端保护区(21)，所述分压区(211)设置于终端保护区(21)。
7.根据权利要求6所述的超高压VDMOS集成电路芯片，其特征在于，所述终端保护区(21)还包括截止区(212)，所述截止区(212)位于终端保护区(21)的外圈。
8.根据权利要求7所述的超高压VDMOS集成电路芯片，其特征在于，所述截止区(212)包括位于第一导电类型漂移区(2)内的第二导电类型截止阱区(14)、及位于所述第二导电类型截止阱区(14)内的第一导电类型截止源区(15)，所述第一导电类型截止源区(15)上方设有截止环金属(12)、截止导电多晶硅(13)，所述截止环金属(12)穿过绝缘介质层(7)分别与所述第一导电类型截止源区(15)、截止导电多晶硅(13)欧姆接触。
9.根据权利要求6或7所述的超高压VDMOS集成电路芯片，其特征在于，所述超高压VDMOS集成电路芯片还包括有源区(20)，所述终端保护区(21)环绕所述有源区(20)。
10.根据权利要求9所述的超高压VDMOS集成电路芯片，其特征在于，所述有源区(20)包括若干个相互并联排布的元胞单元，所述元胞单元包括位于第一导电类型漂移区(2)内的第二导电类型阱区(16)、位于所述第二导电类型阱区(16)内的第一导电类型源区(17)、覆盖在所述第一导电类型漂移区(2)上的栅氧化层(18)、覆盖在所述栅氧化层(18)上的栅极导电多晶硅(19)、覆盖在所述栅极导电多晶硅(19)上的绝缘介质层(7)；以及覆盖在所述绝缘介质层(7)上的源极金属(10)，所述源极金属(10)穿过所述绝缘介质层(7)分别与所述第二导电类型阱区(16)、所述第一导电类型源区(17)欧姆接触。
11.根据权利要求8或10所述的超高压VDMOS集成电路芯片，其特征在于，对于N型VDMOS集成电路芯片，所述第一导电类型为N型导电，所述第二导电类型为P型导电。
12.根据权利要求8或10所述的超高压VDMOS集成电路芯片，其特征在于，对于P型VDMOS集成电路芯片，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
13.一种超高压VDMOS集成电路芯片的制备方法，用于制备权利要求1-12任一项所述的超高压VDMOS集成电路芯片；所述制备方法包括如下步骤：
步骤S1：提供一半导体基板，所述半导体基板包括第一导电类型漂移区(2)以及位于所述第一导电类型漂移区(2)下方的第一导电类型衬底(1)，所述第一导电类型漂移区(2)的上表面为半导体基板的第一主面；
步骤S2：在所述半导体基板的第一主面上淀积硬掩膜层，选择性地刻蚀所述硬掩膜层，得到图形化的第一硬掩膜窗口；
步骤S3：在所述第一硬掩膜窗口的掩蔽下，对第一主面注入第二导电类型离子，并推阱，得到位于所述第一导电类型漂移区(2)内的至少一个场限环(3)，并移除所述第一硬掩模窗口；
步骤S4：在所述半导体基板的第一主面上生长一层厚氧化层，并对厚氧化层进行刻蚀，得到位于第一主面上的场氧化层(4)，所述场氧化层(4)包括多个台面氧化层(22)；
步骤S5：在所述场氧化层(4)上和半导体基板的第一主面上生长氧化层和淀积导电多晶硅，并依此对导电多晶硅和氧化层进行刻蚀，得到位于有源区(20)的栅极导电多晶硅(19)及位于栅极导电多晶硅(19)下方的栅氧化层(18)、位于场氧化层(4)上的终端导电多晶硅(5)、位于终端保护区(21)的浮空场板(9)及截止导电多晶硅(13)，所述浮空场板(9)覆盖包裹所述场氧化层(4)上的台面氧化层(22)；
步骤S6：在所述半导体基板的第一主面(001)注入第二导电类型离子，并退火，得到位于有源区(20)的第二导电类型阱区(16)和位于截至区(212)的第二导电类型截止阱区(14)；
步骤S7：在所述半导体基板的第一主面选择性注入第一导电类型离子，得到位于有源区(20)的第二导电类型阱区(16)内的第一导电类型源区(17)及位于截至区(212)的第二导电类型截止阱区(14)内的第一导电类型截止源区(15)；
步骤S8：在所述第一主面上淀积绝缘介质层(7)，并对绝缘介质层(7)进行刻蚀，得到多个金属接触孔；
步骤S9：在所述金属接触孔内和绝缘介质层(7)上淀积金属，并对金属进行刻蚀，得到源极金属(10)、栅极金属(8)、浮空场板金属(6)和截止环金属(12)；
步骤S10：所述第一导电类型衬底(1)的下表面为半导体基板的第二主面；对第二主面进行减薄，然后淀积金属，得到位于第一导电类型衬底(1)下表面的漏极金属(11)。
14.根据权利要求13所述的制备方法，其特征在于，所述步骤S4中的所述刻蚀包括两次刻蚀，第一次刻蚀为去除有源区的氧化层，第二次刻蚀为得到支撑所述浮空场板(9)的台面氧化层(22)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111206527.6A CN113809161B (zh) | 2021-10-15 | 2021-10-15 | 一种超高压vdmos集成电路芯片及其制备方法 |
Applications Claiming Priority (1)
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113809161A true CN113809161A (zh) | 2021-12-17 |
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| Application Number | Title | Priority Date | Filing Date |
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| CN202111206527.6A Active CN113809161B (zh) | 2021-10-15 | 2021-10-15 | 一种超高压vdmos集成电路芯片及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113809161B (zh) |
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- 2021-10-15 CN CN202111206527.6A patent/CN113809161B/zh active Active
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