CN1110099C - 半导体集成电路器件及其制造方法 - Google Patents

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Abstract

得到了一种半导体集成电路器件和一种半导体集成电路器件的制造方法，这种半导体集成电路器件具有SOI结构，它可以防止晶体管击穿电压的退化而不损害集成。掩埋氧化膜不制作在P型硅的整个面上，而是在栅电极下方的区域中有一个窗口。窗口被填充以形成渗透P层。因此，SOI层经由渗透P层电连接于P型硅层。栅电极的平面位置和形状与渗透P层的一致。

Description

半导体集成电路器件及其制造方法
本发明涉及到一种半导体集成电路器件，其结构中的半导体层制作在绝缘层的表面上。
制作在掩埋氧化膜(绝缘层)表面的半导体层(SOI(绝缘层上的硅)衬底)上的MOS晶体管作为一种比制作在通常体硅衬底上的MOS晶体管具有更小的寄生电容并更低功耗和更高速度工作的器件，已变得显而易见。但由于作为晶体管沟道的SOI层的衬底浮置效应，制作在SOI衬底上的MOS晶体管的源漏电极间的击穿电压比制作在体硅衬底上的MOS晶体管的低。
图97示出了根据NMOS晶体管例子的衬底浮置效应的机理。如图97所示，P型硅层101上制作了掩埋氧化膜102，而在掩埋氧化膜102上制作了SOI层103。N型漏区104和N型源区105选择性制作在SOI层103的表面上。栅电极107制作在N型漏区104和N型源区105之间的SOI层103的上方。栅氧化膜106位于栅电极107和SOI层103之间。栅电极107下方的SOI层103的表面被定义为沟道区108。
根据制作在具有上述结构的SOI衬底上的晶体管(以下在某些情况下称为“SOI晶体管”)，由漏极附近引起的碰撞离化所产生的空穴在栅电极下方的沟道区中被充电，因而沟道区的电位上升。电位上升引起电子从源电极注入。注入的电子到达漏电极附近又由于碰撞离化而产生新的空穴。
电子注入和空穴产生所引起的前馈回路降低了源漏电极之间的击穿电压。同样，在PMOS晶体管中的电子在沟道区被充电使沟道区的电位降低。其结果是PMOS晶体管的击穿电压降低。经验上已知NMOS晶体管(其中空穴被充电)的击穿电压退化更大。N沟晶体管是影响带有SOI结构的半导体集成电路器件的击穿电压退化的主要因素。
图98和99分别示出了制作在体硅衬底上和制作在SOI衬底上的MOS晶体管的Vds-Ids特性(源漏电极之间电压-源漏电极之间电流的特性)。在图98中，Vgs(源栅电极之间的电压)按L1、L2和L3的顺序相继提高。在图99中，Vgs(源栅电极之间的电压)按L11、L12和L13的顺序相继提高。
制作在SOI衬底上的MOS晶体管由于上述衬底浮置效应而具有低的击穿电压。为此，如图99所示，当加于源漏电极之间的电压Vds增大时，源漏电极之间的电流Ids迅速增大。因而不可能得到像制作在体硅衬底上的MOS晶体管那样的(见图98)优良的源漏电极间电压电流特性。
本发明的第一种情况的目标在于一种半层体集成电路器件，它包含：衬底；制作在上述衬底上的绝缘层；选择性制作在上述衬导体层表面上的第二导电类型的第一和第二半导体区；制作在上述第一和第二半导体区之间的上述半导体层上的栅隔离膜；以及制作在上述栅隔离膜上的栅电极；其中位于上述栅电极下方的上述半导体层的表面被定义为沟道区，并由上述栅电极、上述栅隔离膜、上述第一和第二半导体区以及上述沟道区组成第二导电类型的晶体管；且其中上述的绝缘层包括一个其厚度使载流子靠隧道效应在上述半导体层和上述衬底之间的至少一部分运动的薄膜隔离区。
本发明的第二种情况的目标在于一种半导体集成电路器件，其中薄膜绝缘区的厚度使载流子能够靠隧道效应在半导体层和衬底之间运动。
本发明的第三种情况的目标在于一种半导体集成电路器件，其中的薄膜绝缘区可制作在半导体层一侧上。
本发明的第四种情况的目标在于一种半导体集成电路器件，其中的薄膜绝缘区可制作在衬底一侧上。
本发明的第五种情况的目标在于一种半导体集成电路器件，其中的绝缘层还包括载流子充电层，而薄膜绝缘区包括其厚度使载流子能够靠隧道效应而在载流子充电层和沟道区之间运动的位于载流子充电层和沟道区之间的第一薄膜绝缘区以及位于载流子充电层和衬底之间的其厚度使载流子能够靠隧道效应而在载流子充电层和衬底之间运动的第二薄膜绝缘区。
本发明的第六种情况的目标在于一种半导体集成电路器件，其中的绝缘层还包括第二栅电极，而薄膜绝缘区位于沟道区和第二栅电极之间，其厚度使载流子能够靠隧道效应而在沟道区和第二栅电极之间运动。
本发明的第七种情况的目标在于一种半导体集成电路器件，它包含衬底、制作在该衬底上的带有窗口的绝缘层、填入窗口中形成的渗透半导体层、制作在包含渗透半导体层的绝缘层上的第一导电类型的半导体层、选择性制作在半导体层表面上的第二导电类型的第一和第二半导体区、制作在第一和第二半导体区之间半导体层上的栅绝缘膜、以及制作在栅绝缘膜上的栅电极，其中栅电极下方的半导体层的表面被定义为沟道区，且由栅电极、栅绝缘膜、第一和第二半导体区以及沟道区组成第二导电类型的晶体管，且其中栅电极的平面位置和形状与渗透半导体层的一致。
本发明的第八种情况的目标在于一种制造半导体集成电路器件的方法，它包含下列步骤：(a)制备衬底，(b)在衬底上制作绝缘层，此绝缘层配置有其厚度使隧道效应得以发生的薄膜绝缘区，(c)在绝缘层上制作第一导电类型的半导体层，(d)在半导体层上方制作栅电极，使栅绝缘膜置于它们之间，栅电极下方的半导体层的表面定义为沟道区，薄膜绝缘区位于栅电极下方，以及(e)用栅电极作为掩模，将第二导电类型的杂质引入半导体层，以便在半导体层的表面中形成第二导电类型的第一和第二半导体区，由栅电极、栅绝缘膜、第一和第二半导体区和沟道区组成第二导电类型的晶体管。
本发明的第九种情况的目标在于一种制造半导体集成电路器件的方法，它包含下列步骤：(a)制备衬底，(b)在该衬底上制作第一局部绝缘层，其厚度使隧道效应得以发生，(c)在第一局部绝缘层上制作第一导电类型的载流子充电层，(d)在第一局部绝缘层上制作第二局部绝缘层，将载流子充电层覆盖，使第一和第二局部绝缘层联合组成一个绝缘层，此绝缘层位于载流子充电层上，其厚度使隧道效应得以发生，(e)在绝缘层上制作第一导电类型的半导体层，(f)在半导体层上方制作栅电极，以栅绝缘膜置于二者之间，栅电极下方的半导体层的表面定义为沟道区，载流子充电层位于栅电极下方，以及(g)用栅电极作为掩模，将第二导电类型的杂质引入半导体层，以便在半导体层的表面中形成第二导电类型的第一和第二半导体区，用栅电极、栅绝缘膜、第一和第二半导体区以及沟道区组成第二导电类型的晶体管。
本发明的第10种情况的目标在于一种制造半导体集成电路器件的方法，它包含下列步骤：(a)制备衬底，(b)在该衬底上制作第一局部绝缘层，(c)在第一局部绝缘层上制作辅助栅电极，(d)在第一局部绝缘层上制作第二局部绝缘层，将辅助栅电极覆盖，使第一和第二局部绝缘层联合形成一个绝缘层，此绝缘层位于辅助栅电极上，其厚度使隧道效应得以发生，(e)在绝缘层上制作第一导电类型的半导体层，(f)在半导体层上方制作栅电极，以栅绝缘膜置于它们之间，栅电极下方的半导体层的表面被定义为沟道区，辅助栅电极位于栅电极下方，以及(g)用栅电极作为掩模，将第二导电类型的杂质引入半导体层，以便在半导体层的表面内形成第二导电类型的第一和第二半导体区，由栅电极、栅绝缘膜、第一和第二半导体区以及沟道区组成第二导电类型的晶体管。
本发明的第11种情况的目标在于一种制造半导体集成电路器件的方法，它包含下列步骤：(a)制备衬底，(b)在该衬底上制作绝缘层，在其一部分上带有窗口，(c)填充窗口以便在绝缘层上形成第一导电类型的半导体层，填在窗口中的半导体层被定义为渗透半导体层，(d)在半导体层上方制作栅电极，以栅绝缘膜置于它们之间，栅电极下方的半导体层的表面定义为沟道区，栅电极的平面位置和形状与窗口的一致，以及(e)用栅电极作为掩模，将第二导电类型的杂质引入半导体层，以便在半导体层的表面上形成第二导电类型的第一和第二半导体区，由栅电极、栅绝缘膜、第一和第二半导体区以及沟道区组成第二导电类型的晶体管。
根据本发明的第一种情况，半导体集成电路器件的绝缘层包括一个其厚度使载流子靠隧道效应在上述半导体层和上述衬底之间的至少一部分运动的薄膜隔离区。因而要设定预定条件使薄膜隔离区起作用，以使沟道区中被充电的载流子不被漏入沟道区而漏入其它部位。
结果就可以防止载流子在沟道区中充电所造成的晶体管击穿电压的退化。而且，半导体层下方的薄膜隔离区使载流子漏出。从而不损坏集成。
此外，沟道区被绝缘层完全地带入浮置态。因而衬底偏置效应不产生坏的影响。
根据本发明的第二种情况，半导体集成电路器件的薄膜隔离区的厚度使载流子能够靠隧道效应而在半导体层和衬底之间运动。从而借助于在衬底和栅电极之间设定一个电位差，使载流子在薄膜绝缘区中沿沟道区到衬底的方向运动的隧道效应得以发生，就能够使沟道区中被充电的载流子漏入衬底。
薄膜绝缘区的存在可降低晶体管的栅电容。从而晶体管的工作可保持高速性能。
根据本发明的第三种情况，薄膜绝缘区制作在半导体层一侧。因而可以采用结构相同于现有技术的半导体层。
根据本发明的第四种情况，薄膜绝缘区制作在衬底一侧。因而可以采用结构相同于现有技术的衬底。
根据本发明的第五种情况，半导体集成电路器件的绝缘层还包括载流子充电层以及第一和第二薄膜绝缘区。因而，借助于将衬底和栅电极之间的电位差设定为第一条件，即载流子沿沟道区到载流子充电层的方向运动的隧道效应得以发生的条件，在沟道区中被充电的载流子就能够漏入载流子充电层。而且，借助于将衬底和栅电极之间的电位差设定为第二条件，即载流子沿载流子充电层到衬底的方向运动的隧道效应得以发生的条件，在载流子充电层中被充电的载流子就能够漏入衬底。
借助于将衬底和栅电极之间的电位差设定为与第一条件相反的条件，在载流子充电层中被充电的载流子就能够返回沟道区以便重新使用。
而且，第一和第二薄膜绝缘区的存在可减小晶体管的栅电容。因而晶体管的工作可保持高速性能。
根据本发明的第六种情况，半导体集成电路器件的绝缘层还包括第二栅电极和薄膜绝缘区。因而，借助于将衬底和栅电极之间的电位差设定成使沟道区到第二栅电极的隧道效应得以在薄膜绝缘区中发生，在沟道区中被充电的载流子就能够漏入第二栅电极。
薄膜绝缘区的存在可减小晶体管的栅电容，因而晶体管的工作可保持高速性能。
根据本发明的第七种情况，在沟道区中被充电的载流子能够经由渗透半导体层漏入衬底。
结果就可以防止由沟道区中载流子充电所造成的晶体管击穿电压的退化。而且，载流子通过位于半导体层下方的渗透半导体层漏出。因而不损坏集成。
此外，栅电极的平面位置和形状与渗透半导体层的一致。因而可用相同的掩模的光刻技术来制造栅电极和渗透半导体层。
根据本发明的第八种情况，借助于将衬底和栅电极之间的电位差设定成载流子沿沟道区到衬底的方向运动以使隧道效应得以在薄膜绝缘区中发生，使在沟道区中被充电的载流子漏入衬底。
根据本发明的第九种情况，借助于将衬底和栅电极之间的电位差设定为第一条件，即载流子沿沟道区到载流子充电层的方向运动的隧道效应得以在第一薄膜绝缘区中发生的条件，在沟道区中被充电的载流子能够漏入载流子充电层。而且，借助于将衬底和栅电极之间的电位差设定为第二条件，即载流子沿载流子充电层到衬底的方向运动的隧道效应得以在第二薄膜绝缘区中发生的条件，在载流子充电层中被充电的载流子能够漏入衬底。
借助于将衬底和栅电极之间的电位差设定成与第一条件相反，在载流子充电层中被充电的载流子能够返回沟道区以便重新使用。
根据本发明的第10种情况，借助于将衬底和栅电极之间的电位差设定成在薄膜绝缘区中使沟道区到第二栅电极的隧道效应得以发生，在沟道区中被充电的载流子能够漏入第二栅电极。
根据本发明的第11种情况，在沟道区中被充电的载流子能够经由渗透半导体层漏入衬底。
结果就可以防止由沟道区中载流子充电所造成的晶体管击穿电压的退化。而且载流子通过位于半导体层下方的渗透半导体层漏出，因而不损坏集成。
此外，栅电极的平面位置和形状与窗口的一致。因而可用同一掩模光刻来执行步骤(b)和(d)。
为了解决上述问题，本发明的目的是提供一种半导体集成电路器件，它带有一个能防止晶体管击穿电压退化又不损害集成的SOI结构，并提供一种制造半导体集成电路器件的方法。
结合附图，从下述本发明的详细描述中，本发明的这些和其它的目的、特点、情况和优点将变得更为明显。
图1剖面图示出了根据本发明第一实施例的N型SOI晶体管的结构；
图2剖面图示出了根据本发明第一实施例的P型SOI晶体管的结构；
图3剖面图示出了根据本发明第一实施例的SOI晶体管的制造方法；
图4剖面图示出了根据本发明第一实施例的SOI晶体管的制造方法；
图5剖面图示出了根据本发明第一实施例的SOI晶体管的制造方法；
图6剖面图示出了根据本发明第一实施例的SOI晶体管的制造方法；
图7剖面图示出了根据本发明第一实施例的SOI晶体管的制造方法；
图8剖面图示出了根据本发明第一实施例的SOI晶体管的制造方法；
图9剖面图示出了根据本发明第一实施例的SOI晶体管的制造方法；
图10剖面图示出了根据本发明第一实施例的SOI晶体管的制造方法；
图11剖面图示出了根据本发明第一实施例的SOI晶体管的制造方法；
图12剖面图示出了根据本发明第一实施例的SOI晶体管的制造方法；
图13剖面图示出了根据本发明第一实施例的SOI晶体管的制造方法；
图14剖面图示出了根据本发明第一实施例的SOI晶体管的制造方法；
图15剖面图示出了根据本发明第一实施例的SOI晶体管的制造方法；
图16剖面图示出了根据本发明第一实施例的SOI晶体管的制造方法；
图17剖面图示出了根据本发明第一实施例的SOI晶体管的制造方法；
图18剖面图示出了根据本发明第二实施例的N型SOI晶体管的结构；
图19剖面图示出了根据本发明第二实施例的P型SOI晶体管的结构；
图20剖面图示出了根据本发明第二实施例的SOI晶体管的制造方法；
图21剖面图示出了根据本发明第二实施例的SOI晶体管的制造方法；
图22剖面图示出了根据本发明第二实施例的SOI晶体管的制造方法；
图23剖面图示出了根据本发明第二实施例的SOI晶体管的制造方法；
图24剖面图示出了根据本发明第二实施例的SOI晶体管的制造方法；
图25剖面图示出了根据本发明第二实施例的SOI晶体管的制造方法；
图26剖面图示出了根据本发明第二实施例的SOI晶体管的制造方法；
图27剖面图示出了根据本发明第二实施例的SOI晶体管的制造方法；
图28剖面图示出了根据本发明第二实施例的SOI晶体管的制造方法；
图29剖面图示出了根据本发明第二实施例的SOI晶体管的制造方法；
图30剖面图示出了根据本发明第二实施例的SOI晶体管的制造方法；
图31剖面图示出了根据本发明第三实施例的N型SOI晶体管的结构；
图32剖面图示出了根据本发明第三实施例的P型SOI晶体管的结构；
图33剖面图示出了根据本发明第三实施例的SOI晶体管的第一制造方法；
图34剖面图示出了根据本发明第三实施例的SOI晶体管的第一制造方法；
图35剖面图示出了根据本发明第三实施例的SOI晶体管的第一制造方法；
图36剖面图示出了根据本发明第三实施例的SOI晶体管的第一制造方法；
图37剖面图示出了根据本发明第三实施例的SOI晶体管的第一制造方法；
图38剖面图示出了根据本发明第三实施例的SOI晶体管的第一制造方法；
图39剖面图示出了根据本发明第三实施例的SOI晶体管的第一制造方法；
图40剖面图示出了根据本发明第三实施例的SOI晶体管的第一制造方法；
图41剖面图示出了根据本发明第三实施例的SOI晶体管的第一制造方法；
图42剖面图示出了根据本发明第三实施例的SOI晶体管的第一制造方法；
图43剖面图示出了根据本发明第三实施例的SOI晶体管的第一制造方法；
图44剖面图示出了根据本发明第三实施例的SOI晶体管的第一制造方法；
图45剖面图示出了根据本发明第三实施例的SOI晶体管的第二制造方法；
图46剖面图示出了根据本发明第三实施例的SOI晶体管的第二制造方法；
图47剖面图示出了根据本发明第三实施例的SOI晶体管的第二制造方法；
图48剖面图示出了根据本发明第三实施例的SOI晶体管的第二制造方法；
图49剖面图示出了根据本发明第三实施例的SOI晶体管的第二制造方法；
图50剖面图示出了根据本发明第三实施例的SOI晶体管的第二制造方法；
图51剖面图示出了根据本发明第三实施例的SOI晶体管的第二制造方法；
图52剖面图示出了根据本发明第三实施例的SOI晶体管的第二制造方法；
图53剖面图示出了根据本发明第三实施例的SOI晶体管的第二制造方法；
图54剖面图示出了根据本发明第三实施例的SOI晶体管的第二制造方法；
图55剖面图示出了根据本发明第三实施例的SOI晶体管的第二制造方法；
图56剖面图示出了根据本发明第三实施例的SOI晶体管的第二制造方法；
图57剖面图示出了根据本发明第四实施例的N型SOI晶体管的结构；
图58剖面图示出了根据本发明第四实施例的P型SOI晶体管的结构；
图59剖面图示出了根据本发明第四实施例的SOI晶体管的制造方法；
图60剖面图示出了根据本发明第四实施例的SOI晶体管的制造方法；
图61剖面图示出了根据本发明第四实施例的SOI晶体管的制造方法；
图62剖面图示出了根据本发明第四实施例的SOI晶体管的制造方法；
图63剖面图示出了根据本发明第四实施例的SOI晶体管的制造方法；
图64剖面图示出了根据本发明第四实施例的SOI晶体管的制造方法；
图65剖面图示出了根据本发明第四实施例的SOI晶体管的制造方法；
图66剖面图示出了根据本发明第四实施例的SOI晶体管的制造方法；
图67剖面图示出了根据本发明第四实施例的SOI晶体管的制造方法；
图68剖面图示出了根据本发明第四实施例的SOI晶体管的制造方法；
图69剖面图示出了根据本发明第四实施例的SOI晶体管的制造方法；
图70剖面图示出了根据本发明第四实施例的SOI晶体管的制造方法；
图71剖面图示出了根据本发明第五实施例的N型SOI晶体管的结构；
图72剖面图示出了根据本发明第五实施例的P型SOI晶体管的结构；
图73剖面图示出了根据本发明第五实施例的SOI晶体管的制造方法；
图74剖面图示出了根据本发明第五实施例的SOI晶体管的制造方法；
图75剖面图示出了根据本发明第五实施例的SOI晶体管的制造方法；
图76剖面图示出了根据本发明第五实施例的SOI晶体管的制造方法；
图77剖面图示出了根据本发明第五实施例的SOI晶体管的制造方法；
图78剖面图示出了根据本发明第五实施例的SOI晶体管的制造方法；
图79剖面图示出了根据本发明第五实施例的SOI晶体管的制造方法；
图80剖面图示出了根据本发明第五实施例的SOI晶体管的制造方法；
图81剖面图示出了根据本发明第五实施例的SOI晶体管的制造方法；
图82剖面图示出了根据本发明第五实施例的SOI晶体管的制造方法；
图83剖面图示出了根据本发明第五实施例的SOI晶体管的制造方法；
图84剖面图示出了根据本发明第五实施例的SOI晶体管的制造方法；
图85(a)和85(b)是根据本发明第一实施例的SOI晶体管的电路图；
图86示出了由根据本发明第一实施例的SOI晶体管所组成的倒相器电路；
图87示出了由根据本发明第一实施例的SOI晶体管所组成的NAND电路；
图88(a)和88(b)是根据本发明第二实施例的SOI晶体管的电路图；
图89示出了由根据本发明第二实施例的SOI晶体管所组成的倒相器电路；
图90示出了由根据本发明第二实施例的SOI晶体管所组成的NAND电路；
图91(a)和91(b)是根据本发明第四实施例的SOI晶体管的电路图；
图92示出了由根据本发明第四实施例的SOI晶体管所组成的倒相器电路；
图93示出了由根据本发明第四实施例的SOI晶体管所组成的NAND电路；
图94(a)和94(b)是根据本发明第五实施例的SOI晶体管的电路图；
图95示出了由根据本发明第五实施例的SOI晶体管所组成的倒相器电路；
图96示出了由根据本发明第五实施例的SOI晶体管所组成的NAND电路；
图97剖面图示出根据现有技术制作在SOI衬底上的NMOS晶体管的结构；
图98示出了制作在体硅衬底上的MOS晶体管的Vds-Ids特性；以及
图99示出了制作在SOI衬底上的MOS晶体管的Vds-Ids特性。
第一实施例NMOS结构
图1剖面图示出根据本发明第一实施例的具有NMOS的SOI晶体管。如图1所示，掩埋氧化膜2制作在接于地电平GND的P型硅层1上，而SOI层3制作在掩埋氧化膜2上。N型漏区4和N型源区5选择性地制作在SOI层3的表面上。栅电极7制作在位于N型漏区4和N型源区5之间的SOI层3的上方。栅氧化膜6位于栅电极7和SOI层3之间。栅电极7下方的SOI层3的表面被定义为沟道区8。
与现有技术的结构不同，根据第一实施例的N型SOI晶体管的掩埋氧化膜2不是制作在P型硅层1的整个面上，而是在位于栅电极7下方的区域中有一个窗口。用填入窗口的方法来制作渗透P型层9。因此，SOI层3经由渗透P型层9而电连接于P型硅层1。栅电极7的平面位置和形状与渗透P层9的一致。在根据第一实施例的带有上述结构的N型SOI晶体管中，在N型漏区4附近由于碰撞离化而产生的空穴，在沟道区8中不被充电，而可通过渗透P层9漏入接地于GND的P型硅层1。结果，可肯定地防止由于碰撞离化而出现前馈回路。从而不出现加于源漏电极之间的电压Vds升高时，流过源漏电极之间的电流Ids迅速增大的现象。于是可在源漏电极之间得到优良的电压电流特性，从而可防止晶体管击穿电压退化。此外，这种空穴向下漏出的结构也不损害集成。PMOS结构
图2剖面图示出了根据本发明第一实施例的带有PMOS结构的SOI晶体管。如图2所示，掩埋氧化膜12制作在连接于电源VDD的N型硅层11上，而SOI层13制作在掩埋氧化膜12上。P型漏区14和P型源区15选择性地制作在SOI层13的表面上。栅电极17制作在位于P型漏区14和P型源区15之间的SOI层13的上方。栅氧化膜16位于栅电极17和SOI层13之间。位于栅电极17下方的SOI层13的表面被定义为沟道区18。
与现有技术的结构不同，根据第一实施例的P型SOI晶体管的掩埋氧化膜12不是制作在N型硅层11的整个面上，而是在位于栅电极17下方的区域中有一个窗口。用填入窗口的方法来制作渗透N层19。据此，SOI层13通过渗透N层19而被电连接于N型硅层11。栅电极17的平面位置和形状与渗透N层19的一致。
在根据第一实施例的带有上述结构的P型SOI晶体管中，由于碰撞离化而在P型漏区14附近产生的电子，在沟道区18中不被充电，而可经由渗透N层19漏入连接于电源VDD的N型硅层11。结果就可肯定地防止出现碰撞电离引起的前馈回路。因而不存在源漏电极之间所加电压Vds上升时，流过源漏之间的电流Ids迅速增大的现象。于是可在源漏电极之间得到优良的电压电流特性，从而可防止晶体管击穿电压退化。此外，这种电子向下漏出的结构也不损害集成。制造方法
图3-17剖面图示出了根据第一实施例的SOI晶体管(PMOS和NMOS晶体管)的制造方法。
首先制备硅衬底10(图3)。涂一层抗蚀剂41以使用光刻技术开一个PMOS晶体管制作区AP。然后进行磷42注入以形成PMOS晶体管的N型硅层1(图4)。同样，涂一层抗蚀剂43以便用光刻技术开一个NMOS晶体管制作区AN。然后进行硼44注入以形成NMOS晶体管的阱区(图5)。
然后，用光刻技术将必须制作PMOS/NMOS晶体管栅电极的那些区域用抗蚀剂45覆盖。为制作抗蚀剂45用于光刻的掩模在尔后制作栅电极的步骤中也被采用(图6)。制作现有技术SOI晶体管的步骤中需要用来形成栅电极的掩模，可以用来制作抗蚀剂45。
然后，用抗蚀剂作为掩模，在应制作PMOS/NMOS晶体管栅电极的区域以外的其它部位中制作氧化硅膜46(图7)。
之后，用光刻技术在氧化硅膜46上制作一个只在要形成场隔离的部位中有窗口的氮化硅膜47。用抗蚀剂48覆盖氮化硅膜47(图8)。然后用选择氧化方法(其中氮化硅膜47和抗蚀剂48用作掩模)制作场氧化膜49(图9)。
然后，在PMOS晶体管制作区AP中制作SOI层13，并在NMOS晶体管制作区AN中制作SOI层3。此时，SOI层3和13被制作成厚度小于图9中所制作的场氧化膜49的厚度，以便将PMOS晶体管同NMOS晶体管隔离开来(图10)。其中要制作栅电极的场氧化膜49区域被渗透。为此，SOI层13也制造在渗透部位中。
用相同于图4所示步骤的方法，利用抗蚀剂41以便用光刻技术形成PMOS晶体管制作区AP。然后进行磷42注入以形成PMOS晶体管的沟道区18(图11)。此时，在PMOS晶体管制作区AP的场氧化膜49的渗透部位中，同时制作了渗透N层19。
用相同于图5所示步骤的方法，利用抗蚀剂43以便用光刻技术开出NMOS晶体管制作区AN。然后进行硼44注入以形成NMOS晶体管的沟道区8(图12)。此时，在NMOS晶体管制作区AN的场氧化膜49的渗透部位中，同时制作了渗透P层9。
然后在整个面上制作氧化硅膜51(图13)。用光刻技术制作例如多晶硅栅电极17和7。制作在栅电极17和7下方的氧化膜被定义为栅氧化膜16和6。用在上述图6所示步骤中的制作抗蚀剂45的掩模被用来进行光刻(图14)。
之后，利用抗蚀剂52以便用光刻技术开出PMOS晶体管的源漏制作区。然后注入硼44以形成PMOS晶体管的P型漏区14和P型源区15(图15)。栅电极17用作掩模以阻挡硼44注入到沟道区18。
同样，利用抗蚀剂53以便用光刻技术开出NMOS晶体管的源漏制作区。然后注入磷42以形成NMOS晶体管的N型漏区4和N型源区5(图16)。此时，栅电极7用作掩模以阻挡磷42注入到沟道区8。
上述步骤的结果是如图17所示能够制造具有图1和2所示NMOS和PMOS结构的SOI晶体管。逻辑电路
根据第一实施例的NMOS晶体管(具有图1的结构)由图85(a)电路图示出，而根据第一实施例的PMOS晶体管(具有图2的结构)由图85(b)电路图示出。
图86示出了由根据第一实施例的SOI晶体管所组成的倒相器电路。如图86所示，PMOS晶体管QP11的源连接于电源VDD，NMOS晶体管QN11的漏连接于PMOS晶体管QP11的漏，而NMOS晶体管QN11的源接地到GND电平。PMOS晶体管QP11的衬底电位(N型硅层11的电位)被定为电源电位VDD。NMOS晶体管QN11的衬底电位(P型硅层1的电位)接地到GND电平。PMOS晶体管QP11和NMOS晶体管QN11的栅连接于输入端P1。PMOS晶体管QP11和NMOS晶体管QN11的漏共接于输出端P0。
根据这种结构，倒相器电路(其中输入端P1送出的信号被逻辑倒相并输出到输出端P0)可具有优良的击穿电压特性。
图87示出了由根据第一实施例的SOI晶体管所组成的NAND门电路。如图87所示，PMOS晶体管QP11和QP12的源共接于电源VDD，NMOS晶体管QN11的漏连接于PMOS晶体管QP11和QP12的漏，NMOS晶体管QN12的漏连接于NMOS晶体管QN11的源，而PMOS晶体管QP12的源接地至GND电平。
PMOS晶体管QP11和QP12的衬底电位被定为电源电位VDD。NMOS晶体管QN11和QN12的衬底电位被接地至GND电平。PMOS晶体管QP11和NMOS晶体管QN11的栅连接于输入端P11。PMOS晶体管QP12和NMOS晶体管QN12的栅连接于输入端P12。
PMOS晶体管QP11和QP12的漏以及NMOS晶体管QN11的漏共接于输出端P0。
根据这种结构，NAND电路(其中由输入端P11和P12送出的第一和第二信号的与非运算结果被输出到输出端P0)可具有优良的击穿电压特性。第二实施例 NMOS结构
图18剖面图示出了根据本发明第二实施例的具有NMOS结构的SOI晶体管。如图18所示，掩埋氧化膜22制作在硅层21上，而SOI层3制作在掩埋氧化膜22上。N型漏区4和N型源区5选择性地制作在SOI层3的表面上。栅电极7制作在位于N型漏区4和N型源区5之间的SOI层3的上方。栅氧化膜6位于栅电极7和SOI层3之间。位于栅电极7下方的SOI层3的表面被定义为沟道区8。
不同于根据现有技术的结构，根据第二实施例的N型SOI晶体管掩埋氧化膜22位于栅电极7下方的薄膜氧化区22a的厚度在其下部被减小到了隧道效应得以发生的程度。因而，栅电极7下方区域中的硅层21的厚度沿掩埋氧化膜22a的方向增大。栅电极7的平面形状和位置与薄膜氧化区22a的一致。
根据这种结构，硅层21的电位(相对于栅电极7的电位为负的电位)被设定成使隧道效应得以在掩埋氧化膜22中充分地发生。因而，在N型漏区4附近由碰撞电离产生的空穴在沟道区8中不会被充电，而能够靠隧道效应经由掩埋氧化膜22漏入硅层21。结果就可肯定地防止出现碰撞电离造成的前馈回路。于是能在源漏电极之间获得优良的电压电流特性，从而可防止晶体管击穿电压的退化。这种空穴向下漏出的结构不损害集成。
此外，沟道区8被掩埋氧化膜22完全地变成浮置态。因而背栅效应(衬底偏置效应)不会引起不良影响。而且降低了晶体管的栅电容(将栅氧化膜6、栅电极7下方的耗尽层以及掩埋氧化膜22的各电容进行串联所得到的值)。因而可保持晶体管的高速性能。薄膜氧化区22a制作在SOI层3的一侧。为此，SOI层3具有与现有技术SOI层相同的结构就足够了。PMOS结构
图19剖面图示出了根据本发明第二实施例的具有PMOS结构的SOI晶体管。如图19所示，掩埋氧化膜32制作在硅层31上，而SOI层13制作在掩埋氧化膜32上。P型漏区14和P型源区15选择性地制作在SOI层13的表面上。栅电极17制作在位于P型漏区14和P型源区15之间的SOI层13的上方。栅氧化膜16位于栅电极17和SOI层13之间。位于栅电极17下方的SOI层13的表面被定义为沟道区18。
与现有技术的结构不同，根据第二实施例的P型SOI晶体管掩埋氧化膜32位于栅电极17下方的薄膜氧化区32a的厚度在其下部被减小到隧道效应得以充分发生。因而，位于栅电极17下方的区域中的硅层31的厚度沿薄膜氧化区32a的方向增大。栅电极17的平面位置和形状与薄膜氧化区32a的一致。
根据这种结构，硅层31的电位(相对于栅电极17的电位为高电位)被设定成使隧道效应在掩埋氧化膜32中得以充分发生。因此，在P型漏区14附近由碰撞电离产生的电子在沟道区18中不会被充电，而可靠隧道效应经由掩埋氧化膜32漏入硅层31。结果就能肯定地防止发生由碰撞电离造成的前馈回路。于是可在源漏电极之间获得优良的电压电流特性，从而可防止晶体管击穿电压的退化。这种电子向下漏出的结构不损害集成。
此外，沟道区18被掩埋氧化膜32完全地变成浮置态。因而背栅效应(衬底偏置效应)不引起不良影响。而且降低了晶体管的栅电容(将栅氧化膜16、栅电极17下方的耗尽层以及掩埋氧化膜32的各电容进行串联所得到的值)。因此可保持晶体管的高速性能。薄膜氧化区32a制作在SOI层13一侧。为此，SOI层13具有相同于现有技术SOI层的结构就足够了。制造方法
图20-30剖面图示出了根据第二实施例的SOI晶体管(PMOS和NMOS晶体管)的制造方法。
首先用抗蚀剂54覆盖硅衬底10，以便如图20所示用光刻技术在PMOS/NMOS晶体管制作区中开出要制作栅电极的部位。用于制作抗蚀剂54的光刻中的掩模也被应用于后续的制作栅电极的步骤中。因此可用现有技术SOI晶体管的制造步骤中必需的光刻掩模来制作栅电极。
然后，用抗蚀剂54作为掩模，在硅衬底10上要制作PMOS/NMOS晶体管栅极的区域中，制作硅层。于是得到硅衬底20，它带有其中要制作栅电极的凸出区域(图21)。然后在整个面上制作SOI层56。在SOI层56上制作氧化硅膜57(图22)。之后，用光刻技术在氧化硅膜57上制作一层只在要进行场隔离的部位带有窗口的氮化硅膜58。用抗蚀剂59涂覆氮化硅膜58(图23)。
然后，用选择氧化方法(其中氮化硅膜58和抗蚀剂59用作掩模)制作场氧化膜60(图24)。此时，将SOI层56分成SOI层13和3。
然后，利用抗蚀剂61以便用光刻技术开出PMOS晶体管制作区AP。然后注入磷42以形成PMOS晶体管的沟道区18(图25)。同样，利用抗蚀剂以便用光刻技术开出NMOS晶体管制作区AN。然后注入硼44以形成NMOS晶体管的沟道区8(图26)。
然后用光刻技术制作例如多晶硅的栅电极17和7。制作在栅电极17和7下面的氧化膜被定义为栅氧化膜16和6。用于上述图20所示步骤中制作抗蚀剂54的光刻中的掩模，被用于制作栅电极17和7的光刻中(图27)。然后利用抗蚀剂63以便用光刻技术开出PMOS晶体管制作区AP。然后注入硼44以形成PMOS晶体管的P型漏区14和P型源区15(图28)。此时，用栅电极17作为掩模以阻挡硼44注入到沟道区18。
同样，利用抗蚀剂64以便用光刻技术开出NMOS晶体管制作区AN。然后进行磷42注入以形成NMOS晶体管的N型漏区4和N型源区5。此时，用栅电极7作为掩模以阻挡磷42注入到沟道区8(图29)。
上述步骤的结果是可如图30所示制造具有图18和19所示NMOS和PMOS结构的SOI晶体管。逻辑电路
根据第二实施例的NMOS晶体管(具有图18的结构)用图88(a)的电路图示出，而根据第二实施例的PMOS晶体管(具有图19的结构)用图88(b)的电路图示出。
图89示出了由根据第二实施例的SOI晶体管所组成的倒相器电路。如图89所示，PMOS晶体管QP21的源连接于电源VDD，NMOS晶体管QN21的漏连接于PMOS晶体管QP21的漏，而NMOS晶体管QN21的源接地至GND电平。PMOS晶体管QP21的衬底电位(硅层31的电位)和NMOS晶体管QN21的衬底电位(硅层21的电位)被设定为从控制端PC得到的控制电压VC。PMOS晶体管QP21和NMOS晶体管QN21的栅连接于输入端P1。PMOS晶体管QP21和NMOS晶体管QN21的漏共接于输出端P0。
根据这种结构，可制作倒相器电路，其中从输入端P1送出的信号被逻辑反相并输出到输出端P0。
此时，控制电压VC被设定成这样一种负电压，它使隧道效应在位于NMOS晶体管QN21的SOI层3和硅层21之间的掩埋氧化膜22中得以充分发生。因此，在NMOS晶体管QN21的沟道区8中被充电的空穴能够漏入硅层21。例如，控制电压VC通常被设定为GND电平，并周期性地被设定为负电压以使空穴能够漏入硅层21。
同样，控制电压VC被设定成这样一种高电压，它使隧道效应在位于PMOS晶体管QP21的SOI层13和硅层31之间的掩埋氧化膜32中得以充分发生。因此，在PMOS晶体管QP21的沟道区18中被充电的电子能够漏入硅层31。例如，控制电压VC通常被设定为电源电压VDD电平，并周期性地被设定为高电位使电子能够漏出。
利用控制电压VC可得到具有优良击穿电压特性的倒相器电路。
图90示出了由根据第二实施例的SOI晶体管所组成的NAND门电路。如图90所示，PMOS晶体管QP21和QP22的源共接于电源VDD，NMOS晶体管QN21的漏连接于PMOS晶体管QP21和QP22的漏，NMOS晶体管QN22的漏连接于NMOS晶体管QN21的源，而PMOS晶体管QP22的源接地至GND电平。
PMOS晶体管QP21和QP22以及NMOS晶体管QN21和QN22的衬底电位被设定为从控制端PC得到的控制电压VC。PMOS晶体管QP21和NMOS晶体管QN21的栅连接于输入端P11。PMOS晶体管QP22和NMOS晶体管QN22的栅连接于输入端P12。PMOS晶体管QP21和QP22的漏以及NMOS晶体管QN21的漏共接于输出端P0。
根据这种结构，可制作NAND电路，其中从输入端P11和P12送出的第一和第二信号的NAND运算结果被输出到输出端P0。
如上所述，借助于控制电压VC，在NMOS晶体管QN21和QN22的沟道区8中被充电的空穴被漏入硅层21，或者在PMOS晶体管QP21和QP22的沟道区18中被充电的电子被漏入硅层31。于是可得到具有优良击穿电压特性的NAND电路。第三实施例 NMOS结构
图31剖面图示出了根据本发明第三实施例的具有NMOS结构的SOI晶体管。如图31所示，掩埋氧化膜23制作在硅层21上，而SOI层24制作在掩埋氧化膜23上。N型漏区4和N型源区5选择性地制作在SOI层24的表面上。栅电极7制作在位于N型漏区4和N型源区5之间的SOI层24的上方。栅氧化膜6排列在栅电极7和SOI层24之间。位于栅电极7下方的SOI层24的表面被定义为沟道区8。
与现有技术的结构不同，根据第三实施例的N型SOI晶体管掩埋氧化膜23位于栅电极7下方的薄膜氧化区23a的厚度在其上部被减小到使隧道效应得以充分发生。因此，栅电极7下方区域中的SOI层24的厚度沿薄膜氧化区23a的方向增大。栅电极7的平面形状和位置与薄膜氧化区23a的一致。
根据这种结构，硅层21的电位(相对于栅电极7的电位为负的电位)被设定成使隧道效应得以在掩埋氧化膜23中充分发生。因此，在N型漏区4中由碰撞电离所产生的空穴在沟道区8中不被充电，而能够靠隧道效应经由掩埋氧化膜23漏入硅层21。结果就可肯定地防止发生碰撞电离造成的前馈回路。于是可在源漏电极之间获得优良的电压电流特性，从而可防止晶体管击穿电压的退化。这种空穴向下漏出的结构不损害集成。而且，薄膜氧化区23a制作在硅层21一侧。因此，硅层21具有与现有技术相同的形状就足够了。
此外，沟道区8被掩埋层23完全变成浮置态。因此，背栅效应(衬底偏置效应)不引起不良影响。而且降低了晶体管的栅电容(将栅氧化膜6、栅电极7下方的耗尽层和掩埋氧化膜23的各个电容进行串联所得到的值)。因此可保持晶体管特性的高速性能。PMOS结构
图32剖面图示出了根据本发明第三实施例的具有PMOS结构的SOI晶体管。如图32所示，掩埋氧化膜33制作在硅层31上，而SOI层34制作在掩埋氧化膜33上。P型漏区14和P型源区15选择性制作在SOI层34的表面上。栅电极17制作在位于P型漏区14和P型源区15之间的SOI层34的上方。栅氧化膜16排列在栅电极17和SOI层34之间。位于栅电极17下方的SOI层34的表面被定义为沟道区18。
与现有技术结构不同，根据第三实施例的P型SOI晶体管掩埋氧化膜33位于栅电极17下方的薄膜氧化区33a的厚度在其上部被减小到使隧道效应得以充分发生。因此，位于栅电极17下方的区域中的SOI层34的厚度沿薄膜氧化区33a的方向增大。栅电极17的平面位置和形状与薄膜氧化区33a的一致。
根据这种结构，硅层31的电位(相对于栅电极17的电位为高电位)被设定成使隧道效应得以在掩埋氧化膜33中充分发生。因此，由碰撞电离在P型漏区14附近产生的电子在沟道区18中不被充电，而能够靠隧道效应经由掩埋氧化膜33漏入硅层31。结果就可肯定地防止发生碰撞电离所造成的前馈回路。于是可在源漏电极之间获得优良的电压电流特性，从而可防止晶体管击穿电压的退化。此外，这种电子向下漏出的结构不损害集成。而且，薄膜氧化区33a制作在硅层31一侧。因此，硅层31具有与现有技术相同的形状就足够了。
此外，沟道区18被掩埋氧化膜33完全变成浮置态。因此，背栅效应(衬底偏置效应)不引起不良影响。而且降低了晶体管的栅电容(将栅氧化膜16、位于栅电极17下方的耗尽层和掩埋氧化膜33的各个电容进行串联所得到的值)。因此，可保持晶体管的高速性能。第一制造方法
图33-44剖面图示出了根据第三实施例的SOI晶体管(PMOS和NMOS晶体管)的第一制造方法。
首先用热氧化之类的方法在硅衬底10上制作一个其厚度使隧道效应得以充分发生的氧化硅膜65(图33)。然后用光刻技术在氧化硅膜65上要制作栅电极的区域中制作氮化硅膜66。用抗蚀剂67涂覆氮化硅膜66。
用于制作抗蚀剂67所用光刻的掩模(氮化硅膜66)被用于后步制作栅电极的步骤中(图34)。因此，可以使用现有技术SOI晶体管制造步骤所必需的制作栅电极的光刻掩模。
然后用选择氧化方法制作氧化膜68，其中氮化硅膜66和抗蚀剂67用作掩模(图35)。在要制作栅电极的区域中，氧化膜68有一个凹下部分。
之后，在整个面上制作SOI层69。在SOI层69上制作氧化硅膜70(图36)。接着用光刻技术在氧化硅膜70上制作在需要进行场隔离的部分才有窗口的氮化硅膜71。用抗蚀剂72涂覆氮化硅膜71(图37)。
然后用选择氧化方法制作场氧化膜73，其中氮化硅膜71和抗蚀剂72用作掩模(图38)。此时，SOI层69被分成SOI层34和24。
之后，涂一层抗蚀剂74，以便用光刻技术开出PMOS晶体管制作区AP。然后注入磷42以形成PMOS晶体管的沟道区18(图39)。同样，涂一层抗蚀剂75，以便用光刻技术开出NMOS晶体管制作区AN。然后注入硼44以形成NMOS晶体管的沟道区8(图40)。
然后用光刻技术制作例如多晶硅的栅电极17和7(图41)。制作在栅电极17和7下面的氧化膜被定义为栅氧化膜16和6。上述图34所示步骤中用于制作抗蚀剂67所用光刻中的掩模被用于制作栅电极17和7的光刻中。
接着涂一层抗蚀剂74，以便用光刻技术开出PMOS晶体管制作区AP。然后注入硼44以形成PMOS晶体管的P型漏区14和P型源区15。此时，栅电极17用作掩模以阻挡硼44注入到沟道区18(图42)。
用同样的方法，涂一层抗蚀剂75，以便用光刻技术开出NMOS晶体管制作区AN。然后注入磷42以形成NMOS晶体管的N型漏区4和N型源区5。此时，栅电极7用作掩模以便阻挡磷42注入到沟道区8(图43)。
上述步骤的结果是如图44所示可制造具有图31和32所示NMOS和PMOS结构的SOI晶体管。第二制造方法
图45-56剖面图示出了根据第三实施例的SOI晶体管(PMOS和NMOS晶体管)的第二制造方法。
首先用热氧化之类的方法在硅衬底10上制作氧化硅膜77(图45)。然后用抗蚀剂79涂覆除要制作栅电极的区域之外的氧化膜77(图46)。用于制作抗蚀剂78所用光刻的掩模被用于后步制作栅电极的步骤中。因此，可采用现有技术SOI晶体管制作步骤中所必需的制作栅电极的光刻掩模。
然后用抗蚀剂78作为掩模，只腐蚀要制作氧化硅膜77所组成的栅电极的区域。此时，腐蚀进行到厚度小得可使隧道效应得以充分发生(图47)。结果，氧化硅膜77在要制作栅电极的区域中有一凹下部分。
之后，在整个面上制作SOI层69。在SOI层69上制作氧化硅膜70(图48)。接着用光刻技术在氧化硅膜70上制作只在要进行场隔离的部位才有窗口的氮化硅膜71。用抗蚀剂72涂覆氮化硅膜71(图49)。
然后，用选择氧化方法制造场氧化膜73，其中氮化硅膜71和抗蚀剂72用作掩模(图50)。此时，SOI层69被分成SOI层34和24。
接着涂一层抗蚀剂74，以便用光刻技术开出PMOS晶体管制作区AP。然后注入磷42以形成PMOS晶体管的沟道区18(图51)。同样，涂一层抗蚀剂75，以便用光刻技术开出NMOS晶体管制作区AN。然后注入硼44以形成NMOS晶体管的沟道区8(图52)。
然后用光刻技术制作例如由多晶硅组成的栅电极17和7(图53)。制作在栅电极17和7下面的氧化膜被定义为栅氧化膜16和6。上述图46所示步骤中用于制作抗蚀剂78所用光刻的掩模被用于制作栅电极17和7的光刻中。
接着，涂一层抗蚀剂76，以便用光刻技术开出PMOS晶体管制作区AP，然后注入硼44以形成PMOS晶体管的P型漏区14和P型源区15。此时，栅电极17用作掩模以阻挡硼44注入到沟道区18(图54)。
用同样的方法，涂一层抗蚀剂75，以便用光刻技术开出NMOS晶体管制作区AN。然后注入磷42以形成NMOS晶体管的N型漏区4和N型源区5。此时，栅电极7用作掩模以阻挡磷42注入到沟道区8(图55)。
上述步骤的结果是如图56所示可制造具有图31和32所示NMOS和PMOS结构的SOI晶体管。第四实施例 NMOS结构
图57剖面图示了根据本发明第四实施例的具有NMOS结构的SOI晶体管。如图57所示，掩埋氧化膜25制作在硅层21上，而SOI层3制作在掩埋氧化膜25上。N型漏区4和N型源区5选择性制作在SOI层3的表面上。栅电极7制造在位于N型漏区4和N型源区5之间的SOI层3的上方。位于栅电极7下方的SOI层3的表面被定义为沟道区8。
与现有技术的结构不同，由P型硅层构成的空穴充电层26制作在根据第四实施例的N型SOI晶体管掩埋氧化膜25的位于栅电极7下方的区域中。制作在SOI层3和空穴充电层26之间的掩埋氧化膜25的第一薄膜氧化区25a的厚度小到使隧道效应得以充分发生。制作在硅层21和空穴充电层26之间的掩埋氧化膜25的第二薄膜氧化区25b的厚度小到使隧道效应得以充分发生。栅电极7的平面形状和位置与空穴充电层26的一致。
根据这种结构，硅层21的电位(相对于栅电极7的电位为负)被设定成使隧道效应在制造于SOI层3和空穴充电层26之间的掩埋氧化膜25中得以充分发生。因此，N型漏区4附近由碰撞电离产生的空穴在沟道区8中不被充电，而能够靠隧道效应漏入空穴充电层26。而且，硅层21的电位降低了并被设定成使隧道效应在制作于硅层21和空穴充电层26之间的掩埋氧化膜25中得以充分发生。因此，漏入空穴充电层26的空穴能够经由掩埋氧化膜25漏入硅层21。结果就可肯定地防止发生碰撞电离所造成的前馈回路。于是可在源漏电极之间获得优良的电压电流特性，从而可防止晶体管击穿电压的退化。这种空穴向下漏出的结构不损害集成。
而且，硅层21的电位(高电位)被设定成使隧道效应得以在掩埋氧化膜25中从空穴充电层26到SOI层3充分发生，使空穴漏入掩埋氧化膜25中。因此，空穴充电层26的空穴能够返回到沟道区8，使电荷(载流子)得到重新利用从而降低功耗。
此外，沟道区8被掩埋氧化膜25完全变成浮置态。因此，背栅效应(衬底偏置效应)不引起不良影响。而且降低了晶体管的栅电容(将栅氧化膜6、位于栅电极7下方的耗尽层和掩埋氧化膜25的各个电容进行串联所得到的值)。因此，可保持晶体管的高速性能。PMOS结构
图58剖面图示出了根据本发明第四实施例的具有PMOS结构的SOI晶体管。如图58所示，掩埋氧化膜35制作在硅层31上，而SOI层13制作在掩埋氧化膜35上。P型漏区14和P型源区15选择性制作在SOI层13的表面上。栅电极17制作在位于P型漏区14和P型源区15之间的SOI层13的上方。栅氧化膜16排列在栅电极17和SOI层13之间。位于栅电极17下方的SOI层13的表面被定义为沟道区18。
与现有技术的结构不同，由N型硅层构成的电子充电层36制作在根据第四实施例的P型SOI晶体管掩埋氧化膜35中位于栅电极17下方的区域内。制作在SOI层13和电子充电层36之间的掩埋氧化膜35的第一薄膜氧化区35a的厚度小到隧道效应得以充分发生。制作在硅层31和电子充电层36之间的掩埋氧化膜35的第二薄膜氧化区35b的厚度小到隧道效应得以充分发生。栅电极17的平面位置和形状与电子充电层36的一致。
根据这种结构，硅层31的电位(相对于栅电极17的电位为高电位)被设定成使隧道效应得以在制作于SOI层13和电子充电层36之间的掩埋氧化膜35中充分发生。因此，N型漏区14附近由碰撞电离产生的电子在沟道区18中不被充电，而能够靠隧道效应漏入电子充电层36。而且，硅层31的电位被提高并设定成使隧道效应在制作于硅层31和电子充电层36之间的掩埋氧化膜35中得以充分发生。因此，漏入电子充电层36的电子能通过掩埋氧化膜35漏入硅层31。结果就可肯定地防止发生碰撞电离造成的前馈回路，于是可在源漏电极之间获得优良的电压电流特性，从而可防止晶体管击穿电压的退化。这种电子向下漏出的结构不损害集成。
而且，硅层31的电位(负电位)被设定成使隧道效应在掩埋氧化膜35中从电子充电层36到SOI层13得以充分发生，使电子漏入掩埋氧化膜35。因此，电子充电层36的电子能够返回到沟道区18，使电荷得到重新利用，从而降低功耗。
此外，沟道区18被掩埋氧化膜35完全变成浮置态。因此，背栅效应(衬底偏置效应)不引起不良影响。而且降低了晶体管的栅电容(将栅氧化膜16、位于栅电极17下方的耗尽层和掩埋氧化膜35的各个电容进行串联所得到的值)，于是可保持晶体管的高速性能。制造方法
图59-70剖面图示出了根据第四实施例的SOI晶体管(PMOS和NMOS晶体管)的制造方法。
首先在硅衬底10上制作厚度小到隧道效应得以充分发生的氧化硅膜79(图59)。然后在氧化硅膜79上要制作栅电极的区域中分别制作用来制作PMOS晶体管的N型硅层80和用来制作NMOS晶体管的P型硅层81(图60)。用于制作N型硅层80和P型硅层81的光刻掩模被用于后步制作栅电极步骤的光刻中。因此，可利用现有技术SOI晶体管制作步骤必需的制作栅电极的光刻掩模。
然后在整个面上制作氧化硅膜，于是得到完全覆盖N型硅层80和P型硅层81的氧化硅膜82(图61)。此时，制作在N型硅层80和P型硅层81上的氧化硅膜82的厚度小到隧道效应得以充分发生。
之后，在整个面上制作SOI层83。在SOI层83上制作氧化硅膜84(图62)。接着用光刻技术在氧化硅膜84上制作只在要进行场隔离的部位才带有窗口的氮化硅膜85。用抗蚀剂86涂覆氮化硅膜85(图63)。
接着用选择氧化方法制作场氧化膜87，其中氮化硅膜85和抗蚀剂86用作掩模(图64)。此时，SOI层83被分成SOI层13和3。
接着涂一层抗蚀剂88，以便用光刻技术开出PMOS晶体管制作区AP。然后注入磷42以形成PMOS晶体管的沟道区18(图65)。同样，涂一层抗蚀剂89，以便用光刻技术开出NMOS晶体管制作区AN。然后注入硼44以形成NMOS晶体管的沟道区8(图66)。
然后用光刻技术制作由例如多晶硅构成的栅电极17和7(图67)。制作在栅电极17和7下面的氧化膜被定义为栅氧化膜16和6。上述图60所示步骤中用于制作N型硅层80和P型硅层81的光刻掩模被用于制作栅电极17和7的光刻中。
接着，涂一层抗蚀剂90，以使用光刻技术开出PMOS晶体管制作区AP。然后注入硼44以形成PMOS晶体管的P型漏区14和P型源区15(图68)。此时，栅电极17用作掩模以阻挡硼44注入到位于栅电极17下方的沟道区18。
用同样方法涂一层抗蚀剂91，以使用光刻技术开出NMOS晶体管制作区AN。然后注入磷42以形成NMOS晶体管的N型漏区4和N型源区5(图69)。此时，栅电极7用作掩模以阻挡磷42注入到位于栅电极7下方的沟道区8。
上述各步骤的结果是如图70所示可制造具有图57和58所示NMOS和PMOS结构的SOI晶体管。逻辑电路
根据第四实施例的NMOS晶体管(具有图57的结构)由图91(a)的电路图示出，而根据第四实施例的PMOS晶体管(具有图58的结构)由图91(b)的电路图示出。
图92示出了由根据第四实施例的SOI晶体管所组成的倒相器电路。如图92所示，PMOS晶体管QP41的源连接于电源VDD，NMOS晶体管QN41的漏连接于PMOS晶体管QP41的漏，而NMOS晶体管QN41的源接地到GND电平。PMOS晶体管QP41的衬底电位(硅层31的电位)和NMOS晶体管QN41的衬底电位(硅层21的电位)被设定为从控制端PC得到的控制电压VC。PMOS晶体管QP41和NMOS晶体管QN41的栅连接于输入端P1。PMOS晶体管QP41和NMOS晶体管QN41的漏共接于输出端P0。
根据这种结构，可组成倒相器电路，其中从输入端P1送出的信号被逻辑倒相并输出到输出端P0。
此时，控制电压VC被设定成这样一个负电压，使隧道效应在位于NMOS晶体管QN41的SOI层3和空穴充电层26之间的掩埋氧化膜25中得以充分发生。因此，在NMOS晶体管QN41的沟道区8中被充电的空穴能够漏入空穴充电层26。而且，控制电压VC被降低并设定成这样一个负电压，使隧道效应在位于NMOS晶体管QN41的空穴充电层26和硅层21之间的掩埋氧化膜25中得以充分发生。因此，在NMOS晶体管QN41的空穴充电层26中被充电的空穴能够漏入硅层21。此外，借助于将控制电压VC设定于高电位，在空穴充电层26中被充电的空穴能够返回到沟道区8。
例如，控制电压VC通常被设定为GND电平，并被周期性地设定为负电位，使空穴能够漏入空穴充电层26或硅层21。此外，控制电压VC被设定于高电位，使空穴充电层26中被充电的空穴能够返回到沟道区8。
同样，控制电压VC被设定成这样一个高电压，使隧道效应在位于PMOS晶体管QP41的SOI层13和电子充电层36之间的掩埋氧化膜35中得以充分发生。因此，在PMOS晶体管QP41的沟道区18中被充电的电子能够漏入电子充电层36。而且，控制电压VC被升高并设定成这样一个高电压，使隧道效应在位于PMOS晶体管QP41的电子充电层36和硅层31之间的掩埋氧化膜35中得以充分发生。因此，在PMOS晶体管QP41的电子充电层36中被充电的电子能够漏入硅层31。此外，控制电压VC被设定成负电位，使电子充电层36中被充电的电子也能够返回到沟道区18。
例如，控制电压VC通常设定为电源VDD电平，并周期性地设定为高电位，使电子能够漏入电子充电层36或硅层31。此外，控制电压VC被设定为高电位，使电子充电层36中被充电的电子能够返回到沟道区18。
利用控制电压VC可获得具有优良击穿电压性能的倒相器电路。
图93示出了由根据第四实施例的SOI晶体管所组成的NAND门电路。如图93所示，PMOS晶体管QP41和QP42的源共接于电源VDD，NMOS晶体管QN41的漏连接于PMOS晶体管QP41和QP42的漏，NMOS晶体管QN42的漏连接于NMOS晶体管QN41的源，而PMOS晶体管QP42的源接地到GND电平。
PMOS晶体管QP41和QP42以及NMOS晶体管QN41和QN42的衬底电位被设定为得自控制端PC的控制电压VC。PMOS晶体管QP41和NMOS晶体管QN41的栅连接于输入端P11。PMOS晶体管QP42和NMOS晶体管QN42的栅连接于输入端P12。PMOS晶体管QP41和QP42的漏以及NMOS晶体管QN41的漏共接于输出端P0。
根据这种结构，可获得NAND电路，其中从输入端P11和P12送出的第一和第二信号的与非运算结果被输出到输出端P0。
如上所述，借助于控制电压VC，在NMOS晶体管QN41和QN42的沟道区8中被充电的空穴漏入空穴充电层26或硅层21，或者在PMOS晶体管QP41和QP42的沟道区18中被充电的电子漏入电子充电层36或硅层31。于是可获得具有优良击穿电压性能的NAND电路。第五实施例 NMOS结构
图71剖面图示出了根据本发明第五实施例的具有NMOS结构的SOI晶体管。如图71所示，掩埋氧化膜25制作在接地到GND电平的硅层21上，而SOI层3制作在掩埋氧化膜25上。N型漏区4和N型源区5选择性制作在SOI层3的表面上。栅电极7制作在位于N型漏区4和N型源区5之间的SOI层3的上方。栅氧化膜6位于栅电极7和SOI层3之间。位于栅电极7下方的SOI层3的表面被定义为沟道区8。
与现有技术的结构不同，第二栅电极27制作在根据第五实施例的N型SOI晶体管掩埋氧化膜25中位于栅电极7下方的区域中。位于SOI层3和第二栅电极27之间的掩埋氧化膜25的薄膜氧化区25c的厚度小到隧道效应得以充分地发生。栅电极7的平面形状和位置与第二栅电极27的一致。
根据这种结构，第二栅电极27的电位(相对于栅电极7的电位为负电位)被设定成使隧道效应在位于SOI层3和第二栅电极27之间的掩埋氧化膜25中得以充分发生。因此，在N型漏区4附近由碰撞电离产生的空穴在沟道区8中不被充电，而能够靠隧道效应漏入第二栅电极27。结果就可肯定地防止发生碰撞电离所造成的前馈回路。于是可在源漏电极之间得到优良的电压电流特性，从而可防止晶体管击穿电压的退化。而且，这种空穴向下漏出的结构不损害集成。
此外，沟道区8被掩埋氧化膜25完全变成浮置态。因此，背栅效应(衬底偏置效应)不引起不良影响。而且降低了晶体管的栅电容(将栅氧化膜6，栅电极7下方的耗尽层和掩埋氧化膜25的各个电容进行串联所得到的值)。因此，可保持晶体管的高速性能。PMOS结构
图72剖面图示出了根据本发明第五实施例的具有PMOS结构的SOI晶体管。如图72所示，掩埋氧化膜35制作在接地到GND电平的硅层31上，而SOI层13制作在掩埋氧化膜35上。P型漏区14和P型源区15选择性制作在SOI层13的表面上。栅电极17制作在位于P型漏区14和P型源区15之间的SOI层13的上方。栅氧化膜16排列在栅电极17和SOI层13之间。位于栅电极17下方的SOI层13的表面被定义为沟道区18。
与现有技术的结构不同，第二栅电极37制作在根据第五实施例的P型SOI晶体管的掩埋氧化膜35中位于栅电极17下方的区域中。制作在SOI层13和第二栅电极37之间的掩埋氧化膜35的薄膜氧化区35c的厚度小到隧道效应得以充分发生。栅电极17的平面形状和位置与第二栅电极37的一致。
根据这种结构，第二栅电极37的电位(相对于栅电极17的电位为高电位)就设定成使隧道效应在制作于SOI层13和第二栅电极37之间的掩埋氧化膜35中得以充分发生。因此，在N型漏区14附近由碰撞电离产生的电子在沟道区18中不被充电，而能够靠隧道效应漏入第二栅电极37。结果就可肯定地防止发生碰撞电离所造成的前馈回路。于是可在源漏电极之间获得优良的电压电流特性，从而可防止晶体管击穿电压的退化。而且，这种电子向下漏出的结构不损害集成。
此外，沟道区18被掩埋氧化膜35完全变成浮置态。因此，背栅效应(衬底偏置效应)不引起不良影响。而且降低了晶体管的栅电容(将栅氧化膜16、位于栅电极17下方的耗尽层和掩埋氧化膜35的各个电容进行串联所得到的值)。因此，可保持晶体管的高速性能。制造方法
图73-84剖面图示出了根据第五实施例的SOI晶体管(PMOS和NMOS晶体管)的制造方法。
首先用热氧化之类的方法在硅衬底10上制作氧化硅膜79(图73)。然后在氧化硅膜79上要制作栅电极的区域中分别制作形成PMOS晶体管的第二栅电极37和形成NMOS晶体管的第二栅电极27(图74)。用于制作第二栅电极37和27的光刻掩模被用于后步制作栅电极步骤中的光刻中。因此，可使用现有技术SOI晶体管制造步骤所必需的制作栅电极的光刻掩模。
然后在整个面上制作氧化硅膜。于是得到完全覆盖第二栅电极37和27的氧化硅膜82(图75)。此时，制作在第二栅电极37和27上的氧化硅膜82的厚度小到隧道效应得以充分发生。
之后，在整个面上制作SOI层83。氧化硅膜84制作在SOI层83上(图76)。接着，用光刻技术在氧化硅膜84上制作只在要进行场隔离的部位才带有窗口的氮化硅膜85。用抗蚀剂86涂覆氮化硅膜85(图77)。
然后，用选择氧化方法制作场氧化膜87，其中氮化硅膜85和抗蚀剂86用作掩模(图78)。此时，SOI层83被分成SOI层13和3。
接着，涂一层抗蚀剂88，以便用光刻技术开出PMOS晶体管制作区AP。然后注入磷42以形成PMOS晶体管的沟道区18(图79)。同样，涂一层抗蚀剂89，以便用光刻方法开出NMOS晶体管制作区AN。
然后注入硼44以形成NMOS晶体管的沟道区8(图80)。
然后用光刻技术制作由例如多晶硅构成的栅电极17和7(图81)。制作在栅电极17和7下面的氧化膜被定义为栅氧化膜16和6。上述图74所示步骤中用来制作第二栅电极37和27的光刻掩模被用于制作栅电极17和7的光刻中。
接着，涂一层抗蚀剂90，以便用光刻技术开出PMOS晶体管制作区AP。然后注入硼44以形成PMOS晶体管的P型漏区14和P型源区15(图82)。此时，栅电极17用作掩模以阻挡硼44注入到位于栅电极17下方的沟道区18。用同样的方法涂一层抗蚀剂91，以便用光刻技术开出NMOS晶体管制作区AN。然后注入磷42以形成NMOS晶体管的N型漏区4和N型源区5(图83)。此时，栅电极7用作掩模以阻挡磷42注入到位于栅电极7下方的沟道区8。
上述步骤的结果是如图84所示可制造具有图71和72所示NMOS和PMOS结构的SOI晶体管。逻辑电路
根据第五实施例的NMOS晶体管(具有图71的结构)用图94(a)的电路图示出，而根据第五实施例的PMOS晶体管(具有图72的结构)用图94(b)的电路图示出。
图95示出了由根据第五实施例的SOI晶体管所组成的倒相器电路。如图95所示，PMOS晶体管QP51的源连接于电源VDD，NMOS晶体管QN51的漏连接于PMOS晶体管QP51的漏，而NMOS晶体管QN51的源接地到GND电平。NMOS晶体管QN51的衬底电位(硅层21的电位)被设定为得自控制端PC1的控制电压VC1。PMOS晶体管QP51的衬底电位(硅层31的电位)被设定为得自控制端PC2的控制电压VC2。PMOS晶体管QP51和NMOS晶体管QN51的栅连接于输入端P1。PMOS晶体管QP51和NMOS晶体管QN51的漏共接于输出端P0。
根据这种结构，可形成倒相器电路，其中从输入端P1送出的信号被逻辑倒相并输出到输出端P0。
此时，控制电压VC1被设定成这样的一个负电压，使隧道效应在位于NMOS晶体管QN51的SOI层3和第二栅电极27之间的掩埋氧化膜25中得以充分发生。因此，在NMOS晶体管QN51的沟道区8中被充电的空穴能够漏入第二栅电极27。
例如，控制电压VC1通常被设定为GND电平，并周期性地被设定为负电位，使空穴能够漏入第二栅电极27。
同样，控制电压VC2被设定为这样的一个高电压，使隧道效应在位于PMOS晶体管QP51的SOI层13和第二栅电极37之间的掩埋氧化膜35中得以充分发生。因此，在PMOS晶体管QP51的沟道区18中被充电的电子能够漏入第二栅电极37。
例如，控制电压VC2通常被设定为电源VDD电平，并周期性地被设定为高电位，使电子能够漏入第二栅电极37。
借助于控制电压VC可得到具有优良击穿电压性能的倒相器电路。
图96示出了由根据第五实施例的SOI晶体管所组成的与非门电路。如图96所示，PMOS晶体管QP51和QP52的源共接于电源VDD，NMOS晶体管QN51的漏连接于PMOS晶体管QP51和QP52的漏，NMOS晶体管QN52的漏连接于NMOS晶体管QN51的源，而PMOS晶体管QP52的源接地到GND电平。
NMOS晶体管QN51和QN52的衬底电位被设定为得自控制端PC1的控制电压VC1。PMOS晶体管QP51和QP52的衬底电位被设定为得自控制端PC2的控制电压VC2。
PMOS晶体管QP51和NMOS晶体管QN51的栅连接于输入端P11。PMOS晶体管QP52和NMOS晶体管QN52的栅连接于输入端P12。PMOS晶体管QP51和QP52的漏以及NMOS晶体管QN51的漏共接于输出端P0。
根据这种结构，可组成NAND电路，其中从输入端P11和P12送出的第一和第二信号的NAND运算结果被输出到输出端P0。
如上所述，利用控制电压VC1，使在NMOS晶体管QN51和NQ52的沟道区8中被充电的空穴漏入第二栅电极27，或利用控制电压VC2，使在PMOS晶体管QP51和QP52的沟道区18中被充电的电子漏入第二栅电极37。于是可获得具有优良击穿电压性能的NAND电路。
虽然已详细描述了本发明，但上述描述在所有情况下都是示例性的而不是限制性的。不用说可以做出各种不同的修正和改变而不超越本发明的范围。

Claims (17)

1.一种半导体集成电路器件，它包含：
衬底；
制作在上述衬底上的绝缘层；
制作在上述绝缘层上的第一导电类型的半导体层；
选择性制作在上述衬导体层表面上的第二导电类型的第一和第二半导体区；
制作在上述第一和第二半导体区之间的上述半导体层上的栅隔离膜；以及
制作在上述栅隔离膜上的栅电极；
其中位于上述栅电极下方的上述半导体层的表面被定义为沟道区，并由上述栅电极、上述栅隔离膜、上述第一和第二半导体区以及上述沟道区组成第二导电类型的晶体管；
且其中上述的绝缘层包括一个其厚度使载流子靠隧道效应在上述半导体层和上述衬底之间的至少一部分运动的薄膜隔离区。
2.权利要求1所述的半导体集成电路器件，其中所述薄膜隔离区的厚度使载流子能够靠隧道效应在上述半导体层和上述衬底之间运动。
3.权利要求2所述的半导体集成电路器件，其中所述的薄膜隔离区制作在半导体层一侧。
4.权利要求2所述的半导体集成电路器件，其中所述的薄膜隔离区制作在衬底一侧。
5.权利要求1所述的半导体集成电路器件，其中所述的绝缘层还包括载流子充电层，所述薄膜隔离区包括：
位于上述载流子充电层和上述沟道区之间的第一薄膜隔离区，其厚度使载流子能够靠隧道效应在上述载流子充电层和上述沟道区之间运动；以及
位于上述载流子充电层和上述衬底之间的第二薄膜隔离区，其厚度使载流子能够靠隧道效应在上述载流子充电层和上述衬底之间运动。
6.权利要求1所述的半导体集成电路器件，其中所述的绝缘层还包括第二栅电极，所述薄膜隔离区位于上述沟道区和上述第二栅电极之间，其厚度使载流子能够靠隧道效应在上述沟道区和上述第二栅电极之间运动。
7.一种半导体集成电路器件，它包含：
衬底；
制作在上述衬底上的带有窗口的隔离层；
填充上述窗口而形成的渗透半导体层；
制作在上述包含上述渗透半导体层的隔离层上的第一导电类型的半导体层；
制作在上述半导体层表面上的第二导电类型的第一和第二半导体区；
制作在上述第一和第二半导体区之间的上述半导体层上的栅隔离膜；以及
制作在上述栅隔离膜上的栅电极；
其中位于上述栅电极下方的上述半导体层的表面被定义为沟道区，并由上述栅电极、上述栅隔离膜、上述第一和第二半导体区以及上述沟道区组成第二导电类型的晶体管；
且其中上述栅电极的平面位置和形状与上述渗透半导体层的一致。
8.一种半导体集成电路器件的制造方法，它包含下列步骤：
(a)制造衬底；
(b)在上述衬底上制作隔离层，上述隔离层配备有其厚度使隧道效应得以发生的薄膜隔离区；
(c)在上述隔离层上制作第一导电类型的半导体层；
(d)在上述半导体层上方制作栅电极，以栅隔离膜插入其间，位于上述栅电极下方的上述半导体层的表面被定义为沟道区，上述薄膜隔离区位于上述栅电极下方；以及
(e)用上述栅电极作为掩模，将第二导电类型的杂质引入上述半导体层，以便在上述半导体层的表面中形成第二导电类型的第一和第二半导体区，由上述栅电极、上述栅隔离膜、上述第一和第二半导体区以及上述沟道区组成第二导电类型的晶体管。
9.权利要求8所述的半导体集成电路器件的制造方法，其中所述的薄膜隔离区制作在半导体层一侧。
10.权利要求8所述的半导体集成电路器件的制造方法，其中所述的薄膜隔离区制作在衬底一侧。
11.权利要求8所述的半导体集成电路器件的制造方法，其中所述的栅电极的平面位置和形状与上述薄膜隔离区的一致。
12.一种半导体集成电路器件的制造方法，它包含下列步骤：
(a)制造衬底；
(b)在上述衬底上制作第一局部隔离层，上述第一局部隔离层的厚度使隧道效应得以发生；
(c)在上述第一局部隔离层上制作第一导电类型的载流子充电层；
(d)在上述第一局部隔离层上制作第二局部隔离层将上述载流子充电层覆盖起来，上述第一和第二局部隔离层联合组成一个隔离层，位于上述载流子充电层上的上述隔离层的厚度使隧道效应得以发生；
(e)在上述隔离层上制作第一导电类型的半导体层；
(f)在上述半导体层上制作栅电极，以栅隔离层插入其间，位于上述栅电极下方的上述半导体层的表面被定义为沟道区，上述载流子充电层位于上述栅电极下方；以及
(g)用上述栅电极作为掩模，将第二导电类型的杂质引入上述半导体层，以便在上述半导体层的表面中形成第二导电类型的第一和第二半导体区，由上述栅电极、上述栅隔离膜、上述第一和第二半导体区以及上述沟道区组成第二导电类型的晶体管。
13.权利要求12所述的半导体集成电路器件的制造方法，其中所述的栅电极的平面位置和形状与上述载流子充电层的一致。
14.一种半导体集成电路器件的制造方法，它包含下列步骤：
(a)制备衬底；
(b)在上述衬底上制作第一局部隔离层；
(c)在上述第一局部隔离层上制作辅助栅电极；
(d)在上述第一局部隔离层上制作第二局部隔离层，将上述辅助栅电极覆盖起来，上述第一和第二局部隔离层联合组成一个隔离层，位于上述辅助栅电极上的上述隔离层的厚度使隧道效应得以发生；
(e)在上述隔离层上制作第一导电类型的半导体层；
(f)在上述半导体层上方制作栅电极，以栅隔离膜插入其间，位于上述栅电极下方的上述半导体层的表面被定义为沟道区，上述辅助栅电极位于上述栅电极下方；以及
(g)用上述栅电极作为掩模，将第二导电类型的杂质引入上述半导体层，以便在上述半导体层的表面中形成第二导电类型的第一和第二半导体区，由上述栅电极、上述栅隔离膜、上述第一和第二半导体区以及上述沟道区组成第二导电类型的晶体管。
15.权利要求14所述的半导体集成电路器件的制造方法，其中所述的栅电极的平面位置和形状与上述第二栅电极的一致。
16.权利要求14中任何一个所述的半导体集成电路器件的制造方法，其中所述的衬底是硅衬底。
17.一种半导体集成电路器件的制造方法，它包含下列步骤：
(a)制备衬底；
(b)在上述衬底上制作隔离层，上述隔离层在其局部上有一窗口；
(c)填充上述窗口以便在上述隔离层上形成第一导电类型的半导体层，填充上述窗口的上述半导体层被定义为渗透半导体层；
(d)在上述半导体层上方制作栅电极，以栅隔离膜插入其间，位于上述栅电极下方的上述半导体层的表面被定义为沟道区，上述栅电极的平面位置和形状与上述窗口的一致；以及
(e)用上述栅电极作为掩模，将第二导电类型的杂质引入上述半导体层，以便在上述半导体层的表面上形成第二导电类型的第一和第二半导体区，由上述栅电极、上述栅隔离膜、上述第一和第二半导体区以及上述沟道区组成第二导电类型的晶体管。
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