CN112289852B - 降低埋氧层泄漏电流的soi器件结构及其制作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 15
- 238000002161 passivation Methods 0.000 claims abstract description 9
- 235000012239 silicon dioxide Nutrition 0.000 claims abstract description 9
- 238000010030 laminating Methods 0.000 claims abstract description 6
- 230000005684 electric field Effects 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 22
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 9
- 229910052593 corundum Inorganic materials 0.000 claims description 9
- 229910001845 yogo sapphire Inorganic materials 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- 230000008569 process Effects 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 230000005855 radiation Effects 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 19
- 239000000463 material Substances 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 230000003071 parasitic effect Effects 0.000 description 12
- 229910052681 coesite Inorganic materials 0.000 description 8
- 229910052906 cristobalite Inorganic materials 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 229910052682 stishovite Inorganic materials 0.000 description 8
- 229910052905 tridymite Inorganic materials 0.000 description 8
- 238000002955 isolation Methods 0.000 description 7
- 230000017525 heat dissipation Effects 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010329 laser etching Methods 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- XZWYZXLIPXDOLR-UHFFFAOYSA-N metformin Chemical compound CN(C)C(=N)NC(N)=N XZWYZXLIPXDOLR-UHFFFAOYSA-N 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
本发明提供一种降低埋氧层泄漏电流的SOI器件结构和一种降低埋氧层泄漏电流的SOI器件结构的制作方法，所述SOI器件结构包括：衬底；形成于所述衬底上的埋氧层；以及形成于所述埋氧层上的有源区；所述有源区划分有栅区以及位于所述栅区两端的源区和漏区，所述栅区下方即所述源区和漏区之间形成有沟道；所述栅区为由二氧化硅层、高K介质层和多晶硅由下而上层叠形成的多晶硅栅极结构；所述源区和漏区上方为源极和漏极；所述栅区与所述源极和漏极之间的器件表面被SiN钝化层覆盖；所述埋氧层由表面向下形成有沟槽，所述沟槽的深度大于源电场及漏电场所能扩展的纵向距离。本发明在减小SOI器件结构的泄漏电流的同时提高了SOI器件结构的散热性能。
Description
技术领域
本发明涉及半导体技术领域，具体地涉及一种降低埋氧层泄漏电流的SOI器件结构及一种降低埋氧层泄漏电流的SOI器件结构的制作方法。
背景技术
SOI（Silicon-On-Insulator，绝缘层上硅）技术作为一种全介质隔离技术，有着许多传统体硅器件不可比拟的优势，比如隔离效果好、寄生效应小和集成密度高。但是，在多应力条件下，绝缘氧化埋层中引入氧化物陷阱电荷，陷阱电荷通过吸引硅层中的电子在埋氧层与硅界面形成寄生导电沟道，形成背栅作用，从而形成泄漏电流。埋氧层电荷对器件的体区产生影响，体区的耗尽层宽度会产生变化，进而影响到器件的性能。同时，SOI 器件的纵向隔离埋氧层往往采用 SiO2等材质，这些材质在隔离泄漏电流、提高耐压的同时，也使得 SOI 元器件的散热性能变得比传统的体硅器件差很多，限制了该技术大规模的应用。针对这些问题，需要一种降低埋氧层泄漏电流和提高散热性能的新型SOI器件结构。
发明内容
本发明实施方式的目的是提供一种降低埋氧层泄漏电流的SOI器件结构及一种降低埋氧层泄漏电流的SOI器件结构的制作方法，以至少解决上述的现有SOI器件泄漏电流大和散热性能差的问题。
为了实现上述目的，本发明第一方面提供一种降低埋氧层泄漏电流的SOI器件结构，所述SOI器件结构包括：衬底；形成于所述衬底上的埋氧层；以及形成于所述埋氧层上的有源区；所述有源区划分有栅区以及位于所述栅区两端的源电极和漏电极，所述栅区与所述源电极和漏电极之间存在有间隙；所述栅区为由二氧化硅层、高K介质层和多晶硅由下而上层叠形成的多晶硅栅极结构；所述栅区与所述源电极和漏电极之间的间隙被SiN钝化层覆盖；所述埋氧层由表面向下形成有沟槽，所述沟槽的深度大于源电场及漏电场所能扩展的纵向距离。
优选的，所述衬底由SiC制成。
优选的，所述埋氧层由Si3N4或Al2O3制成。
优选的，所述埋氧层的厚度介于100nm-140nm。
优选的，所述沟槽为一个或多个。
优选的，所述有源区具有与所述埋氧层沟槽契合对接的凸台。
另一方面，本发明还提供一种降低埋氧层泄漏电流的SOI器件结构的制作方法，所述方法包括：S1）在半导体衬底上形成埋氧层；S2）自所述埋氧层上表面向下形成沟槽；S3）在所述埋氧层上表面形成有源区，所述有源区具有与所述埋氧层的沟槽契合对接的凸台；S4）在所述有源区表面覆盖生长形成二氧化硅层，在所述二氧化硅层表面覆盖生长形成高k介质层，以及在所述高k介质层表面覆盖生长形成多晶硅层，由下而上层叠形成多晶硅栅极结构；S5）在所述多晶硅栅极表面划分出栅区，去除所述栅区之外的部分；S6）在所述栅区两端之外所述有源区表面自对准形成源电极和漏电极，所述栅区与所述源电极和漏电极之间存在间隙；S7）在所述栅区与所述源电极和漏电极之间的间隙覆盖生长形成SiN钝化层。
优选的，所述沟槽的深度大于源电场和漏电场所能扩展的纵向距离；所述埋氧层厚度大于所述沟槽的深度。
优选的，所述沟槽为所述埋氧层生长过程中直接生长形成。
优选的，所述沟槽为所述埋氧层完整生长后在所述埋氧层表面通过刻蚀工艺形成。
通过上述技术方案，将埋氧层向下挖槽使寄生沟道延伸至埋氧层沟槽内，并使沟槽深度大于源漏电场所能扩展的纵向距离，沟槽的存在减缓或阻断寄生沟道电荷的流动，减弱了埋氧层电荷的背栅作用，减小泄漏电流；同时，通过将埋氧层材料更换为其他介电常数和导热系数均更加优良的材质，保证了SOI元器件具备足够的隔离泄漏电流性能和耐压性能前提下，还能兼顾良好的导热性能。
本发明实施方式的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本发明实施方式的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施方式，但并不构成对本发明实施方式的限制。在附图中：
图1是本发明一种实施方式提供的降低埋氧层泄漏电流的SOI器件结构的结构示意图；
图2是本发明一种实施方式提供的降低埋氧层泄漏电流的SOI器件结构的制作方法的步骤流程图。
附图标记说明
10-衬底； 20-埋氧层；30-有源区；40-漏电极；50-栅极；60-高K介质层；70- SiO2层；80-SiN钝化层；90-源电极。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
图1是本发明一种实施方式提供的降低埋氧层泄漏电流的SOI器件结构的结构示意图。如图1所示，本发明实施方式提供一种降低埋氧层泄漏电流的SOI器件结构，所述SOI器件结构包括：埋氧层20、与埋氧层20下表面接触连接的衬底10、与埋氧层20上表面接触连接的有源区30、位于有源区30上方的SiO2层70、高K介质层60、栅极50、SiN钝化层80以及源电极90和漏电极40；其中，所述源电极90和漏电极40分别位于所述有源区30上表面两端，所述SiO2层70、所述高K介质层60和所述栅极50位于所述有源区30上表面中间位置，并呈现为栅极50在顶端、SiO2层70在最下端的层叠结构，所述SiN钝化层80与所述有源层上表面接触连接；所述埋氧层20设有沟槽，用于将寄生沟道延伸至埋氧层20沟槽内，减少埋氧层20的泄漏电流。
优选的，所述衬底10由SiC制成。
在本发明实施例中，现有常规衬底10材料主要为硅（100）和硅（110），其中，硅（100）主要用于制作NMOSFET（N-Metal-Oxide-Semiconductor Field-Effect Transistor，N型金属-氧化物半导体场效应晶体管），硅（110）用于制作PMOSFET（P-Metal-Oxide-Semiconductor Field-Effect Transistor，P型金属-氧化物半导体场效应晶体管）。但是针对SOI 元器件，SiC因为相较于硅（100）和硅（110）具有更好的导电性能和导热性能，使得这种材料更适合作为SOI 器件的衬底10材料，且SiC还具有很好的化学稳定性和抗辐射性能，使得使用SiC作为衬底10材料的SOI器件结构具有更好的稳定性和高效性。
优选的，所述埋氧层20由Si3N4或Al2O3制成。
在本发明实施例中，在多应力条件下，绝缘氧化埋层中引入氧化物陷阱电荷，陷阱电荷通过吸引硅层中的电子在埋氧层20与硅界面形成寄生导电沟道，形成背栅作用，从而形成泄漏电流。针对泄漏电流，现有SOI器件的埋氧层20主要采用SiO2等材质进行制作，这些材料在隔离泄漏电流和提高耐压方面均具有很好的性能。但是，这些材料的导热性能很差，使得SOI器件的散热性变得很差，从而导致SOI器件的性能受到影响，无法大规模使用。为了在保证隔离泄漏电流性能和耐压性能前提下，还能兼顾良好的导热性能，优选的，埋氧层20选择介电常数不小于SiO2且热传导率远大于SiO2热传导率的材料。例如，Si3N4和Al2O3，其中，SiO2的介电常数为3.9左右，而Si3N4的介电常数能够达到7.0左右，Al2O3的介电常数能够达到9.0左右，这使得Si3N4和Al2O3具有足够的绝缘性能，能够满足SOI器件需要的隔离泄漏电流性能和耐压性能。关于SOI器件需要的散热性能，SiO2的导热系数为0.013W/m·K，导热性能很差，导致SOI器件温度升高的特别快，而单晶的Si3N4的导热系数能够达到200-320W/m·K，Al2O3的导热系数也能够达到30 W/m·K左右，这使得Si3N4和Al2O3相较于SiO2具有明显的导热性能优势，保证了SOI器件具备足够的隔离泄漏电流性能和耐压性能前提下，还能兼顾良好的导热性能，避免SOI器件温度过高导致的性能下降。
优选的，所述埋氧层20的厚度为100nm-140nm。
在本发明实施例中，为了将器件制作层与衬底10在电学上隔离开，减少衬底10对器件性能的影响，因为源漏电场所能扩展的纵向距离相对较长，所以SOI器件结构的埋氧层20厚度在器件总厚度的占比都相对较大，例如，28nm的FinFET（Fin Field-EffectTransistor，鳍式场效应晶体管）器件埋氧层20厚度在20nm左右。本发明提出的SOI器件结构的埋氧层20设有沟槽，目的是将寄生沟道延伸至埋氧层20沟槽内，沟槽的存在减缓或阻断寄生沟道电荷的流动，减弱了埋氧层20电荷的背栅作用，从而减小泄漏电流。所以，为了有效减少所有的泄漏电流，优选的，设定埋氧层20沟槽的深度大于源漏电场所能扩展的纵向距离，为了避免埋氧层20沟槽的深度大于埋氧层20总厚度导致埋氧层20贯穿，优选设定埋氧层20厚度为100nm-140nm。
优选的，所述埋氧层20的沟槽为一个或多个。
在本发明实施例中，上述已知，泄漏电流是因为绝缘氧化埋层中引入氧化物陷阱电荷，陷阱电荷通过吸引硅层中的电子在埋氧层20与硅界面形成寄生导电沟道，而在埋氧层20设置沟槽是为了减缓或阻断寄生沟道电荷的流动，减弱了埋氧层20电荷的背栅作用，从而减小泄漏电流。所以，理论上设置多条平行分布的沟槽，对于寄生沟道电荷的流动的阻断效果也就越好，从而减少泄漏电流的效果也就越好，但是，随着集成电路特征尺寸缩小到纳米的范围，SOI器件结构的尺寸也将越来越小，若布置多条沟槽，将会导致每一条沟槽的宽度和相邻两个沟槽之间的距离变得很小，导致对寄生沟道电荷的流动的阻断效果反而降低，且在尺寸微小的埋氧层20上加工出多条沟槽，将会极大提高施工难度，从而降低SOI器件的生产效率和极大增高SOI器件的生产成本。所以，为了兼顾泄漏电流减少性能和经济性，优选的，埋氧层20的沟槽设置为一个或两个，具体数量由SOI器件结构本身尺寸进行确定。
优选的，所述有源区30存在与所述埋氧层20沟槽契合对接的凸台。
在本发明实施例中，源漏电场沿着有源区向下进行纵向扩展，为了减少泄漏电流，通过设置沟槽进行泄漏电流阻隔。若有源区保持传统构造，则埋氧层20的沟槽将无任何填充物，一方面容易进入导电材质导致泄漏电流阻隔失败，另一方面降低了SOI器件结构的稳定性能。且有源区30与埋氧层20紧密贴合时，介电常数不同的材质对于泄漏电流的阻隔效果更好，优选地在有源区30上设置与埋氧层20沟槽契合的凸台，保证有源区30与埋氧层20紧密贴合，提高泄漏电流阻隔性能。
另一方面，本发明一种实施方式还提供一种降低埋氧层20泄漏电流的SOI器件结构的制作方法，具体的，如图2，所述方法包括：
步骤S10：在半导体10衬底上形成埋氧层20。
具体的，选用SiC作为衬底10材料，因为SiC具有很好的导电性能和导热性能，使得这种材料非常适合作为SOI器件结构的衬底10材料，且SiC还具有很好的化学稳定性和抗辐射性能，使得使用SiC作为衬底10材料的SOI器件结构具有更好的稳定性和高效性。
步骤S20：在所述埋氧层20上表面形成沟槽。
具体的，为了保证SOI器件结构具备足够的隔离泄漏电流性能和耐压性能前提下，还能兼顾良好的导热性能，避免SOI器件结构温度过高导致的性能下降。优选地选择Si3N4或Al2O3作为埋氧层20材料。在一种可能的实施方式中，受埋氧层20尺寸影响，预设埋氧层20设置一条沟槽。首先判断源漏电场所能扩展的纵向距离，为了有效阻截泄漏电流，沟槽的深度需要大于源漏电场所能扩展的纵向距离，而沟槽不能贯穿有源区，所以需要保证埋氧层20的厚度不小于沟槽深度，即埋氧层20的厚度不小于源漏电场所能扩展的纵向距离。确定源漏电场所能扩展的纵向距离后，确定埋氧层20的厚度。然后在选择的衬底10材料上进行埋氧层20生长，预设沟槽位置和深度，保证沟槽内无埋氧层20生长路径，埋氧层20完成生长后，直接获得带有一个沟槽的埋氧层20结构。
在另一种可能的实施方式中，为了避免生长过程中控制不利的生长失误造成沟槽尺寸偏差的问题，根据传统方法进行埋氧层20生长，生长成为标准的立方体结构，然后通过刻蚀仪器在埋氧层20上表面根据预设沟槽尺寸进行刻蚀，获得刻蚀后带有沟槽的埋氧层20结构。
步骤S30：在所述埋氧层20上表面形成有源区30，所述有源区30具有与所述埋氧层20的沟槽契合对接的凸台。
具体的，为避免埋氧层20沟槽无填充物填充，优选地设置有源区30存在与埋氧层20沟槽契合对接的凸台，保证有源区30下表面与埋氧层20上表面紧密贴合。有源区30的凸台与埋氧层20沟槽类似，可以通过直接生长的方式与激光刻蚀的方式，但为了有源区30与埋氧层20贴合紧密，优选地选用直接生长的方式设置有源区，沿着埋氧层20沟槽开始生长，直到获得完整的有源区30，保证有源区30与埋氧层20紧密贴合。
步骤S40：在所述有源区表面覆盖生长形成二氧化硅层，在所述二氧化硅层表面覆盖生长形成高K介质层60，以及在所述高K介质层60表面覆盖生长形成多晶硅层，由下而上层叠形成多晶硅栅极结构。
步骤S50：在所述多晶硅栅极表面划分出栅区，去除所述栅区之外的部分。
步骤S60：在所述栅区两端之外所述有源区表面自对准形成源电极和漏电极，所述栅区与所述源电极和漏电极之间形成有沟道。
步骤S70：在所述栅区与源电极和漏电极之间的间隙覆盖生长形成SiN钝化层80。
具体的，其余结构与传统SOI器件三层结构一致，所以为了提高生产效率，直接沿用现有成熟技术进行剩余结构设置，获得最终完整的SOI器件结构。保证最终SOI器件结构存在埋氧层沟槽的同时不会需要太多工艺升级，进行器件功能有效升级的同时，不会造成明显成本增加，提高结构的适用性。
以上结合附图详细描述了本发明的可选实施方式，但是，本发明实施方式并不限于上述实施方式中的具体细节，在本发明实施方式的技术构思范围内，可以对本发明实施方式的技术方案进行多种简单变型，这些简单变型均属于本发明实施方式的保护范围。另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本发明实施方式对各种可能的组合方式不再另行说明。
此外，本发明的各种不同的实施方式之间也可以进行任意组合，只要其不违背本发明实施方式的思想，其同样应当视为本发明实施方式所公开的内容。
Claims (9)
1.一种降低埋氧层泄漏电流的SOI器件结构，其特征在于，所述SOI器件结构包括：衬底；形成于所述衬底上的埋氧层；以及形成于所述埋氧层上的有源区；所述有源区划分有栅区以及位于所述栅区两端的源电极和漏电极，所述栅区与所述源电极和所述漏电极之间存在有间隙；
所述栅区为由二氧化硅层、高K介质层和多晶硅由下而上层叠形成的多晶硅栅极结构；所述栅区与所述源电极和所述漏电极之间的间隙被SiN钝化层覆盖；
所述埋氧层由表面向下形成有沟槽，所述沟槽的深度大于源电场及漏电场所能扩展的纵向距离；
所述有源区具有与所述埋氧层的沟槽契合对接的凸台。
2.根据权利要求1所述的降低埋氧层泄漏电流的SOI器件结构，其特征在于，所述衬底由SiC制成。
3.根据权利要求1所述的降低埋氧层泄漏电流的SOI器件结构，其特征在于，所述埋氧层由Si3N4或Al2O3制成。
4.根据权利要求1所述的降低埋氧层泄漏电流的SOI器件结构，其特征在于，所述埋氧层的厚度介于100nm-140nm。
5.根据权利要求1所述的降低埋氧层泄漏电流的SOI器件结构，其特征在于，所述沟槽为一个或多个。
6.一种降低埋氧层泄漏电流的SOI器件结构的制作方法，其特征在于，所述方法包括：
S1）在半导体衬底上形成埋氧层；
S2）自所述埋氧层上表面向下形成沟槽；
S3）在所述埋氧层上表面形成有源区，所述有源区具有与所述埋氧层的沟槽契合对接的凸台；
S4）在所述有源区表面覆盖生长形成二氧化硅层，在所述二氧化硅层表面覆盖生长形成高K介质层，以及在所述高K介质层表面覆盖生长形成多晶硅层，由下而上层叠形成多晶硅栅极；
S5）在所述多晶硅栅极表面划分出栅区，去除所述栅区之外的部分；
S6）在所述栅区两端之外所述有源区表面自对准形成源电极和漏电极，所述栅区与所述源电极和所述漏电极之间存在有间隙；
S7）在所述栅区与所述源电极和所述漏电极之间的间隙覆盖生长形成SiN钝化层。
7.根据权利要求6所述的降低埋氧层泄漏电流的SOI器件结构的制作方法，其特征在于，所述沟槽的深度大于源电场和漏电场所能扩展的纵向距离；所述埋氧层的厚度大于所述沟槽的深度。
8.根据权利要求6所述的降低埋氧层泄漏电流的SOI器件结构的制作方法，其特征在于，所述沟槽为所述埋氧层生长过程中直接生长形成。
9.根据权利要求6所述的降低埋氧层泄漏电流的SOI器件结构的制作方法，其特征在于，所述沟槽为所述埋氧层完整生长后在所述埋氧层表面通过刻蚀工艺形成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202011471670.3A Active CN112289852B (zh) | 2020-12-15 | 2020-12-15 | 降低埋氧层泄漏电流的soi器件结构及其制作方法 |
Country Status (1)
| Country | Link |
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| CN (1) | CN112289852B (zh) |
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| CN102938418A (zh) * | 2012-11-07 | 2013-02-20 | 北京大学 | 抑制辐射引起的背栅泄漏电流的soi器件及其制备方法 |
| CN103748687A (zh) * | 2011-06-29 | 2014-04-23 | Hrl实验室有限责任公司 | AlGaN/GaN混合型MOS-HFET |
| CN110491827A (zh) * | 2019-08-13 | 2019-11-22 | 北京工业大学 | 一种半导体薄膜层的转移方法及复合晶圆的制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007005575A (ja) * | 2005-06-24 | 2007-01-11 | Renesas Technology Corp | 半導体装置およびその製造方法 |
-
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|---|---|
| CN112289852A (zh) | 2021-01-29 |
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