KR100710433B1 - 반도체장치 - Google Patents

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KR100710433B1
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미쓰비시덴키 가부시키가이샤
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Abstract

원하는 내압의 반도체장치를 용이하게 얻는 것이 가능한 기술을 제공한다. p 불순물영역(3)에서 구분된 고전위 아일랜드 영역(201) 내의 n- 반도체층(2)에는 n+ 불순물영역(52)이 형성되어 있고, n+ 불순물영역(52)과 p 불순물영역(3)간의 n- 반도체층(2)의 위쪽에는 제1필드 플레이트 55a∼55e와 복수의 제2필드 플레이트가 다중으로 형성되어 있다. 상층의 제2필드 플레이트는 하층의 제1필드 플레이트간의 간격의 위쪽에 위치하고 있고, 그 위에는 배선(30)이 지나고 있다. 제2필드 플레이트 중에서 p 불순물영역(3)과 가장 가까운 제2필드 플레이트는 배선(30)의 아래쪽에서 절단 부위를 가지고 있고, 상기 절단 부위의 아래쪽에서의 제1필드 플레이트간의 간격에는 그들과 떨어져서 전극(56)이 형성되어 있다.
반도체장치, 내압, 필드 플레이트, 절단 부위

Description

반도체장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예 1에 따른 반도체장치의 구성을 도시하는 블록도이고,
도 2는 본 발명의 실시예 1에 따른 반도체장치의 구조를 도시하는 평면도이고,
도 3은 본 발명의 실시예 1에 따른 반도체장치의 구조를 도시하는 단면도이고,
도 4는 본 발명의 실시예 1에 따른 반도체장치의 구조를 도시하는 단면도이고,
도 5는 본 발명의 실시예 1에 따른 반도체장치의 구조를 도시하는 단면도이고,
도 6은 본 발명의 실시예 1에 따른 반도체장치에서의 전위분포를 도시하는 도면이고,
도 7은 본 발명의 실시예 1에 따른 반도체장치에서의 전위분포를 도시하는 도면이고,
도 8은 종래의 반도체장치에서의 전위분포를 도시하는 도면이고,
도 9는 종래의 반도체장치에서의 전위분포를 도시하는 도면이고,
도 10은 종래의 반도체장치에서의 전위분포를 도시하는 도면이고,
도 11은 본 발명의 실시예 1에 따른 반도체장치의 절연 내압의 실측값을 도시하는 도면이고,
도 12는 본 발명의 실시예 2에 따른 반도체장치의 구조를 도시하는 평면도이고,
도 13은 본 발명의 실시예 2에 따른 반도체장치의 구조를 도시하는 단면도이고,
도 14는 본 발명의 실시예 2에 따른 반도체장치의 구조를 도시하는 단면도이고,
도 15는 본 발명의 실시예 2에 따른 반도체장치의 구조를 도시하는 단면도이고,
도 16은 본 발명의 실시예 3에 따른 반도체장치의 구성을 도시하는 블록도이고,
도 17은 본 발명의 실시예 3에 따른 반도체장치의 구조를 도시하는 평면도이고,
도 18은 본 발명의 실시예 3에 따른 반도체장치의 구조를 도시하는 단면도이고,
도 19는 본 발명의 실시예 3에 따른 반도체장치의 구조를 도시하는 단면도이고,
도 20은 본 발명의 실시예 3에 따른 반도체장치의 구조를 도시하는 단면도이고,
도 21은 본 발명의 실시예 3에 따른 반도체장치에서의 전위분포를 도시하는 도면이고,
도 22는 본 발명의 실시예 3에 따른 반도체장치에서의 전위분포를 도시하는 도면이고,
도 23은 종래의 반도체장치에서의 전위분포를 도시하는 도면이고,
도 24는 본 발명의 실시예 3에 따른 반도체장치의 구조를 도시하는 단면도이고,
도 25는 본 발명의 실시예 4에 따른 반도체장치의 구조를 도시하는 평면도이고,
도 26은 본 발명은 실시예 4에 따른 반도체장치의 구조를 도시하는 단면도이고,
도 27은 본 발명의 실시예 4에 따른 반도체장치의 구조를 도시하는 단면도이고,
도 28은 본 발명의 실시예 4에 따른 반도체장치에서의 전위분포를 도시하는 도면이고,
도 29는 본 발명의 실시예 4에 따른 반도체장치에서의 전위분포를 도시하는 도면이고,
도 30은 본 발명의 실시예 4에 따른 반도체장치의 구조를 도시하는 단면도이 고,
도 31은 본 발명의 실시예 4에 따른 반도체장치의 구조를 도시하는 단면도이고,
도 32는 본 발명의 실시예 5에 따른 반도체장치의 구조를 도시하는 단면도이고,
도 33은 본 발명의 실시예 5에 따른 반도체장치의 구조를 도시하는 단면도이고,
도 34는 본 발명의 실시예 5에 따른 반도체장치의 구조를 도시하는 단면도이고,
도 35는 본 발명의 실시예 5에 따른 반도체장치의 구조를 도시하는 단면도이고,
도 36은 본 발명의 실시예 6에 따른 반도체장치의 구조를 도시하는 단면도이고,
도 37은 본 발명의 실시예 6에 따른 반도체장치의 제조방법을 공정 순서대로 도시하는 단면도이고,
도 38은 본 발명의 실시예 6에 따른 반도체장치의 제조방법을 공정 순서대로 도시하는 단면도이고,
도 39는 본 발명의 실시예 6에 따른 반도체장치의 제조방법을 공정 순서대로 도시하는 단면도이고,
도 40은 본 발명의 실시예 6에 따른 반도체장치의 제조방법을 공정 순서대로 도시하는 단면도이고,
도 41은 본 발명의 실시예 6에 따른 반도체장치의 제조방법을 공정 순서대로 도시하는 단면도이고,
도 42는 본 발명의 실시예 6에 따른 반도체장치의 제조방법을 공정 순서대로 도시하는 단면도이고,
도 43은 본 발명의 실시예 7에 따른 반도체장치의 구조를 도시하는 평면도이고,
도 44는 본 발명의 실시예 8에 따른 반도체장치의 구조를 도시하는 평면도이고,
도 45는 본 발명의 실시예 9에 따른 반도체장치의 구조를 도시하는 평면도이고,
도 46은 본 발명의 실시예 10에 따른 반도체장치의 구조를 도시하는 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
1 : p- 반도체기판 2 : n- 반도체층
2a, 2b : 노출 부분 2aa, 2bb : 분할 부분
3, 133 : p 불순물영역 12, 52 : n+ 불순물영역
15a, 115a : 게이트 전극
15b∼15e, 55a∼55e, 115b∼115e : 제1필드 플레이트
16, 56, 116, 156 : 전극 17 : 분리 절연막
20a∼20d, 60a∼60d, 120a∼120d : 제2필드 플레이트
21, 23 : 절연막 22a, 26, 122a : 컨택 플러그
24, 124 : 드레인 전극 29, 69a, 69d, 129 : 절단 부위
30, 130 : 배선 70 : n 확산영역
112 : p+ 불순물영역 201 : 고전위 아일랜드 영역
202 : nMOS 영역 205 : pMOS 영역
a1∼a9, b1∼b9, c1∼c9, d1∼d9 : 각도
W1, W2, W11, W12 : 폭
본 발명은 반도체장치, 특히 고내압 IC(이후, "HVIC"라 함)에 관한 것이다.
종래부터, RESURF(REduced SURface Field) 효과를 이용하여 HVIC를 실현하는 기술이 제안되어 있다. 예를 들어, 특허 문헌 1에 기재된 기술에서는, RESURF 효과를 이용하여, 저전위의 신호레벨을 고전위로 변환하는 레벨 시프트회로의 고내압화를 실현하고 있다.
이 때, RESURF 효과에 관해서는 예를 들어, 특허 문헌 2에 기재되어 있고, HVIC에 관해서는 특허 문헌 3, 4에 개시되어 있다. 또한, 주위로부터 절연된 필드 플레이트를 다중으로 형성하고, 그들간의 용량결합에 의해 반도체기판 표면의 전계를 안정화시키는 기술이 특허 문헌 5에 개시되어 있다.
[특허 문헌 1] 일본 특개평9-283716호 공보
[특허 문헌 2] 미국 특허 제4292642호 명세서
[특허 문헌 3] 일본 특개평9-55498호 공보
[특허 문헌 4] 일본 특개평2-248078호 공보
[특허 문헌 5] 일본 특개평5-190693호 공보
종래의 HVIC에서는, 수백 V의 고전위가 인가되는 배선이 반도체기판의 위쪽에 배치되기 때문에, 이러한 배선의 전위의 영향으로 전계가 부분적으로 집중하고, 반도체장치의 내압이 저하하는 일이 있었다. 그 때문에, 원하는 내압을 갖는 반도체장치를 얻을 수 없는 일이 있었다.
또한, RESURF 효과로 내압을 향상시킬 때에 통상 사용되는 에피택셜층에서는, 불순물 농도 및 두께가 변동하기 쉽고, RESURF 조건을 만족할 수 없으며, 원하는 내압의 반도체장치를 얻을 수 없는 일이 있었다.
그래서, 본 발명은 전술한 문제를 고려하여 이루어진 것으로, 원하는 내압의 반도체장치를 용이하게 얻는 것이 가능한 기술을 제공하는 것을 목적으로 한다.
본 발명의 제1반도체장치는, 제1도전형의 반도체기판과, 상기 반도체기판 상에 설치된 제2도전형의 반도체층과, 상기 반도체층의 상면으로부터 상기 반도체기판과의 계면에 걸쳐서 상기 반도체층 내부에 설치되고, 상기 반도체층에 소정 영역을 구분하는 상기 제1도전형의 제1불순물영역과, 상기 소정 영역 외의 상기 반도체층에 설치된 반도체소자와, 상기 소정 영역 내의 상기 반도체층에 설치된 MOS 트랜지스터를 구비하고, 상기 MOS 트랜지스터는, 상기 소정 영역 내의 상기 반도체층의 상부면 내에 설치된, 상기 반도체층보다도 불순물 농도가 높은 상기 제2도전형의 제2불순물영역과, 상기 제2불순물영역에 전기적으로 접속된 드레인 전극을 포함하고, 상기 제1불순물영역과 상기 제2불순물영역간의 상기 반도체층 상에 설치된 제1절연막과, 상기 제1절연막 상에서, 상기 제1불순물영역으로부터 상기 제2불순물영역으로 향하는 방향을 따라 서로 떨어져 설치된 복수의 제1필드 플레이트와, 상기 복수의 제1필드 플레이트를 피복하여 상기 제1절연막 상에 설치된 제2절연막과, 상기 제2절연막 상에서, 상기 제1불순물영역으로부터 상기 제2불순물영역으로 향하는 방향을 따라 서로 떨어져 설치된 복수의 제2필드 플레이트와, 상기 복수의 제2필드 플레이트를 피복하여 상기 제2절연막 상에 설치된 제3절연막과, 상기 제3절연막 상에 설치되고, 상기 복수의 제1필드 플레이트 및 상기 복수의 제2필드 플레이트의 위쪽을 지나서, 상기 드레인 전극과 상기 반도체소자를 전기적으로 접속하는 배선을 더 구비하고, 상기 복수의 제1필드 플레이트 중에서 상기 제1불순물영역과 가장 가까운 제1필드 플레이트는 상기 MOS 트랜지스터의 게이트 전극이며, 상기 복수의 제2필드 플레이트는 각각 상기 복수의 제1필드 플레이트간의 간격의 위쪽에 설치되 어 있고, 상기 복수의 제2필드 플레이트 중에서 상기 게이트 전극과 가장 가까운 제2필드 플레이트는 상기 배선의 아래쪽에서 절단 부위를 가지며, 상기 복수의 제1필드 플레이트간의 간격 중에서 상기 절단 부위의 아래쪽에 위치하는 간격에는, 상기 복수의 제1필드 플레이트와 떨어져서 전극이 설치되어 있다.
또한, 본 발명의 제2반도체장치는, 제1도전형의 반도체기판과, 상기 반도체기판 상에 설치된 제2도전형의 반도체층과, 상기 반도체층의 상부면으로부터 상기 반도체기판과의 계면에 걸쳐서 상기 반도체층 내부에 설치되고, 상기 반도체층에 소정 영역을 구분하는 상기 제1도전형의 제1불순물영역과, 상기 소정 영역 내의 상기 반도체층에 설치된 제1반도체소자와, 상기 소정 영역 내부로서, 상기 제1반도체소자와 상기 제1불순물영역간의 상기 반도체층의 상부면 내에 설치된, 상기 반도체층보다도 불순물 농도가 높은 상기 제2도전형의 제2불순물영역과, 상기 소정 영역 외의 상기 반도체층에 설치된 제2반도체소자와, 상기 제1불순물영역과 상기 제2불순물영역간의 상기 반도체층 상에 설치된 제1절연막과, 상기 제1절연막 상에서, 상기 제1불순물영역으로부터 상기 제2불순물영역으로 향하는 방향을 따라 서로 떨어져 설치된 복수의 제1필드 플레이트와, 상기 복수의 제1필드 플레이트를 피복하여 상기 제1절연막 상에 설치된 제2절연막과, 상기 제2절연막 상에서, 상기 제1불순물영역으로부터 상기 제2불순물영역으로 향하는 방향을 따라 서로 떨어져 설치된 복수의 제2필드 플레이트와, 상기 복수의 제2필드 플레이트를 피복하여 상기 제2절연막 상에 설치된 제3절연막과, 상기 제3절연막 상에 설치되고, 상기 복수의 제1필드 플레이트 및 상기 복수의 제2필드 플레이트의 위쪽을 지나서, 상기 제1반도체소자 와 상기 제2반도체소자를 전기적으로 접속하는 배선을 구비하고, 상기 복수의 제2필드 플레이트는 각각 상기 복수의 제1필드 플레이트간의 간격의 위쪽에 설치되어 있고, 상기 복수의 제2필드 플레이트 중에서 상기 제1불순물영역에 가장 가까운 제2필드 플레이트는 상기 배선의 아래쪽에서 절단 부위를 가지고, 상기 복수의 제1필드 플레이트간의 간격 중에서 상기 절단 부위 아래쪽에 위치하는 간격에는, 상기 복수의 제1필드 플레이트와 떨어져서 전극이 설치되어 있다.
또한, 본 발명의 제3반도체장치는, 제1도전형의 반도체기판과, 상기 반도체기판 상에 설치된 제2도전형의 반도체층과, 상기 반도체층의 상부면 내에 설치되고, 상기 반도체층에 소정 영역을 구분하는, 상기 반도체층보다도 불순물 농도가 높은 상기 제2도전형의 제1불순물영역과, 상기 소정 영역 내의 상기 반도체층의 상부면으로부터 상기 반도체기판과의 계면에 걸쳐서 상기 반도체층 내부에 설치된 상기 제1도전형의 제2불순물영역과, 상기 소정 영역 외의 상기 반도체층에 설치된 반도체소자와, 상기 소정 영역 내의 상기 반도체층에 설치된 MOS 트랜지스터를 구비하고, 상기 MOS 트랜지스터는, 상기 소정 영역 내부로서, 상기 제1불순물영역과 상기 제2불순물영역간의 상기 반도체층의 상부면 내에 설치된 상기 제1도전형의 제3불순물영역과, 상기 제3불순물영역에 전기적으로 접속된 드레인 전극을 포함하고, 상기 제1불순물영역과 상기 제3불순물영역간의 상기 반도체층 상에 설치된 제1절연막과, 상기 제1절연막 상에서, 상기 제1불순물영역으로부터 상기 제3불순물영역으로 향하는 방향을 따라 서로 떨어져 설치된 복수의 제1필드 플레이트와, 상기 복수의 제1필드 플레이트를 피복하여 상기 제1절연막 상에 설치된 제2절연막과, 상기 제2절연막 상에서, 상기 제1불순물영역으로부터 상기 제3불순물영역으로 향하는 방향을 따라 서로 떨어져 설치된 복수의 제2필드 플레이트와, 상기 복수의 제2필드 플레이트를 피복하여 상기 제2절연막 상에 설치된 제3절연막과, 상기 제3절연막 상에 설치되고, 상기 복수의 제1필드 플레이트 및 상기 복수의 제2필드 플레이트의 위쪽을 지나서, 상기 드레인 전극과 상기 반도체소자를 전기적으로 접속하는 배선을 더 구비하고, 상기 복수의 제1필드 플레이트 중에서 상기 제1불순물영역에 가장 가까운 제1필드 플레이트는 상기 MOS 트랜지스터의 게이트 전극이며, 상기 복수의 제2필드 플레이트는 각각 상기 복수의 제1필드 플레이트간의 간격의 위쪽에 설치되어 있고, 상기 복수의 제2필드 플레이트 중에서 상기 게이트 전극에 가장 가까운 제2필드 플레이트는 상기 배선의 아래쪽에서 절단 부위를 가지고, 상기 복수의 제1필드 플레이트간의 간격 중에서 상기 절단 부위의 아래쪽에 위치하는 간격에는, 상기 복수의 제1필드 플레이트와 떨어져서 전극이 설치되어 있다.
또한, 본 발명의 제4반도체장치는, 제1도전형의 반도체기판과, 상기 반도체기판 상에 설치된 제2도전형의 반도체층과, 상기 반도체층의 상부면으로부터 상기반도체기판과의 계면에 걸쳐서 상기 반도체층 내부에 설치되고, 상기 반도체층에 소정 영역을 구분하는 상기 제1도전형의 제1불순물영역과, 상기 소정 영역 내의 상기 반도체층에 설치된 제1반도체소자와, 상기 소정 영역 내부로서, 상기 제1반도체소자와 상기 제1불순물영역간의 상기 반도체층의 상부면 내에 설치된, 상기 반도체층보다도 불순물 농도가 높은 상기 제2도전형의 제2불순물영역과, 상기 소정 영역 외의 상기 반도체층에 설치된 제2반도체소자와, 상기 제1불순물영역과 상기 제2불 순물영역간의 상기 반도체층 상에 설치된 제1절연막과, 상기 제1절연막 상에서, 상기 제1불순물영역으로부터 상기 제2불순물영역으로 향하는 방향을 따라 서로 떨어져 설치된 복수의 제1필드 플레이트와, 상기 복수의 제1필드 플레이트를 피복하여 상기 제1절연막 상에 설치된 제2절연막과, 상기 제2절연막 상에서, 상기 제1불순물영역으로부터 상기 제2불순물영역으로 향하는 방향을 따라 서로 떨어져 설치된 복수의 제2필드 플레이트와, 상기 복수의 제2필드 플레이트를 피복하여 상기 제2절연막 상에 설치된 제3절연막과, 상기 제3절연막 상에 설치되고, 상기 복수의 제1필드 플레이트 및 상기 복수의 제2필드 플레이트의 위쪽을 지나서, 상기 제1반도체소자와 상기 제2반도체소자를 전기적으로 접속하는 배선을 구비하고, 상기 복수의 제2필드 플레이트는 각각 상기 복수의 제1필드 플레이트간의 간격의 위쪽에 설치되어 있고, 상기 복수의 제2필드 플레이트 중에서 상기 제2불순물영역에 가장 가까운 제2필드 플레이트는 상기 배선의 아래쪽에서 절단 부위를 가지고, 상기 복수의 제1필드 플레이트간의 간격 중에서 상기 절단 부위의 아래쪽에 위치하는 간격에는, 상기 복수의 제1필드 플레이트와 떨어져서 전극이 설치되어 있다.
또한, 본 발명의 제5반도체장치는, 제1도전형의 반도체기판과, 상기 반도체기판 상에 설치된 제2도전형의 반도체층과, 상기 반도체층의 상부면으로부터 상기반도체기판과의 계면에 걸쳐서 상기 반도체층 내부에 설치되고, 상기 반도체층에 소정 영역을 구분하는 상기 제1도전형의 제1불순물영역과, 상기 소정 영역 외의 상기 반도체층에 설치된 반도체소자와, 상기 소정 영역 내의 상기 반도체층에 설치된 MOS 트랜지스터를 구비하고, 상기 MOS 트랜지스터는, 상기 소정 영역 내의 상기 반 도체층의 상부면 내에 설치된, 상기 반도체층보다도 불순물 농도가 높은 상기 제2도전형의 제2불순물영역과, 상기 제2불순물영역과 전기적으로 접속된 드레인 전극을 포함하고, 상기 제1불순물영역과 상기 제2불순물영역간의 상기 반도체층 상에 설치된 제1절연막과, 상기 제1절연막 상에서, 상기 제1불순물영역으로부터 상기 제2불순물영역으로 향하는 방향을 따라 서로 떨어져 설치된 복수의 제1필드 플레이트와, 상기 복수의 제1필드 플레이트를 피복하여 상기 제1절연막 상에 설치된 제2절연막과, 상기 제2절연막 상에서, 상기 제1불순물영역으로부터 상기 제2불순물영역으로 향하는 방향을 따라 서로 떨어져 설치된 복수의 제2필드 플레이트와, 상기 복수의 제2필드 플레이트를 피복하여 상기 제2절연막 상에 설치된 제3절연막과, 상기 제3절연막 상에 설치되고, 상기 복수의 제1필드 플레이트 및 상기 복수의 제2필드 플레이트의 위쪽을 지나서, 상기 드레인 전극과 상기 반도체소자를 전기적으로 접속하는 배선을 더 구비하고, 상기 복수의 제1필드 플레이트 중에서 상기 제1불순물영역과 가장 가까운 제1필드 플레이트는 상기 MOS 트랜지스터의 게이트 전극이며, 상기 복수의 제2필드 플레이트는 각각 상기 복수의 제1필드 플레이트간의 간격의 위쪽에 설치되어 있고, 상기 복수의 제2필드 플레이트 중에서 상기 게이트 전극과 가장 가까운 제2필드 플레이트는 상기 배선의 아래쪽에서 절단 부위를 가지고, 상기 게이트 전극 및 그것과 가장 가까운 제2필드 플레이트를 제외한 상기 복수의 제1필드 플레이트 및 상기 복수의 제2필드 플레이트 중에서, 적어도 상기 게이트 전극의 인접하게 위치하는 제1필드 플레이트에서는, 상기 배선의 아래쪽에 위치하는 부분의 적어도 상기 게이트 전극 측의 단부가 그것 이외에 위치하는 부분의 상기 단부보다도 상기 게이트 전극 측으로 시프트하고 있다.
또한, 본 발명의 제6반도체장치는, 제1도전형의 반도체기판과, 상기 반도체기판 상에 설치된 제2도전형의 반도체층과, 상기 반도체층의 상부면으로부터 상기반도체기판과의 계면에 걸쳐서 상기 반도체층 내부에 설치되고, 상기 반도체층에 소정 영역을 구분하는 상기 제1도전형의 제1불순물영역과, 상기 소정 영역 내의 상기 반도체층에 설치된 제1반도체소자와, 상기 소정 영역 내부로서, 상기 제1반도체소자와 상기 제1불순물영역간의 상기 반도체층의 상부면 내에 설치된, 상기 반도체층보다도 불순물 농도가 높은 상기 제2도전형의 제2불순물영역과, 상기 소정 영역 외의 상기 반도체층에 설치된 제2반도체소자와, 상기 제1불순물영역과 상기 제2불순물영역간의 상기 반도체층 상에 설치된 제1절연막과, 상기 제1절연막 상에서, 상기 제1불순물영역으로부터 상기 제2불순물영역으로 향하는 방향을 따라 서로 떨어져 설치된 복수의 제1필드 플레이트와, 상기 복수의 제1필드 플레이트를 피복하여 상기 제1절연막 상에 설치된 제2절연막과, 상기 제2절연막 상에서, 상기 제1불순물영역으로부터 상기 제2불순물영역으로 향하는 방향을 따라 서로 떨어져 설치된 복수의 제2필드 플레이트와, 상기 복수의 제2필드 플레이트를 피복하여 상기 제2절연막 상에 설치된 제3절연막과, 상기 제3절연막 상에 설치되고, 상기 복수의 제1필드 플레이트 및 상기 복수의 제2필드 플레이트의 위쪽을 지나서, 상기 제1반도체소자와 상기 제2반도체소자를 전기적으로 접속하는 배선을 구비하고, 상기 복수의 제2필드 플레이트는 각각 상기 복수의 제1필드 플레이트간의 간격의 위쪽에 설치되어 있고, 상기 복수의 제2필드 플레이트 중에서 상기 제1불순물영역에 가장 가까운 제 2필드 플레이트는 상기 배선의 아래쪽에서 절단 부위를 가지고, 상기 제1불순물영역에 가장 가까운 제1 및 제2필드 플레이트를 제외한 상기 복수의 제1필드 플레이트 및 상기 복수의 제2필드 플레이트 중에서, 적어도 상기 제1불순물영역과 2번째로 가까운 제1필드 플레이트에서는, 상기 배선의 아래쪽에 위치하는 부분의 적어도 상기 제1불순물영역 측의 단부가, 그 이외에 위치하는 부분의 상기 단부보다도 상기 제1불순물영역 측으로 시프트하고 있다.
또한, 본 발명의 제7반도체장치는, 제1도전형의 반도체기판과, 상기 반도체기판 상에 설치된 제2도전형의 반도체층과, 상기 반도체층의 상부면 내에 설치되고, 상기 반도체층에 소정영역을 구분하는, 상기 반도체층보다도 불순물 농도가 높은 상기 제2도전형의 제1불순물영역과, 상기 소정 영역 내의 상기 반도체층의 상부면으로부터 상기 반도체기판과의 계면에 걸쳐서 상기 반도체층 내부에 설치된 상기 제1도전형의 제2불순물영역과, 상기 소정 영역 외의 상기 반도체층에 설치된 반도체소자와, 상기 소정 영역 내의 상기 반도체층에 설치된 MOS 트랜지스터를 구비하고, 상기 MOS 트랜지스터는, 상기 소정 영역의 내부로서, 상기 제1불순물영역과 상기 제2불순물영역간의 상기 반도체층의 상부면 내에 설치된 상기 제1도전형의 제3불순물영역과, 상기 제3불순물영역과 전기적으로 접속된 드레인 전극을 포함하고, 상기 제1불순물영역과 상기 제3불순물영역간의 상기 반도체층 상에 설치된 제1절연막과, 상기 제1절연막 상에서, 상기 제1불순물영역으로부터 상기 제3불순물영역으로 향하는 방향을 따라 서로 떨어져 설치된 복수의 제1필드 플레이트와, 상기 복수의 제1필드 플레이트를 피복하여 상기 제1절연막 상에 설치된 제2절연막과, 상기 제2절연막 상에서, 상기 제1불순물영역으로부터 상기 제3불순물영역으로 향하는 방향을 따라 서로 떨어져 설치된 복수의 제2필드 플레이트와, 상기 복수의 제2필드 플레이트를 피복하여 상기 제2절연막 상에 설치된 제3절연막과, 상기 제3절연막 상에 설치되고, 상기 복수의 제1필드 플레이트 및 상기 복수의 제2필드 플레이트의 위쪽을 지나서, 상기 드레인 전극과 상기 반도체소자를 전기적으로 접속하는 배선을 더 구비하고, 상기 복수의 제1필드 플레이트 중에서 상기 제1불순물영역과 가장 가까운 제1필드 플레이트는 상기 MOS 트랜지스터의 게이트 전극이며, 상기 복수의 제2필드 플레이트는 각각 상기 복수의 제1필드 플레이트간의 간격의 위쪽에 설치되어 있고, 상기 복수의 제2필드 플레이트 중에서 상기 게이트 전극과 가장 가까운 제2필드 플레이트는 상기 배선의 아래쪽에서 절단 부위를 가지고, 상기 게이트 전극 및 그것에 가장 가까운 제2필드 플레이트를 제외한 상기 복수의 제1필드 플레이트 및 상기 복수의 제2필드 플레이트 중에서, 적어도 상기 게이트 전극의 인접하게 위치하는 제1필드 플레이트에서는, 상기 배선의 아래쪽으로 위치하는 부분의 적어도 상기 게이트 전극 측의 단부가 그 이외에 위치하는 부분의 상기 단부보다도 상기 게이트 전극 측으로 시프트하고 있다.
또한, 본 발명의 제8반도체장치는, 제1도전형의 반도체기판과, 상기 반도체기판 상에 설치된 제2도전형의 반도체층과, 상기 반도체층의 상부면으로부터 상기반도체기판과의 계면에 걸쳐서 상기 반도체층 내부에 설치되고, 상기 반도체층에 소정 영역을 구분하는 상기 제1도전형의 제1불순물영역과, 상기 소정 영역 내의 상기 반도체층에 설치된 제1반도체소자와, 상기 소정 영역 내부로서, 상기 제1반도체 소자와 상기 제1불순물영역간의 상기 반도체층의 상부면 내에 설치된, 상기 반도체층보다도 불순물 농도가 높은 상기 제2도전형의 제2불순물영역과, 상기 소정 영역 외의 상기 반도체층에 설치된 제2반도체소자와, 상기 제1불순물영역과 상기 제2불순물영역간의 상기 반도체층 상에 설치된 제1절연막과, 상기 제1절연막 상에서, 상기 제1불순물영역으로부터 상기 제2불순물영역으로 향하는 방향을 따라 서로 떨어져 설치된 복수의 제1필드 플레이트와, 상기 복수의 제1필드 플레이트를 피복하여 상기 제1절연막 상에 설치된 제2절연막과, 상기 제2절연막 상에서, 상기 제1불순물영역으로부터 상기 제2불순물영역으로 향하는 방향을 따라 서로 떨어져 설치된 복수의 제2필드 플레이트와, 상기 복수의 제2필드 플레이트를 피복하여 상기 제2절연막 상에 설치된 제3절연막과, 상기 제3절연막 상에 설치되고, 상기 복수의 제1필드 플레이트 및 상기 복수의 제2필드 플레이트의 위쪽을 지나서, 상기 제1반도체소자와 상기 제2반도체소자를 전기적으로 접속하는 배선을 구비하고, 상기 복수의 제2필드 플레이트는 각각 상기 복수의 제1필드 플레이트간의 간격의 위쪽에 설치되어 있고, 상기 복수의 제2필드 플레이트 중에서 상기 제2불순물영역과 가장 가까운 제2필드 플레이트는 상기 배선의 아래쪽에서 절단 부위를 가지고, 상기 제2불순물영역과 가장 가까운 제1 및 제2필드 플레이트를 제외한 상기 복수의 제1필드 플레이트 및 상기 복수의 제2필드 플레이트 중에서, 적어도 상기 제2불순물영역에 2번째로 가까운 제1필드 플레이트에서는, 상기 배선의 아래쪽으로 위치하는 부분의 적어도 상기 제2불순물영역 측의 단부가 그 이외에 위치하는 부분의 상기 단부보다도 상기 제2불순물영역 측에 시프트하고 있다.
또한, 본 발명의 제9반도체장치는, 제1도전형의 반도체기판과, 상기 반도체기판 상에 설치된 제2도전형의 에피택셜층과, 상기 에피택셜층의 상부면으로부터 상기 반도체기판과의 계면에 걸쳐서 상기 에피택셜층 내부에 설치되고, 상기 에피택셜층에 소정 영역을 구분하는 상기 제1도전형의 제1불순물영역과, 상기 소정 영역 내의 상기 에피택셜층에 설치된 MOS 트랜지스터를 구비하고, 상기 MOS 트랜지스터는, 상기 소정 영역 내의 상기 에피택셜층의 상부면 내에 설치된, 상기 에피택셜층보다도 불순물 농도가 높은 상기 제2도전형의 제2불순물영역과, 상기 제2불순물영역과 전기적으로 접속된 드레인 전극을 포함하고, 상기 에피택셜층 중에서 적어도 상기 제1불순물영역과 상기 제2불순물영역간의 상기 에피택셜층의 상부면 내에 설치된, 상기 에피택셜층보다도 불순물 농도가 높은 상기 제2도전형의 확산영역을 더 구비한다.
또한, 본 발명의 제10반도체장치는, 제1도전형의 반도체기판과, 상기 반도체기판 상에 설치된 제2도전형의 에피택셜층과, 상기 에피택셜층의 상부면으로부터 상기 반도체기판과의 계면에 걸쳐서 상기 에피택셜층 내부에 설치되고, 상기 에피택셜층에 소정 영역을 구분하는 상기 제1도전형의 제1불순물영역과, 상기 소정 영역 내의 상기 에피택셜층에 설치된 제1반도체소자와, 상기 소정 영역 내부로서, 상기 제1반도체소자와 상기 제1불순물영역간의 상기 에피택셜층의 상부면 내에 설치된, 상기 에피택셜층보다도 불순물농도가 높은 상기 제2도전형의 제2불순물영역과, 상기 에피택셜층 중에서 적어도 상기 제1불순물영역과 상기 제2불순물영역간의 상기 에피택셜층의 상부면 내에 설치된, 상기 에피택셜층보다도 불순물농도가 높은 상기 제2도전형의 확산영역을 더 구비한다.
[실시예 1]
도 1은 본 발명의 실시예 1에 따른 반도체장치의 구성을 도시하는 블록도이다. 본 실시예 1에 따른 반도체장치는 RESURF 효과를 이용하여 고내압을 실현하고 있는 HVIC로서, 도 1에 도시한 것과 같이, 저전위 로직회로(100)와, 고전위 로직회로(101)와, n채널형의 MOS 트랜지스터(102)와, 저항(103)을 구비하고 있다.
저전위 로직회로(100)는, 수십 V의 비교적 저전위의 전위 VL을 플러스 전원으로 하여 동작하는 로직회로로서, 마이너스 전원으로서 접지전위가 인가된다. 또한, 고전위 로직회로(101)는, 수백 V의 비교적 고전위의 전위 VH를 플러스 전원으로 하여 동작하는 로직회로로서, 마이너스 전원으로서도 수백 V가 인가되어, 고전위 로직회로(101)의 플러스 전원과 마이너스 전원과의 전위차는 수십 V가 된다.
MOS 트랜지스터(102)와 저항(103)은, 저전위 로직회로(100)로부터 출력되는 저전위의 신호를 고전위로 레벨 시프트하여 고전위 로직회로(101)에 입력한다. MOS 트랜지스터(102)의 게이트는 저전위 로직회로(100)에 접속되어 있고, 그 소스에는 접지전위가 인가된다. 또한, MOS 트랜지스터(102)의 드레인에는 저항(103)의 일단과 고전위 로직회로(101)가 접속되어 있다. 그리고, 저항(103)의 타단에는 전위 VH가 인가된다.
이상과 같은 구성을 이루는 본 실시예 1에 따른 반도체장치에서는, MOS 트랜지스터(102)가 오프 상태일 때, 고전위 로직회로(101)에는 전위 VH의 High레벨 신 호가 입력된다. 그리고, 저전위 로직회로(100)로부터 펄스형의 High레벨 신호가 출력되면, MOS 트랜지스터(102)가 온 상태로 되고, 저항(103)에 전류가 흐른다. 그렇게 하면, 저항(103)에서 전압강하가 생기고, MOS 트랜지스터(102)의 드레인 전위가 저하하여, 고전위 로직회로(101)에 입력되는 신호의 레벨이 변화된다. 이에 따라, 저전위 로직회로(100)로부터 출력되는 펄스신호가 그것과는 극성이 상이한 고전위의 펄스신호로 변환되어 고전위 로직회로(101)에 입력된다. 따라서, 고전위 로직회로(101)는 저전위 로직회로(100)로부터 출력되는 신호에 의거하여 동작할 수 있다.
다음으로, 본 실시예 1에 따른 반도체장치의 구조에 대하여 설명한다. 도 2는 본 실시예 1에 따른 반도체장치의 구조를 모식적으로 도시한 평면도로서, 도 3∼5는 도 2 중의 화살축 A-A∼C-C에서의 단면도를 각각 도시하고 있다. 이 때, 도 2에서는 도면의 복잡함을 피하기 위하여, 도 3∼5에서의 절연막(23)의 기재를 생략하고, 또한, 절연막(21) 상에 형성되어 있는 것 중에서 필드 플레이트 20a, 60a만을 기재하고 있다.
또한, 이하의 설명 중에서 「p」, 「p+」, 「p-」, 「n」, 「n+」, 「n-」라고 하는 기호는 반도체에서의 불순물의 도전형 및 불순물 농도를 도시하고 있다. 구체적으로는, 이들 기호 중의 「p」, 「n」이 각각 p형의 불순물 및 n형의 불순물을 도시하고 있다. 또한, 이들 기호중의 마이너스 부호, 부호 없음, 플러스 부호가 불순물 농도를 도시하고 있고, 이 순서대로 불순물 농도가 높은 것을 의미하고 있다.
도 2∼5에 도시한 것과 같이, 본 실시예 1에 따른 반도체장치에서는, p- 반도체기판(1) 상에, n형의 에피택셜층인 n- 반도체층(2)이 형성되어 있다. n- 반도체층(2)에는, 그 상부면으로부터 p- 반도체기판(1)과의 계면에 걸쳐서 p 불순물영역(3)이 형성되어 있다. p 불순물영역(3)은 n- 반도체층(2)의 일부를 둘러싸도록 형성되어 있고, 고전위 로직회로(101) 및 저항(103)이 배치되는 고전위 아일랜드 영역(201)을 n- 반도체층(2) 내에 구분하고 있다. 또한, p 불순물영역(3)은 n- 반도체층(2)의 다른 부분을 둘러싸도록 형성되어 있고, MOS 트랜지스터(102)가 배치되는 nMOS 영역(202)을 n- 반도체층(2) 내에 구분하고 있다. 그리고, 고전위 아일랜드 영역(201)과 nMOS 영역(202)은 p 불순물영역(3)을 통해 인접하고 있다.
고전위 아일랜드 영역(201) 내의 n- 반도체층(2)에서의, 그 주위 단부를 제외한 영역과 p- 반도체기판(1)과의 계면에는 n+ 매립 불순물영역(51)이 선택적으로 형성되어 있다. 그리고, n+ 매립 불순물영역(51)의 위쪽에서는 n- 반도체층(2)에 고전위 로직회로(101)가 형성되어 있다. 또한, n+ 매립 불순물영역(51)의 위쪽에서는, 저항(103)으로서 기능하는 도시하지 않은 p+ 불순물영역이 n- 반도체층(2)의 상부면 내에 형성되어 있다. 이 때, 고전위 로직회로(101)에는, p채널형의 MOS 트랜 지스터나 n채널형의 MOS 트랜지스터, 혹은 다이오드 등의 반도체소자가 포함되어 있다.
고전위 아일랜드 영역(201)에서의 n- 반도체층(2)의 상부면 내에는, 고전위 로직회로(101)가 형성되어 있는 부분을 피하여, n+ 매립 불순물영역(51)의 위쪽에서 n+ 불순물영역(52)이 형성되어 있고, 상기 n+ 불순물영역(52)은, 고전위 로직회로(101)를 둘러싸도록 형성되어 있다. 따라서, n+ 불순물영역(52)은, p 불순물영역(3)과 고전위 로직회로(101)간의 n- 반도체층(2)에 형성되어 있다. n+ 불순물영역(52)과 p 불순물영역(3)간의 n- 반도체층(2)의 상부면 상에는 분리 절연막(17)이 형성되어 있고, 상기 분리 절연막(17) 상에는 제1필드 플레이트 55a∼55e가 형성되어 있다. 제1필드 플레이트 55a∼55e는, p 불순물영역(3)으로부터 n+ 불순물영역(52)을 향하는 방향을 따라 서로 떨어져서 순차적으로 배치되어 있고, 평면으로 도시될 경우에 고전위 로직회로(101)를 둘러싸도록 형성되어 있다.
제1필드 플레이트 55a는, 분리 절연막(17)으로부터 p 불순물영역(3) 쪽으로도 연장되어 있고, 상기 p 불순물영역(3)의 단부를 접촉하지 않고 피복되어 있다. 또한, 제1필드 플레이트 55e는, 분리 절연막(17)으로부터 n+ 불순물영역(52) 쪽으로도 연장되어 있고, 상기 n+ 불순물영역(52)의 단부를 접촉하지 않고 피복되어 있다.
제1필드 플레이트 55a∼55e 중에서 p 불순물영역(3)과 가장 가까운 제1필드 플레이트 55a와, 그 인접하게 위치하는 제1필드 플레이트 55b간의 간격에는 주위로부터 절연된 전극(56)이 배치되어 있다. 전극(56)은, 분리 절연막(17) 상에 제1필드 플레이트 55a, 55b와 떨어져서 설치되어 있고, 평면으로 도시될 경우에 고전위 로직회로(101)를 둘러싸고 있다.
제1필드 플레이트 55a는 p 불순물영역(3) 상부면과 정전결합하고, 제1필드 플레이트 55e는 n+ 불순물영역(52) 상부면과 정전결합한다. 그리고, 전극(56)은 필드 플레이트로서 기능하고, 제1필드 플레이트 55a∼55e 및 전극(56)은 서로 정전결합하는 동시에 n- 반도체층(2) 상부면과도 정전결합함에 의해, p 불순물영역(3)과 n+ 불순물영역(52)간의 전위차에 의거한 n- 반도체층(2)의 상부면에서의 전계를 완화하는 기능을 달성한다. 이 때, 후술하는 것과 같이, p 불순물영역(3)에는 접지전위가, n+ 불순물영역(52)에는 전위 VH가 각각 인가된다.
nMOS 영역(202)의 거의 중앙부분에서의 n- 반도체층(2)의 상부면 내에는, MOS 트랜지스터(102)의 드레인 전극(24)과 전기적으로 접속된 n+ 불순물영역(12)이 p 불순물영역(3)과 떨어져서 설치되어 있다. 그리고, n+ 불순물영역(12)의 아래쪽에서는, n- 반도체층(2)과 p- 반도체기판(1)과의 계면에 n+ 매립 불순물영역(11)이 형성되어 있다.
p 불순물영역(3)과 n+ 불순물영역(12)간의 n- 반도체층(2)의 상부면 내에는, 상기 n+ 불순물영역(12)을 둘러싸도록 p+ 불순물영역(13)이 형성되어 있다. 그리고, p+ 불순물영역(13)의 상부면 내에는, MOS 트랜지스터(102)의 소스 영역(14)이 형성되어 있고, 상기 소스 영역(14)도 n+ 불순물영역(12)을 둘러싸도록 설치되어 있다. 이 때, 소스 영역(14)은 n+ 불순물영역이다.
p+ 불순물영역(13)과 n+ 불순물영역(12)간의 n- 반도체층(2)의 상부면 상에는 분리 절연막(17)이 형성되어 있고, 상기 분리 절연막(17)상에는 MOS 트랜지스터(102)의 게이트 전극 15a와 제1필드 플레이트 15b∼15e가 형성되어 있다. 게이트 전극 15a와 제1필드 플레이트 15b∼15e는, p+ 불순물영역(13)으로부터 n+ 불순물영역(12)을 향하는 방향을 따라 서로 떨어져서 순차적으로 배치되어 있고, 평면으로 도시될 경우에 n+ 불순물영역(12)의 중앙부를 둘러싸도록 형성되어 있다.
여기서, p+ 불순물영역(13)은, p 불순물영역(3)과 n+ 불순물영역(12)간의 n- 반도체층(2)에 설치되어 있는 점으로부터, 분리 절연막(17)이, p 불순물영역(3)과 n+ 불순물영역(12)간의 n- 반도체층(2)의 상부면 상에 부분적으로 설치되어 있다고 말할 수 있다. 그리고, 상기 분리 절연막(17) 상의 게이트 전극 15a 및 제1필드 플레이트 15b∼15e는, p 불순물영역(3)으로부터 n+ 불순물영역(12)을 향하는 방향을 따라 서로 떨어져서 순차적으로 배치되어 있다고 말할 수 있다.
게이트 전극 15a는, 분리 절연막(17)으로부터 p+ 불순물영역(13) 쪽에도 연장되어 있고, 소스 영역(14)과 n- 반도체층(2)으로 끼워진 p+ 불순물영역(13)의 단부를 접촉하지 않고 피복되어 있다. 또한, 제1필드 플레이트 15e는, 분리 절연막(17)으로부터 n+ 불순물영역(12) 쪽에도 연장되어 있고, 상기 n+ 불순물영역(12)의 단부를 접촉하지 않고 피복되어 있다. 이 때, 게이트 전극 15a가 덮고 있는, 소스 영역(14)과 n- 반도체층(2)으로 끼워진 p+ 불순물영역(13)의 단부 상에는 게이트 절연막이 존재하지만, 도면에서는 상기 게이트 절연막을 후술하는 절연막(21)에 포함시켜서 기재하고 있다.
게이트 전극 15a 및 제1필드 플레이트 15b∼55e 중에서, 불순물영역(13)과 가장 가까운 게이트 전극 15a, 바꾸어 말하면, p 불순물영역(3)과 가장 가까운 게이트 전극 15a와, 그 인접하게 위치하는 제1필드 플레이트 15b간의 간격에는 주위로부터 절연된 전극(16)이 배치되어 있다. 전극(16)은, 분리 절연막(17) 상에 게이트 전극 15a 및 제1필드 플레이트 15b와 떨어져서 설치되어 있고, 평면으로 도시될 경우에 n+ 불순물영역(12)을 둘러싸고 있다.
제1필드 플레이트 15e는 n+ 불순물영역(12) 상부면과 정전결합한다. 그리 고, 게이트 전극 15a 및 전극(16)은 필드 플레이트로서 기능하고, 게이트 전극 15a, 제1필드 플레이트 15b∼15e 및 전극(16)은 서로 정전결합하는 동시에 n- 반도체층(2) 상부면과도 정전결합함에 의해, 드레인 전극(24)에 전기적으로 접속된 n+ 불순물영역(12)과 소스 영역(14)간의 전위차에 의거한 n- 반도체층(2)의 상부면에서의 전계를 완화하는 기능을 달성한다. 이 때, 게이트 전극 15a는 필드 플레이트로서도 기능함으로써, 이후 상기 게이트 전극 15a를 「제1필드 플레이트 15a」라고 부를 때가 있다.
고전위 아일랜드 영역(201) 및 nMOS 영역(202) 이외에서의 n- 반도체층(2)에는, 저전위 로직회로(100)가 형성되어 있고, 상기 저전위 로직회로(100)가 형성되어 있는 n- 반도체층(2)과, 고전위 아일랜드 영역(201) 및 nMOS 영역(202)에서의 n- 반도체층(2)은 p 불순물영역(3)으로 구분되어 있다.
n- 반도체층(2) 및 분리 절연막(17) 상에는, 제1필드 플레이트 15a∼15e, 55a∼55e 및 전극(16, 56)을 피복하여 절연막(21)이 형성되어 있다. 그리고, 절연막(21) 내에는 전극(19)과 MOS 트랜지스터(102)의 소스 전극(18)이 관통하여 설치되어 있고, 소스 전극(18)은 p+ 불순물영역(13) 및 소스 영역(14)과 접촉하고, 전극(19)은 n+ 불순물영역(12)과 접촉하고 있다.
절연막(21) 상에는, 제2필드 플레이트 20a∼20d, 60a∼60d가 형성되어 있다. 제2필드 플레이트 60a∼60d는, 제1필드 플레이트 55a∼55e의 위쪽에 설치되어 있고, p 불순물영역(3)으로부터 n+ 불순물영역(52)을 향하는 방향을 따라 서로 떨어져서 순차적으로 배치되어 있다. 그리고, 제2필드 플레이트 60a∼60d는, 각각 제1필드 플레이트 55a∼55e간의 간격의 위쪽에 배치되어 있다. 즉, 제1필드 플레이트 55a∼55e에서의 임의의 서로 인접하는 2개의 제1필드 플레이트간의 간격의 위쪽에는, 제2필드 플레이트 60a∼60d의 어느 하나가 배치되어 있다. 그리고, 각각의 제2필드 플레이트 60a∼60d는, 그 아래쪽에 위치하는 서로 인접하는 2개의 제1필드 플레이트의 단부와 평면으로 도시될 경우에 겹치도록 형성되어 있다.
제2필드 플레이트 60a∼60d 중에서 제2필드 플레이트 60b∼60d는 평면으로 도시될 경우에 고전위 로직회로(101)를 완전하게 둘러싸고 있다. 그리고, 나머지의 제2필드 플레이트 60a는, 후술하는 배선(30)의 아래쪽에서 절단 부위 69a를 갖고 있고, 상기 절단 부위 69a 이외에 있어서 평면으로 도시될 경우에 고전위 로직회로(101)를 거의 둘러싸고 있다.
제2필드 플레이트 20a∼20d는, 제1필드 플레이트 15a∼15e 위쪽에 설치되어 있고, p+ 불순물영역(13)으로부터 n+ 불순물영역(12)을 향하는 방향을 따라, 바꾸어 말하면, p 불순물영역(3)으로부터 n+ 불순물영역(12)을 향하는 방향을 따라, 서로 떨어져서 순차적으로 배치되어 있다. 그리고, 제2필드 플레이트 20a∼20d는, 각각 제1필드 플레이트 15a∼15e간의 간격의 위쪽에 배치되어 있다. 즉, 제1필드 플레이트 15a∼15e에서의 임의의 서로 인접하는 2개의 제1필드 플레이트간의 간격의 위 쪽에는, 제2필드 플레이트 20a∼20d의 어느 하나가 배치되어 있다. 그리고, 각각의 제2필드 플레이트 20a∼20d는, 그 아래쪽에 위치하는 서로 인접하는 2개의 제1필드 플레이트의 단부와 평면으로 도시될 경우에 겹치도록 형성되어 있다.
제2필드 플레이트 20a∼20d 중에서 제2필드 플레이트 20b∼20d는 평면으로 도시될 경우에 n+ 불순물영역(12)을 완전하게 둘러싸고 있다. 그리고, 나머지 제2필드 플레이트 20a는, 후술하는 배선(30)의 아래쪽에서 절단 부위(29)를 갖고 있고, 상기 절단 부위(29) 이외에 있어서 평면으로 도시될 경우에 n+ 불순물영역(12)을 거의 둘러싸고 있다.
게이트 전극 15a와 제2필드 플레이트 20a는, 절연막(21) 내에 그것을 관통하여 설치된 컨택 플러그 22a로 전기적으로 접속되어 있고, 제1필드 플레이트 15e와 제2필드 플레이트 20d는, 절연막(21) 내에 그것을 관통해서 설치된 컨택 플러그 22d로 전기적으로 접속되어 있다. 또한, 제1필드 플레이트 55a와 제2필드 플레이트 60a는, 절연막(21) 내에 그것을 관통하여 설치된 컨택 플러그 62a로 전기적으로 접속되어 있고, 제1필드 플레이트 55e와 제2필드 플레이트 60d는, 절연막(21) 내에 그것을 관통하여 설치된 컨택 플러그 62d로 전기적으로 접속되어 있다.
컨택 플러그 22a, 22d는, 각각 제2필드 플레이트 20a, 20d를 따라 연장하여 존재하고 있고, 배선(30)의 아래쪽에서는 존재하지 않는다. 따라서, 컨택 플러그 22a, 22d는 제2필드 플레이트 20a와 마찬가지로 n+ 불순물영역(12)을 거의 둘러싸게 된다. 또한, 컨택 플러그 62a, 62d는, 각각 제2필드 플레이트 60a, 60d를 따라 연 장하여 존재하고 있고, 배선(30)의 아래쪽에서는 존재하지 않는다. 따라서, 컨택 플러그 62a, 62d는 제2필드 플레이트 60a와 마찬가지로 고전위 로직회로(101)를 거의 둘러싸게 된다.
이 때, 제1필드 플레이트 15b∼15d, 55b∼55d 및 제2필드 플레이트 20b, 20c, 60b, 60c는, 주위로부터 절연된 플로팅 전극이다. 또한, 제1필드 플레이트 15e 및 제2필드 플레이트 20d는 서로 접속되어 있다고 하는 상황 이외에는 주위로부터 절연되어 있고, 플로팅 전극이다. 마찬가지로, 제1필드 플레이트 55a 및 제2필드 플레이트 60a, 혹은 제1필드 플레이트 55e 및 제2필드 플레이트 60d는, 서로 접속되어 있다고 하는 상황 이외에는 주위로부터 절연되어 있고, 플로팅 전극이다.
절연막(21) 상에는, 소스 전극(18), 전극(19) 및 제2필드 플레이트 20a∼20d, 60a∼60d를 피복하여 절연막(23)이 형성되어 있다. 그리고, MOS 트랜지스터(102)의 드레인 전극(24)이, 절연막(23) 내에 그것을 관통하여 전극(19)에 접촉하도록 설치되어 있다. 이와 같이 하여, n+ 불순물영역(12)과 MOS 트랜지스터(102)의 드레인 전극(24)이 전기적으로 접속된다.
절연막(23) 상에는, 드레인 전극(24)과 고전위 로직회로(101)를 전기적으로 접속하는 배선(30)이 형성되어 있고, 이에 따라 도 1에 도시한 것과 같이 MOS 트랜지스터(102)의 드레인과 고전위 로직회로(101)가 접속된다. 드레인 전극(24)으로부터 출발한 배선(30)은, 제1필드 플레이트 15a∼15e 및 제2필드 플레이트 20b∼20d의 위쪽을 지나고, 그리고 nMOS 영역(202)과 고전위 아일랜드 영역(201)과의 경계에 있는 p 불순물영역(3)의 위쪽을 지나며, 제1필드 플레이트 55a∼55e 및 제2필 드 플레이트 60b∼60d의 위쪽을 지나서 고전위 로직회로(101)에 도달하고 있다.
제2필드 플레이트 20a∼20d 중에서, 게이트 전극 15a와 가장 가까운 제2필드 플레이트 20a는, 도 2에 도시한 것과 같이, 배선(30)의 아래쪽에서 절단 부위(29)를 갖고 있다. 그리고, 전극(16)이 n+ 불순물영역(12)을 둘러싸도록 형성되어 있는 점으로부터, 본 실시예 1에서는, 제1필드 플레이트 15a∼15e간의 간격 중에서 상기 절단 부위(29)의 아래쪽에 위치하는 간격, 즉 배선(30)의 아래쪽에서의 게이트 전극 15a와 제1필드 플레이트 15b간의 간격에는 전극(16)이 형성되어 있다.
또한, 제2필드 플레이트 60a∼60d 중에서, p 불순물영역(3)과 가장 가까운 제2필드 플레이트 60a는, 도 2에 도시한 것과 같이, 배선(30)의 아래쪽에서 절단 부위 69a를 갖고 있다. 그리고, 전극(56)이 고전위 로직회로(101)를 둘러싸도록 형성되어 있는 점으로부터, 본 실시예 1에서는, 제1필드 플레이트 55a∼55e간의 간격 중에서 상기 절단 부위 69a의 아래쪽에 위치하는 간격, 즉 배선(30)의 아래쪽에서의 제1필드 플레이트 55a, 55b간의 간격에는 전극(56)이 형성되어 있다.
절연막(23) 상에는, 게이트 전극 15a와 전기적으로 접속된 제2필드 플레이트 20a와 저전위 로직회로(100)를 전기적으로 접속하는 배선(31)도 설치되어 있다. 배선(31)과 제2필드 플레이트 20a는, 절연막(23)을 관통하는 도시하지 않은 컨택 플러그로 전기적으로 접속되어 있다. 이에 따라, 저전위 로직회로(100)로부터의 신호가 MOS 트랜지스터(102)의 게이트 전극 15a에 입력된다. 또한, 절연막(23) 상에는, 고전위 아일랜드 영역(201) 내의 n- 반도체층(2)에 형성된, 저항(103)으로서 기능하는 p+ 불순물영역(도시하지 않음)과, 배선(30)을 전기적으로 접속하는 도시하지 않은 배선도 설치되어 있고, 상기 배선은, 절연막(21, 23)을 관통하는, 저항(103)으로서 기능하는 p+ 불순물영역과 접촉하여 설치된 전극(도시하지 않음)과 접속된다.
이 때, 게이트 전극 15a, 제1필드 플레이트 15b∼15e, 55a∼55e 및 전극(16, 56)은 예를 들어, 폴리실리콘으로 이루어지고, 제2필드 플레이트 20a∼20d, 60a∼60d 및 배선(30, 31)은 예를 들어, 알루미늄으로 이루어진다.
이상과 같은 구조를 이루는 본 실시예 1에 따른 반도체장치에서는, 저항(103)으로서 기능하는 p+ 불순물영역의 단부에 전위 VH가 인가되면, 배선(30)에는, 상기 p+ 불순물영역을 통해 수백 V의 전위 VH가 인가된다. 그리고, 소스 전극(18)에 접지전위가 인가되고, 저전위 로직회로(100)로부터 수십 V의 High레벨 신호가 출력되면, 배선(31), 제2필드 플레이트 20a 및 컨택 플러그 22a를 통해 상기 신호가 게이트 전극 15a에 주어진다. 이에 따라, MOS 트랜지스터(102)가 온 상태로 되고, 저항(103)으로서 기능하는 p+ 불순물영역에 전류가 흘러서, 상기 p+ 불순물영역에서 전압강하가 발생한다. 이 결과, 배선(30) 및 드레인 전극(24)의 전위도 변화되어, 저전위 로직회로(100)로부터 출력된 저전위의 신호가 고전위로 레벨 시프트 하여 고전위 로직회로(101)에 입력된다.
이 때, 온 상태의 MOS 트랜지스터(102)에서는, 드레인 전극(24)으로부터, 전 극(19), n+ 불순물영역(12), n- 반도체층(2), p+ 불순물영역(13), 및 소스 영역(14)을 순차적으로 통과하여, 소스 전극(18)에 전류가 흐른다. 또한, MOS 트랜지스터(102)에서는, p+ 불순물영역(13)과 n+ 불순물영역(12)간의 n- 반도체층(2)이 저항으로서 기능하기 때문에, 드레인 전극(24)의 전위는 전위 VH로부터 수십 V까지밖에 감소하지 않는다.
또한, 본 실시예 1에 따른 반도체장치에서는, p 불순물영역(3) 및 p- 반도체기판(1)에는 접지전위가 인가되고, 고전위 아일랜드 영역(201)에서의 n- 반도체층(2), n+ 매립 불순물영역(51) 및 n+ 불순물영역(52)에는 전위 VH가 인가된다. 이에 따라, 고전위 아일랜드 영역(201)에서의 n- 반도체층(2)과, 그것을 둘러싸는 p 불순물영역(3)으로 구성되는 pn접합에는 수백 V의 역방향 전압이 인가되고, RESURF 효과에 의해, 고전위 아일랜드 영역(201)에서의 n- 반도체층(2)의 주변 단부에 공핍층이 형성된다. 구체적으로는, p 불순물영역(3)과 n+ 불순물영역(52)간의 n- 반도체층(2)에는 그 상부면까지 공핍층이 형성된다. 이 결과, 고전위 로직회로(101)가 공핍층으로 둘러싸이게 되고, 고내압의 고전위 로직회로(101)를 얻을 수 있다.
또한, 전술한 것과 같이, 드레인 전극(24)에는 전위 VH가 인가되는 점으로부터, n+ 불순물영역(12)에도 전위 VH가 인가되고, 그 결과, nMOS 영역(202)에서의 n- 반도체층(2)에 전위 VH가 인가된다. 이에 따라, nMOS 영역(202)에서의 n- 반도체층(2)과, 그것을 둘러싸는 p 불순물영역(3)으로 구성되는 pn접합에 수백 V의 역방향 전압이 인가되어, RESURF 효과에 의해, p 불순물영역(3)과 n+ 불순물영역(12)간의 n- 반도체층(2)에 그 상부면까지 공핍층이 형성된다. 이 결과, nMOS 영역(202)에서의 n- 반도체층(2)의 거의 전 영역에 공핍층이 형성되어, 고내압의 MOS 트랜지스터(102)를 얻을 수 있다. 이 때, 도 2에서 사선으로 표시되는 RESURF 분리영역(300, 301)은, 고전위 아일랜드 영역(201) 및 nMOS 영역(202)에서 공핍층이 형성되는 영역을 개략적으로 각각 도시하고 있다.
본 실시예 1에 따른 반도체장치로써, 전술한 것과 같이 배선(30)에 고전위가 인가된다. 따라서, 본 실시예 1과는 달리 제1필드 플레이트 55a∼55e 및 제2필드 플레이트 60a∼60d가 존재하지 않으면, 배선(30)의 전위에 의해, p 불순물영역(3)과 n+ 불순물영역(52)간의 n- 반도체층(2)에서 공핍층의 신장이 억제되어, p 불순물영역(3) 부근의 n- 반도체층(2)의 상부면에서 전계집중이 발생할 우려가 있다.
그러나, 본 실시예 1에서는, 제2필드 플레이트 60a∼60d와, 그 아래쪽에 위치하는 제1필드 플레이트 55a∼55e가 정전결합함에 의해, 배선(30)의 전위에 의거한 n- 반도체층(2)의 상부면에서의 전계집중을 완화할 수 있다. 즉, 제2필드 플레이트 60a∼60d의 각각과, 제1필드 플레이트 55a∼55e 중에서 그 아래쪽에 위치하는 서로 인접하는 2개의 제1필드 플레이트가 정전결합함에 의해, 고전위 아일랜드 영역(201) 내의 n- 반도체층(2)의 상부면에서의 전계집중을 완화할 수 있다.
마찬가지로, 본 실시예 1에서는, 제2필드 플레이트 20a∼20d와, 그 아래쪽에 위치하는 제1필드 플레이트 15a∼15e가 정전결합함에 의해, 배선(30)의 전위에 의거한 nMOS 영역(202) 내의 n- 반도체층(2)의 상부면에서의 전계집중을 완화할 수 있다.
또한, 본 실시예 1에서는, p 불순물영역(3) 및 n+ 불순물영역(52)에는, 각각 접지 전위 및 VH가 인가되기 때문에, p 불순물영역(3)에 가장 가까운 제1필드 플레이트 55a 및 그것에 전기적으로 접속된 제2필드 플레이트 60a의 전위는, p 불순물영역(3)의 전위의 영향을 받아서 접지 전위와 가까운 값이 된다. 또한, n+ 불순물영역(52)과 가장 가까운 제1필드 플레이트 55e 및 그것과 전기적으로 접속된 제2필드 플레이트 60d의 전위는, n+ 불순물영역(52)의 전위의 영향을 받아서 전위 VH에 가까운 값이 된다. 따라서, 제1필드 플레이트 55a∼55e 및 제2필드 플레이트 60a∼60d의 전위는, 그들간의 정전결합에 의해, p 불순물영역(3)으로부터 n+ 불순물영역(52)에 근접함에 따라, 접지전위 부근의 저전위로부터 수백 V의 고전위까지 변화한다.
또한, 본 실시예 1에서는, n+ 불순물영역(12)에는 전위 VH가 인가되기 때문 에, 상기 n+ 불순물영역(12)과 가장 가까운 제1필드 플레이트 15e 및 그것에 전기적으로 접속된 제2필드 플레이트 20d는, n+ 불순물영역(12)의 전위의 영향을 받아 전위 VH에 가까운 값이 된다. 또한, 게이트 전극 15a에는 수십 V의 저전위가 인가되기 때문에, 거기에 전기적으로 접속된 제2필드 플레이트 20a의 전위도 수십 V의 저전위가 된다. 따라서, 제1필드 플레이트 15a∼15e 및 제2필드 플레이트 20a∼20d의 전위는, 그들간의 정전결합에 의해, p 불순물영역(3)으로부터 n+ 불순물영역(12)에 근접함에 따라, 수십 V의 저전위로부터 수백 V의 고전위까지 변화한다.
이 때, 제2필드 플레이트 20a가 본 실시예 1과는 달리 게이트 전극 15a와 전기적으로 접속되어 있지 않을 경우에도, 그들 간의 정전결합에 의해, 제2필드 플레이트 20a의 전위는 저전위가 된다. 마찬가지로, 제2필드 플레이트 20d가 제1필드 플레이트 15e와 전기적으로 접속되어 있지 않을 경우에도, 제2필드 플레이트 20d의 전위는 고전위가 된다. 또한, 제2필드 플레이트 60a가 제1필드 플레이트 55a와 전기적으로 접속되어 있지 않을 경우에도, 제2필드 플레이트 60a의 전위는 저전위가 되고, 제2필드 플레이트 60d가 제1필드 플레이트 55e와 전기적으로 접속되어 있지 않을 경우에도, 제2필드 플레이트 60d의 전위는 고전위가 된다.
이와 같이, 본 실시예 1에서는, 제2필드 플레이트 20a, 60a의 전위가 저전위가 되기 때문에, 수백 V의 고전위가 인가되는 배선(30)과 제2필드 플레이트 20a, 60a간에 큰 전위차가 발생한다. 따라서, 본 실시예 1과 달리, 제2필드 플레이트 20a, 60a가 절단 부위(29), 69a를 갖고 있지 않을 경우에는, 배선(30)과 제2필드 플레이트 20a, 60a에 끼워지는 절연막(23)이 절연파괴하는 일이 있다. 본 실시예 1에서는, 절단 부위(29), 69a를 설치함으로써, 배선(30)의 아래쪽에서 제2필드 플레이트 20a, 60a를 형성하지 않는 부분을 설치하고 있기 때문에, 배선(30)과, 제2필드 플레이트 20a, 60a간의 전위차에 기인하는 절연막(23)의 절연파괴를 방지할 수 있다.
또한, 본 실시예 1에 따른 반도체장치에서는, 전술한 것과 같이, 절연막(23)의 절연 파괴를 방지하기 위하여 설치된 제2필드 플레이트 20a의 절단 부위(29)의 아래쪽에서는, 제1필드 플레이트 15a, 15b간의 간격에 그들과 떨어져서 전극(16)을 설치하고 있다. 이에 따라, 상기 전극(16)을 설치하지 않은 경우보다도, 고전위가 인가되는 배선(30)의 전위에 의거한 n- 반도체층(2) 상부면 부근에서의 전계집중이 완화되어, 본 실시예 1에 따른 반도체장치의 내압을 향상할 수 있다.
마찬가지로, 제2필드 플레이트 60a의 절단 부위 69a의 아래쪽에서는, 제1필드 플레이트 55a, 55b간의 간격에 그들과 떨어져서 전극(56)을 설치하고 있기 때문에, 상기 전극(56)을 설치하지 않을 경우보다도, 배선(30)의 전위에 의거한 n- 반도체층(2) 상부면 부근에서의 전계집중이 완화되어, 본 실시예 1에 따른 반도체장치의 내압을 향상할 수 있다. 이하, 이 점에 대해 상세하게 설명한다.
도 6, 7은 본 실시예 1에 따른 반도체장치에서의 전위분포를 도시한 도면이고, 도 8, 9는 본 실시예 1에 따른 반도체장치에서 전극(16)을 설치하지 않았을 경우의 전위분포를 도시한 도면이다. 도 6, 8은 제2필드 플레이트 20a가 절단되어 있는 부분에서의 전위분포를 나타내고 있고, 도 7, 9는 제2필드 플레이트 20a가 절단되어 있지 않은 부분에서의 전위분포를 나타내고 있다.
도 8에 도시한 것과 같이, 전극(16)을 설치하지 않았을 경우에는, 배선(30)의 아래쪽에서 제2필드 플레이트 20a를 절단하고 있기 때문에, 게이트 전극 15a와 제1필드 플레이트 15b간의 n- 반도체층(2)의 상부면 부근의 전위분포가 배선(30)의 전위의 영향을 받아, 게이트 전극 15a의 제1필드 플레이트 15b측의 단부 부근에서 등전위선(90)이 밀집한다. 따라서, 도 8에 도시한 것과 같이, 게이트 전극 15a의 제1필드 플레이트 15b측의 단부 가까이의 n- 반도체층(2)의 상부면 부근에는 전계집중 부분 95a가 형성된다. 이에 따라, 반도체장치의 내압이 저하한다.
한편, 도 6에 도시한 것과 같이, 전극(16)을 설치한 경우에는, 전극(16)의 정전차폐효과에 의해, 배선(30)의 전위가 n- 반도체층(2) 상부면 부근의 전위부포에 주는 영향을 감소할 수 있고, n- 반도체층(2)의 상면 부근에서의 공핍층의 신장을 촉진할 수 있다. 또한, 전극(16)이, 게이트 전극 15a, 제1필드 플레이트 15b 및 n- 반도체층(2) 상부면과 정전결합함으로써, 게이트 전극 15a와 전극(16)간, 및 전극(16)과 제1필드 플레이트 15b간에 등전위면을 형성할 수 있다. 따라서, 게이트 전극 15a와 제1필드 플레이트 15b 사이에서의 등전위선(90)이 드물어진다. 그 때문에, 게이트 전극 15a와 제1필드 플레이트 15b간의 n- 반도체층(2)의 상부면 부근에 서의 전계집중을 완화할 수 있고, 제2필드 플레이트 20a에 절단 부위(29)를 설치함에 의한 반도체장치의 내압 저하를 억제할 수 있다. 그 결과, 원하는 내압을 갖는 반도체장치를 용이하게 실현할 수 있다.
또한, 전술한 것과 같이, 전극(16)이, 게이트 전극 15a, 제1필드 플레이트 15b 및 n- 반도체층(2) 상부면과 정전결합하기 때문에, 상기 전극(16)의 전위는, 게이트 전극 15a의 전위와 제1필드 플레이트 15b의 전위와의 중간전위로 바이어스된다. 따라서, 도 7과 도 9를 비교하여 이해할 수 있는 것과 같이, 제2필드 플레이트 20a가 절단되어 있지 않은 부분에서는, 전극(16)을 설치하였다고 하더라도 전위분포가 왜곡되지 않고 전계집중은 발생하지 않는다.
이 때, 고전위 아일랜드 영역(201)에서의 n- 반도체층(2)에서도, 전극(56)을 형성함으로써, 마찬가지 이유로부터 전극(56)을 설치하지 않은 경우보다도 전계집중을 완화할 수 있고, 반도체장치의 내압저하를 억제 할 수 있다.
또한, 도 10에 도시한 것과 같이, 전극(16)을 형성하지 않고, 제1필드 플레이트 15b측의 게이트 전극 15a의 단부를, 제1필드 플레이트 15b측으로 연장하였을 경우에는, 그 연장 부분에 의한 정전차폐효과에 의해 배선(30)의 전위에 의거한 전계집중을 완화할 수 있는 것과 같이 생각된다. 그러나, 이러한 경우에도, 도 10에 도시한 것과 같이, 게이트 전극 15a의 제1필드 플레이트 15b측의 단부 부근에서 등전위선(90)이 밀집하고, n- 반도체층(2)의 상부면 부근에는 전계집중 부분 95b이 형성된다. 본 실시예 1에서는, 게이트 전극 15a와 제1필드 플레이트 15b간에 그들과 떨어져서 전극(16)을 설치하고 있기 때문에, 전술한 것과 같이, 게이트 전극 15a와 전극(16) 사이, 및 전극(16)과 제1필드 플레이트 15b 사이에 등전위면을 형성할 수 있는 점으로부터, 이 경우와는 달리 전계집중을 완화할 수 있다.
도 11은, 전극(16)을 형성하였을 경우와, 전극(16)을 형성하지 않았을 경우와, 게이트 전극 15a의 단부를 연장하였을 경우의 반도체장치에서의 절연 내압의 실측값을 도시한 도면이다. 도면 중의 동그라미 표시는 전극(16)을 설치하였을 경우, 즉, 본 실시예1에 따른 반도체장치의 내압을 도시하고 있고, 마름모 표시는 전극(16)을 설치하지 않았을 경우의 내압을 도시하고 있다. 그리고, 도면 중의 사각형 표시는 게이트 전극 15a의 제1필드 플레이트 15b측의 단부를 상기 제1필드 플레이트 15b 측으로 연장한 경우의 내압을 도시하고 있다. 여기서, 가로축에 표시되는 필드 플레이트의 길이 L은, 도 10에 표시되는 길이 L을 의미하고 있다. 또한, 사각형 표시로 표시되는, 게이트 전극 15a의 제1필드 플레이트 15b측의 단부를 연장한 경우의 내압 결과는 배선(30)을 설치하지 않았을 경우의 값이다.
도 11에 도시한 것과 같이, 실측치로부터도, 전극(16)을 설치함으로써 내압이 향상하고 있는 점을 이해할 수 있다. 또한, 게이트 전극 15a의 제1필드 플레이트 15b측의 단부를, 제1필드 플레이트 15b에 근접함에 따라 내압이 저하하고 있음을 이해할 수 있다.
[실시예 2]
도 12는 본 발명의 실시예 2에 따른 반도체장치의 구조를 모식적으로 도시한 평면도이고, 도 13∼15는 도 12중의 화살표시 D-D∼F-F에서의 단면도를 각각 도시하고 있다. 본 실시예 2에 따른 반도체장치는, 전술한 실시예 1에 따른 반도체장치로써, 전극(16)을 MOS 트랜지스터(102)의 게이트 전극 15a에 전기적으로 접속한 것이다.
이 때, 도 12에서는, 제2필드 플레이트 20a의 절단 부위(29) 부근을 확대하여 도시하고 있고, 도면의 복잡함을 피하기 위하여, 도 13∼15에서의 절연막(21, 23)의 기재를 생략하고 있다. 또한, 도 12에서는, 평면으로 도시될 경우에 보이지 않는 것에 대해서는 점선으로 도시하고 있다.
도 12∼15에 도시한 것과 같이, 전극(16)은, 절연막(21) 내에 그것을 관통하도록 설치된 복수의 컨택 플러그(26)에 의해 제2필드 플레이트 20a와 전기적으로 접속되어 있다. 그리고, 제2필드 플레이트 20a는, 컨택 플러그 22a에 의해 게이트 전극 15a와 전기적으로 접속되어 있다. 따라서, 전극(16)은, 게이트 전극 15a와 전기적으로 접속되게 된다.
복수의 컨택 플러그(26)는 서로 떨어져서 배치되어 있고, 제2필드 플레이트20a에 따라 연장하여 존재하고 있다. 그리고, 컨택 플러그(26)는 배선(30)의 아래쪽에서는 배치되지 않고 있다. 따라서, 컨택 플러그(26)는, 제2필드 플레이트 20a 와 마찬가지로, n+ 불순물영역(12)을 거의 둘러싸도록 배치되어 있다. 그 밖의 구조에 대해서는 실시예 1과 마찬가지이기 때문에 그 설명은 생략한다.
이와 같이, 본 실시예 2에 따른 반도체장치에서는, 전극(16)이 게이트 전극 15a와 전기적으로 접속되어 있다. 그리고, 통상, 게이트 전극 15a에는 접지전위 혹은 수십 V의 저전위가 인가되는 점으로부터, 상기 전극(16)의 전위는 안정하게 된다.
전술한 실시예 1에 따른 전극(16)은, 주위로부터 절연된 플로팅 전극이기 때문에 그 전위가 안정되지 않고, 반도체장치의 동작 상태에 따라서는 n- 반도체층(2)의 상부면 부근에 전계집중을 야기하는 일이 있었다.
그러나, 본 실시예 2에 따른 반도체장치에서는, 전극(16)의 전위가 안정되기 때문에, 반도체장치의 동작 상태에 의거한 전계집중의 발생을 억제 할 수 있다.
이 때, 도 13중의 등전위선(90)이 도시한 것과 같이, 전극(16)을 게이트 전극 15a에 전기적으로 접속함으로써, 제2필드 플레이트 20a가 절단되어 있는 부분에서의 전위분포는 실시예 1로부터 변화된다. 그러나, 전극(16)은 게이트 전극 15a 및 제1필드 플레이트 15b와 떨어져서 배치되어 있는 점으로부터, 게이트 전극 15a와 전극(16)간, 및 전극(16)과 제1필드 플레이트 15b간에 등전위면을 형성할 수 있으므로, 전극(16)이 없는 종래의 반도체장치보다도, 제2필드 플레이트 20a가 절단되어 있는 부분에서의 전계집중을 완화할 수 있다.
마찬가지로, 제2필드 플레이트 20a가 형성되어 있는 부분에서는, 도 14, 15중의 등전위선(90)이 도시한 것과 같이, 전극(16)을 게이트 전극 15a에 전기적으로 접속함으로써 전위분포가 실시예 1로부터 변화된다. 그러나, 제2필드 플레이트 20a와 전극(16)을 접속하는 컨택 플러그(26)는 서로 떨어져서 설치되어 있는 점으로부터, 컨택 플러그(26) 사이에 등전위면을 형성할 수 있으므로, 전극(16)을 게이트 전극 15a에 전기적으로 접속하더라도, 제2필드 플레이트 20a가 형성되어 있는 부분에서의 전계집중은 발생하지 않는다.
[실시예 3]
도 16은 본 발명의 실시예 3에 따른 반도체장치의 구성을 도시하는 블록도이다. 전술한 실시예 1에 따른 반도체장치는, 저전위의 신호를 고전위로 시프트하는 레벨 시프트회로를 구비하고 있었지만, 본 실시예 3에 따른 반도체장치는, 고전위의 신호를 저전위로 시프트하는 레벨 시프트회로를 구비하고 있다.
본 실시예 3에 따른 반도체장치는, 실시예 1에 따른 반도체장치와 마찬가지로 RESURF 효과를 이용하여 고내압을 실현하고 있는 HVIC이며, 도 16에 도시한 것과 같이, 전술한 저전위 로직회로(100) 및 고전위 로직회로(101)와, p채널형의 MOS 트랜지스터(105)와, 저항(106)을 구비하고 있다.
MOS 트랜지스터(105)와 저항(106)은, 고전위 로직회로(101)로부터 출력되는 고전위의 신호를 저전위로 레벨 시프트하여 저전위 로직회로(100)에 입력한다. MOS 트랜지스터(105)의 게이트는 고전위 로직회로(101)에 접속되어 있고, 그 소스에는 전위 VH가 인가된다. 또한, MOS 트랜지스터(105)의 드레인에는 저전위 로직회로(100) 및 저항(106)의 일단이 접속되어 있고, 상기 저항(106)의 타단에는 접지전위가 인가된다.
이상과 같은 구성을 이루는 본 실시예 3에 따른 반도체장치에서는, 고전위 로직회로(101)가 High레벨 신호를 출력하고 있을 경우에는, MOS 트랜지스터(105)는 오프 상태가 되고, 저전위 로직회로(100)에는 접지전위의 Low레벨 신호가 입력된 다. 그리고, 고전위 로직회로(101)로부터 펄스형의 Low레벨 신호가 출력되면, MOS 트랜지스터(105)가 온 상태가 되어 저항(106)에 전류가 흐른다. 그렇게 하면, 저항(106)의 양단에 전위차가 발생하고, 저전위 로직회로(100)에 입력되는 신호의 레벨이 변화된다. 이에 따라, 고전위 로직회로(101)로부터 출력되는 고전위의 펄스신호가, 그것과는 극성이 다른 저전위의 펄스신호로 변환되어 저전위 로직회로(100)에 입력된다. 따라서, 저전위 로직회로(100)는 고전위 로직회로(101)로부터 출력되는 신호에 의거하여 동작할 수 있다.
다음으로, 본 실시예 3에 따른 반도체장치의 구조에 관하여 설명한다. 도 17은 본 실시예 3에 따른 반도체장치의 구조를 모식적으로 도시한 평면도이며, 도 18∼20은 도 17중의 화살표 G-G∼I-I에서의 단면도를 각각 도시하고 있다. 이 때, 도 17에서는 도면의 복잡함을 피하기 위하여, 도 18∼20에서의 절연막(23)의 기재를 생략하고, 또한, 절연막(21) 상에 형성되어 있는 것 중에서 필드 플레이트 120a, 60d만을 기재하고 있다.
도 17∼20에 도시한 것과 같이, 본 실시예 3에 따른 반도체장치에서는, 실시예 1에 따른 반도체장치와 마찬가지로, p- 반도체기판(1) 상에 n- 반도체층(2)이 형성되어 있다. n- 반도체층(2)에는, 그 상부면으로부터 p- 반도체기판(1)과의 계면에 걸쳐서 p 불순물영역(3)이 형성되어 있다. p 불순물영역(3)은, 실시예 1과 마찬가지로, n- 반도체층(2)의 일부를 둘러싸도록 형성되어 있고, n- 반도체층(2) 내에 고전위 로직회로(101)가 배치되는 고전위 아일랜드 영역(201)을 구분하고 있다.
고전위 아일랜드 영역(201) 내의 n- 반도체층(2)과 p- 반도체기판(1)과의 계면에는 n+ 매립 불순물영역(51)이 선택적으로 형성되어 있다. 본 실시예 3에 따른 n+ 매립 불순물영역(51)은, 고전위 아일랜드 영역(201) 내의 n- 반도체층(2)의 주변 단부와 p- 반도체기판(1)과의 계면에는 형성되어 있지 않고, 또한, 도 19에 도시한 것과 같이, 고전위 아일랜드 영역(201) 내의 n- 반도체층(2)과 p- 반도체기판(1)과의 계면의 일부(180)를 둘러싸도록 형성되어 있다. 그리고, n+ 매립 불순물영역(51)의 위쪽에서는 n- 반도체층(2)에 고전위 로직회로(101)가 형성되어 있다.
고전위 아일랜드 영역(201) 내의 n- 반도체층(2)의 상부면 내에는 n+ 불순물영역(52)이 형성되어 있다. 본 실시예 3에 따른 n+ 불순물영역(52)은, n+ 매립 불순물영역(51)의 위쪽에서, 고전위 로직회로(101)가 형성되어 있는 부분을 피하여 형성되어 있고, 고전위 로직회로(101)를 평면으로 도시될 경우에 둘러싸고 있다. 따라서, n+ 불순물영역(52)은, p 불순물영역(3)과 고전위 로직회로(101)간의 n- 반도체층(2)에 부분적으로 형성되어 있다.
또한, n+ 불순물영역(52)은, n+ 매립 불순물영역(51)으로 둘러싸인 상기 계면의 일부(180)를 평면으로 도시될 경우에 둘러싸도록 형성되어 있고, 이것에 의해, 고전위 아일랜드 영역(201) 내의 n- 반도체층(2)에 MOS 트랜지스터(105)가 형성되는 pMOS 영역(205)을 구분하고 있다.
도 18, 20에 도시한 것과 같이, n+ 불순물영역(52)과 p 불순물영역(3)간의 n- 반도체층(2)의 상부면 상에는 분리 절연막(17)이 형성되어 있고, 상기 분리 절연막(17) 상에는 제1필드 플레이트 55a∼55e가 형성되어 있다. 이 때, 제1필드 플레이트 55a∼55e의 구조에 대해서는 실시예 1과 마찬가지이기 때문에, 그 설명은 생략한다.
제1필드 플레이트 55a∼55e 중에서 n+ 불순물영역(52)과 가장 가까운 제1필드 플레이트 55e와, 그 인접하게 위치하는 제1필드 플레이트 55d간의 간격에는 전극(156)이 배치되어 있다. 전극(156)은, 분리 절연막(17) 상에 제1필드 플레이트 55d, 55e와 떨어져서 설치되어 있고, 평면으로 도시될 경우에 고전위 로직회로(101)를 둘러싸고 있다.
전극(156)은 필드 플레이트로서 기능하고, 제1필드 플레이트 55a∼55e 및 전극(156)은 서로 정전결합함과 동시에, n- 반도체층(2) 상부면과도 정전결합함에 의해 n- 반도체층(2)의 상부면에서의 전계집중을 완화하는 기능을 가진다.
도 19에 도시한 것과 같이, pMOS 영역(205) 내의 n- 반도체층(2)의 상부면으로부터, n+ 매립 불순물영역(51)에 의해 둘러싸였던 상기 계면의 일부(180)의 중앙 부에 걸쳐서, n- 반도체층(2) 내부에 p 불순물영역(133)이 형성되어 있다. p 불순물영역(133)과 n+ 불순물영역(52)간의 n- 반도체층(2)의 상부면 내에는, MOS 트랜지스터(105)의 드레인 전극(124)과 전기적으로 접속된 p+ 불순물영역(112)이 p 불순물영역(133)과 떨어져서 형성되어 있다. 그리고, p+ 불순물영역(112)은 평면으로 도시될 경우에 p 불순물영역(133)을 둘러싸도록 형성되어 있다.
p+ 불순물영역(112)과 n+ 불순물영역(52)간의 n- 반도체층(2)의 상부면 내에는, p+ 불순물영역(112)과 접속되어 p- 불순물영역(113)이 형성되어 있고, 상기 p- 불순물영역(113)은 평면으로 도시될 경우에 p 불순물영역(133)을 둘러싸고 있다. 그리고, n+ 매립 불순물영역(51)의 위쪽으로서, p- 불순물영역(113)과 n+ 불순물영역(52)간의 n- 반도체층(2)의 상부면 내에는, p- 불순물영역(113)과 소정 거리를 이루어서 MOS 트랜지스터(105)의 소스 영역(114)이 형성되어 있다. 소스 영역(114)은 n+ 불순물영역(52)과 접속되어 있고, p 불순물영역(133)을 평면으로 도시될 경우에 둘러싸고 있다. 이 때, 소스 영역(114)은 p+ 불순물영역이다.
드레인 전극(124)과 전기적으로 접속된 p+ 불순물영역(112)과 소스 영역(114)간의 n- 반도체층(2)의 상부면 상에는 분리 절연막(17)이 형성되어 있다. 구 체적으로는, n- 반도체층(2)의 상부면 내에 형성된 p- 불순물영역(113)의 상부면 상에 분리 절연막(17)이 형성되어 있다. 이 분리 절연막(17) 상에는, MOS 트랜지스터(105)의 게이트 전극 115a와 제1필드 플레이트 115b∼115e가 형성되어 있다.
게이트 전극 115a와 제1필드 플레이트 115b∼115e는, n+ 불순물영역(52)으로부터 p+ 불순물영역(112)을 향하는 방향을 따라 서로 떨어져서 순차적으로 배치되어 있고, 평면으로 도시될 경우에 p 불순물영역(133)을 둘러싸도록 형성되어 있다.
게이트 전극 115a는, 분리 절연막(17)으로부터 소스 영역(114) 쪽으로도 연장되어 있고, 소스 영역(114)과 p- 불순물영역(113)으로 끼워진 n- 반도체층(2)의 상부면을 접촉하지 않고 피복되어 있다. 이 때, 게이트 전극 115a가 피복되어 있는, 소스 영역(114)과 p- 불순물영역(113)으로 끼워진 n- 반도체층(2)의 상부면 상에는 게이트 절연막이 존재하지만, 도면에서는 상기 게이트 절연막을 절연막(21)에 포함시켜서 기재하고 있다.
게이트 전극 115a 및 제1필드 플레이트 115b∼115e 중에서, n+ 불순물영역(52)와 가장 가까운 게이트 전극 115a와, 그 인접하게 위치하는 제1필드 플레이트 115b간의 간격에는 전극(116)이 배치되어 있다. 전극(116)은, 분리 절연막(17) 상에 게이트 전극 115a 및 제1필드 플레이트 115b와 떨어져서 설치되어 있고, 평면으로 도시될 경우에 p 불순물영역(133)을 둘러싸고 있다.
게이트 전극 115a 및 전극(116)은 필드 플레이트로서 기능하고, 게이트 전극 115a, 제1필드 플레이트 115b∼115e 및 전극(116)은 서로 정전결합함과 동시에, n- 반도체층(2) 상부면과 정전결합함에 의해, 드레인 전극(124)에 전기적으로 접속된 p+ 불순물영역(112)과 소스 영역(114)간의 전위차에 의거한 n- 반도체층(2)의 상부면에서의 전계집중을 완화하는 기능을 달성한다. 이 때, 게이트 전극 115a는 필드 플레이트로서도 기능함으로써, 이후 상기 게이트 전극 115a를 「제1필드 플레이트 115a」라고 부를 경우가 있다.
고전위 아일랜드 영역(201) 이외에서의 n- 반도체층(2)에는, 저전위 로직회로(100)와, 저항(106)으로서 기능하는 p+ 불순물영역(도시하지 않음)이 형성되어 있고, 이 저전위 로직회로(100) 등이 형성되어 있는 n- 반도체층(2)과, 고전위 아일랜드 영역(201)에서의 n- 반도체층(2)과는 p 불순물영역(3)으로 구분되어 있다.
n- 반도체층(2) 및 분리 절연막(17) 상에는, 제1필드 플레이트 55a∼55e, 115a∼115e 및 전극(116, 156)을 피복하여 절연막(21)이 형성되어 있다. 그리고, 전극(119)과 MOS 트랜지스터(105)의 소스 전극(118)이 절연막(21) 내에 그것을 관통하여 설치되어 있고, 소스 전극(118)은 n+ 불순물영역(52) 및 소스 영역(114)에 접촉하고, 전극(119)은 p+ 불순물영역(112)과 접촉하고 있다. 소스 전극(118) 및 전극(119)은 평면으로 도시될 경우에 p 불순물영역(133)을 둘러싸도록 형성되어 있다.
절연막(21) 상에는, 제2필드 플레이트 60a∼60d, 120a∼120d가 형성되어 있다. 제2필드 플레이트 60a∼60d는, 제1필드 플레이트 55a∼55e의 위쪽에 설치되어 있고, p 불순물영역(3)으로부터 n+ 불순물영역(52)을 향하는 방향을 따라 서로 떨어져서 순차적으로 배치되어 있다. 그리고, 제2필드 플레이트 60a∼60d는, 실시예 1과 마찬가지로, 각각 제1필드 플레이트 55a∼55e간의 간격의 위쪽에 배치되어 있다. 그리고, 각각의 제2필드 플레이트 60a∼60d는, 그 아래쪽에 위치하는 서로 인접하는 2개의 제1필드 플레이트의 단부와 평면으로 도시될 경우에 겹치도록 형성되어 있다.
제2필드 플레이트 60a∼60d 중에서 제2필드 플레이트 60a∼60c는 평면으로 도시될 경우에 고전위 로직회로(101)를 완전히 둘러싸고 있다. 그리고, 나머지의 제2필드 플레이트 60d는, 도 17에 도시한 것과 같이, 배선(130)의 아래쪽에서 절단 부위 69d를 갖고 있고, 상기 절단 부위 69d이외에서 평면으로 도시될 경우에 고전위 로직회로(101)를 거의 둘러싸고 있다.
제2필드 플레이트 120a∼120d는, 필드 플레이트 115a∼115e의 위쪽에 설치되어 있고, n+ 불순물영역(52)으로부터 p+ 불순물영역(112)을 향하는 방향을 따라 서로 떨어져서 순차적으로 배치되어 있다. 그리고, 제2필드 플레이트 120a∼120d는, 각각 제1필드 플레이트 115a∼115e간의 간격의 위쪽에 배치되어 있다. 즉, 제1필드 플레이트 115a∼115e에서의 임의의 서로 인접하는 2개의 제1필드 플레이트간의 간격의 위쪽에는, 제2필드 플레이트 120a∼120d의 어느 하나가 배치되어 있다. 그리고, 각각의 제2필드 플레이트 120a∼120d는, 그 아래쪽에 위치하는 서로 인접하는 2개의 제1필드 플레이트의 단부와 평면으로 도시될 경우에 겹치도록 형성되어 있다.
제2필드 플레이트 120a∼120d 중에서 제2필드 플레이트 120b∼120d는 평면으로 도시될 경우에 p 불순물영역(133)을 완전히 둘러싸고 있다. 그리고, 나머지의 제2필드 플레이트 120a는, 도 17에 도시한 것과 같이, 배선(130)의 아래쪽에서 절단 부위(129)를 갖고 있고, 상기 절단 부위(129)이외에 있어서 평면으로 도시될 경우에 p 불순물영역(133)을 거의 둘러싸고 있다. 또한, 제2필드 플레이트 120d는 전극(119)과 접속되어 있다.
게이트 전극 115a와 제2필드 플레이트 120a는, 절연막(21) 내에 그것을 관통하여 설치된 컨택 플러그 122a로 전기적으로 접속되어 있고, 제1필드 플레이트 115e와 제2필드 플레이트 120d는, 절연막(21) 내에 그것을 관통하여 설치된 컨택 플러그 122d로 전기적으로 접속되어 있다. 또한, 제1필드 플레이트 55a와 제2필드 플레이트 60a는, 절연막(21) 내에 그것을 관통하여 설치된 컨택 플러그 62a로 전기적으로 접속되어 있고, 제1필드 플레이트 55e와 제2필드 플레이트 60d는, 절연막(21) 내에 그것을 관통하여 설치된 컨택 플러그 62d로 전기적으로 접속되어 있다.
컨택 플러그 122a, 122d는, 각각 제2필드 플레이트 120a, 120d에 따라 연속하여 존재하고 있고, 배선(130)의 아래쪽에서는 존재하지 않는다. 따라서, 컨택 플러그 122a, 122d는 제2필드 플레이트 120a와 마찬가지로 p 불순물영역(133)을 거의 둘러싸게 된다. 또한, 컨택 플러그 62a, 62d는, 실시예 1과 마찬가지로, 각각 제2필드 플레이트 60a, 60d에 따라 연속하여 존재하고 있고, 배선(130)의 아래쪽에서는 존재하지 않는다.
이 때, 제1필드 플레이트 55b∼55d, 115b∼115d 및 제2필드 플레이트 60b, 60c, 120b, 120c는 주변으로부터 절연된 플로팅 전극이다. 또한, 제1필드 플레이트 115a 및 제2필드 플레이트 120a는 서로 접속되어 있다고 하는 상황이외에는 주변으로부터 절연되어 있고, 플로팅 전극이다. 또한, 제1필드 플레이트 55e 및 제2필드 플레이트 60d는, 실시예 1과 마찬가지로, 서로 접속되어 있다고 하는 상황이외에는 주변으로부터 절연되고 있는 플로팅 전극이다.
절연막(21) 상에는, 소스 전극(118), 전극(119) 및 제2필드 플레이트 60a∼60d, 120a∼120d를 피복하여 절연막(23)이 형성되어 있다. 그리고, MOS 트랜지스터(105)의 드레인 전극(124)이, 절연막(23) 내에 그것을 관통하여 전극(119)에 접촉하도록 설치되어 있다. 이와 같이 하여, p+ 불순물영역(112)과 MOS 트랜지스터(105)의 드레인 전극(124)이 전기적으로 접속된다.
절연막(23) 상에는, 드레인 전극(124)과 저전위 로직회로(100)를 전기적으로 접속하는 배선(130)이 형성되어 있고, 이에 따라, 도 16에 도시한 것과 같이, MOS 트랜지스터(105)의 드레인과 저전위 로직회로(100)가 접속된다. 드레인 전극(124)으로부터 출발한 배선(130)은, 제1필드 플레이트 115a∼115e 및 제2필드 플레이트 120b∼120d의 위쪽을 지나고, 그리고, 제1필드 플레이트 55a∼55e 및 제2필드 플레 이트 60a∼60c의 위쪽을 지나며, 고전위 아일랜드 영역(201)을 구분하는 p 불순물영역(3)의 위쪽을 지나서 저전위 로직회로(100)에 도달하고 있다.
절연막(23) 상에는, 제2필드 플레이트 120a와 고전위 로직회로(101)를 전기적으로 접속하는 배선(131)도 설치되어 있다. 배선(131)과 제2필드 플레이트 120a는, 절연막(23)을 관통하는 도시되지 않은 컨택 플러그로 전기적으로 접속되어 있다. 이에 따라, 고전위 로직회로(101)로부터 신호가 제2필드 플레이트 120a를 통해 MOS 트랜지스터(105)의 게이트 전극 115a에 주어진다. 또한, 절연막(23) 상에는, 저항(106)으로서 기능하는 p+ 불순물영역과 배선(130)을 전기적으로 접속하는 도시되지 않은 배선도 설치되어 있고, 상기 배선은, 절연막(21, 23)을 관통하는, 저항(106)으로서 기능하는 p+ 불순물영역과 접촉하여 설치된 전극과 접속된다.
이 때, 게이트 전극 115a, 제1필드 플레이트 115b∼115e 및 전극(116, 156)은 예를 들어, 폴리실리콘으로 이루어지고, 제2필드 플레이트 120a∼120d 및 배선(130, 131)은 예를 들어, 알루미늄으로 이루어진다.
이상과 같은 구조를 이루는 본 실시예 3에 따른 반도체장치에서는, MOS 트랜지스터(105)의 소스 전극(118)에 전위 VH가 인가되고, 저항(106)으로서 기능하는 p+ 불순물영역의 단부에 접지전위가 인가된다. 따라서, 고전위 로직회로(101)로부터 수백 V의 High레벨 신호가 출력되면, MOS 트랜지스터(105)가 오프 상태로 되고, 저항(106)으로서 기능하는 p+ 불순물영역에는 전류가 흐르지 않는 점으로부터, 배선 (130)에는 접지전위가 인가된다.
그리고, 고전위 로직회로(101)로부터 펄스형의 Low레벨의 신호가 출력되면, 배선(131), 제2필드 플레이트 120a 및 컨택 플러그 122a를 통해 상기 신호가 게이트 전극 115a에 인가된다. 이에 따라, MOS 트랜지스터(105)가 온 상태로 되고, 저항(106)으로서 기능하는 p+ 불순물영역에 전류가 흘러서, 상기 p+ 불순물영역의 저전위 로직회로(100) 측의 단부 전위가 수십 V까지 상승한다. 이 결과, 고전위 로직회로(101)로부터 출력된 고전위의 신호가 저전위로 레벨 시프트하여 저전위 로직회로(100)에 입력된다.
이 때, 온 상태의 MOS 트랜지스터(105)에서는, 소스 전극(118)으로부터, 소스 영역(114), n- 반도체층(2), p- 불순물영역(113), p+ 불순물영역(112) 및 전극(119)을 순차적으로 지나서, 드레인 전극(124)에 전류가 흐른다. 또한, MOS 트랜지스터(105)에서는, p- 불순물영역(113)이 저항으로서 기능하기 때문에, 드레인 전극(124)의 전위는 수십 V까지밖에 상승하지 않는다. 따라서, 배선(130)의 전위는 수십 V까지의 저전위가 된다.
본 실시예 3에 따른 반도체장치에서는, p 불순물영역(3, 133), p- 불순물영역(113) 및 p- 반도체기판(1)에는 접지전위가 인가되고, 고전위 아일랜드 영역(201)에서의 n- 반도체층(2), n+ 매립 불순물영역(51) 및 n+ 불순물영역(52)에는 전위 VH가 인가된다. 이에 따라, 실시예 1과 마찬가지로, RESURF 효과에 의해, p 불순물영역(3)과 n+ 불순물영역(52)간의 n- 반도체층(2)에 그 상부면까지 공핍층이 형성된다. 이 결과, 고전위 로직회로(101)가 공핍층으로 둘러싸이게 되어, 고내압의 고전위 로직회로(101)를 얻을 수 있다.
또한, 전술한 것과 같이, p 불순물영역(133) 및 p- 불순물영역(113)에는 접지전위가 인가되고, n- 반도체층(2)에는 전위 VH가 인가되는 점으로부터, RESURF 효과에 의해, p 불순물영역(133)과 n+ 불순물영역(52)간의 n- 반도체층(2) 및 p- 불순물영역(113)에 그들의 상부면까지 공핍층이 형성된다. 따라서, n- 반도체층(2)에서의 MOS 트랜지스터(105)가 형성되어 있는 pMOS 영역(205)의 대부분에 공핍층이 형성된다. 그 결과, 고내압의 MOS 트랜지스터(105)를 얻을 수 있다. 이 때, 도 17에서 사선으로 표시되는 RESURF 분리영역(300, 302)은 본 반도체장치에서 공핍층이 형성되는 영역을 개략적으로 도시하고 있다.
본 실시예 3에 따른 반도체장치로써, 전술한 것과 같이 배선(130)에 저전위가 인가된다. 따라서, 본 실시예 3과는 달리 제1필드 플레이트 55a∼55e 및 제2필드 플레이트 60a∼60d가 존재하지 않으면, 배선(130)의 전위에 의해, p 불순물영역(3)과 n+ 불순물영역(52)간의 n- 반도체층(2)에서 공핍층의 신장이 촉진되어, n+ 불순물영역(52) 부근의 n- 반도체층(2)의 상부면에서 전계집중이 발생할 우려가 있다.
그러나, 본 실시예 3에서는, 제2필드 플레이트 60a∼60d와, 그 아래쪽에 위치하는 제1필드 플레이트 55a∼55e가 정전결합함에 의해, 배선(130)의 전위에 의거한 n- 반도체층(2)의 상부면 부근에서의 전계집중을 완화할 수 있다.
마찬가지로, 본 실시예 3에서는, 제2필드 플레이트 120a∼120d와, 그 아래쪽에 위치하는 제1필드 플레이트 115a∼115e가 정전결합함에 의해, 배선(130)의 전위에 의거한 n- 반도체층(2)의 상부면 부근에서의 전계집중을 완화할 수 있다.
또한, 본 실시예 3에서는, p 불순물영역(3) 및 n+ 불순물영역(52)에는, 각각 접지전위 및 전위 VH가 인가되기 때문에, 실시예 1에서 설명한 것과 같이, 제1필드 플레이트 55a 및 제2필드 플레이트 60a의 전위는 접지전위에 가까운 값이 되고, 제1필드 플레이트 55e 및 제2필드 플레이트 60d의 전위는 전위 VH에 가까운 값이 된다. 따라서, 제1필드 플레이트 55a∼55e 및 제2필드 플레이트 60a∼60d의 전위는, 그들간의 정전결합에 의해, p 불순물영역(3)으로부터 n 불순물영역(52)에 근접함에 따라, 접지전위 부근의 저전위로부터 수백 V의 고전위까지 변화한다.
또한, 본 실시예 3에서는, p+ 불순물영역(112)에는 수십 V까지의 저전위가 인가되기 때문에, 상기 p+ 불순물영역(112)과 전기적으로 접속된 제1필드 플레이트 115e 및 제2필드 플레이트 120d의 전위는 수십 V까지의 저전위가 된다. 또한, 게이트 전극 115a에는 수백 V의 고전위가 인가되기 때문에, 그것에 전기적으로 접속된 제2필드 플레이트 120a의 전위도 수백 V의 고전위가 된다. 따라서, 제1필드 플 레이트 115a∼115e 및 제2필드 플레이트 120a∼120d의 전위는, 그들간의 정전결합에 의해, n+ 불순물영역(52)으로부터 p+ 불순물영역(112)에 근접함에 따라, 수백 V의 고전위로부터 수십 V의 저전위까지 변화한다.
이 때, 제2필드 플레이트 120a가 본 실시예 3과 달리 게이트 전극 115a와 전기적으로 접속되어 있지 않을 경우에도, 그들간의 정전결합에 의해, 제2필드 플레이트 120a의 전위는 고전위가 된다. 또한, 제2필드 플레이트 120d가 전극(119)과 접속되어 있지 않을 경우에도, p+ 불순물영역(112)과 가장 가까운 제1필드 플레이트 115e가 p+ 불순물영역(112)의 전위의 영향을 받아서 저전위가 되고, 제2필드 플레이트 120d는 상기 제1필드 플레이트 115e와 정전결합함에 의해 저전위가 된다.
이와 같이, 본 실시예 3에서는, 제2필드 플레이트 60d, 120a의 전위가 고전위가 되기 때문에, 수십 V까지의 저전위가 인가되는 배선(130)과 제2필드 플레이트 60d, 120a간에 큰 전위차가 발생한다. 따라서, 본 실시예 3과는 달리 제2필드 플레이트 60d, 120a가 절단 부위 69d, 129를 갖고 있지 않을 경우에는, 배선(130)과 제2필드 플레이트 60d, 120a에 끼워지는 절연막(23)이 절연 파괴되는 일이 있다. 본 실시예 3에서는, 절단 부위 69d, 129를 설치함으로써, 배선(130)의 아래쪽에서 제2필드 플레이트 60d, 120a를 설치하고 있지 않기 때문에, 배선(130)과, 제2필드 플레이트 60d, 120a간의 전위차에 기인하는 절연막(23)의 절연파괴를 방지할 수 있다.
또한, 본 실시예 3에 따른 반도체장치에서는, 절연막(23)의 절연파괴를 방지 하기 위하여 설치한 제2필드 플레이트 120a의 절단 부위(129)의 아래쪽에서는, 제1필드 플레이트 115a, 115b간의 간격에 그들과 떨어져서 전극(116)을 설치하고 있다. 이에 따라, 상기 전극(116)을 설치하고 있지 않을 경우보다도, 저전위가 인가되는 배선(130)의 전위에 의거한 n- 반도체층(2) 상부면 부근에서의 전계집중이 완화되어, 본 실시예 3에 따른 반도체장치의 내압을 향상할 수 있다.
마찬가지로, 제2필드 플레이트 60d의 절단 부위 69d의 아래쪽에서는, 제1필드 플레이트 55d, 55e간의 간격에 그들과 떨어져서 전극(156)을 설치하고 있기 때문에, 상기 전극(156)을 설치하고 있지 않을 경우보다도, 배선(130)의 전위에 의거한 n- 반도체층(2) 상부면 부근에서의 전계집중이 완화되어, 본 실시예 3에 따른 반도체장치의 내압을 향상할 수 있다.
도 21, 22는 본 실시예 3에 따른 반도체장치에서의 전위분포를 도시한 도면이고, 도 23은 본 실시예 3에 따른 반도체장치에서 전극(156)을 설치하지 않았을 경우의 전위분포를 도시한 도면이다. 도 21, 23은 제2필드 플레이트 60d가 절단되어 있는 부분에서의 전위분포를 나타내고 있고, 도 22는 제2필드 플레이트 60d가 절단되어 있지 않은 부분에서의 전위분포를 나타내고 있다.
도 23에 도시한 것과 같이, 전극(156)을 설치하지 않았을 경우에는, 배선(130)의 아래쪽에서 제2필드 플레이트 60d를 절단하고 있기 때문에, 제1필드 플레이트 55d, 55e간의 n- 반도체층(2)의 상부면 부근의 전위분포가 배선(130)의 전위의 영향을 받아, 제1필드 플레이트 55e의 제1필드 플레이트 55d 측의 단부 부근에서 등전위선(90)이 밀집한다. 따라서, 도 23에 도시한 것과 같이, 제1필드 플레이트 55e의 제1필드 플레이트 55d측의 단부 가까이의 n- 반도체층(2)의 상부면 부근에는 전계집중 부분 95c가 형성된다. 이에 따라, 반도체장치의 내압이 저하한다.
한편, 도 21에 도시한 것과 같이, 전극(156)을 설치하였을 경우에는, 전극(156)의 정전차폐효과에 의해, 배선(130)의 전위가 n- 반도체층(2) 상부면 부근의 전위분포에 주는 영향을 감소할 수 있고, 공핍층의 신장을 억제할 수 있다. 게다가, 전극(156)이, 제1필드 플레이트 55d, e 및 n- 반도체층(2) 상부면과 정전결합 함으로써, 제1필드 플레이트 55d와 전극(156)간, 및 전극(156)과 제1필드 플레이트 55e간에 등전위면을 형성할 수 있다. 따라서, 제1필드 플레이트 55d, 55e 사이에서의 등전위선(90)이 드물어진다. 그 때문에, 제1필드 플레이트 55d, 55e간의 n- 반도체층(2)의 상부면 부근에서의 전계집중을 완화할 수 있고, 제2필드 플레이트 60d에 절단 부위 69d를 설치한 것에 의한 반도체장치의 내압저하를 억제할 수 있다. 그 결과, 원하는 내압을 갖는 반도체장치를 용이하게 실현할 수 있다.
또한, 전술한 것과 같이, 전극(156)이, 제1필드 플레이트 55d, 55e 및 n- 반도체층(2) 상부면과 정전결합하기 때문에, 상기 전극(156)의 전위는, 제1필드 플레이트 55d의 전위와 제1필드 플레이트 55e의 전위의 중간전위로 바이어스 된다. 따라서, 도 22에 도시한 것과 같이, 제2필드 플레이트 60d가 절단되어 있지 않은 부분에서는, 전극(156)을 설치하였다고 하더라도 전위분포가 왜곡되지 않아 전계집중 은 발생하지 않는다.
이 때, pMOS 영역(205)에서의 n- 반도체층(2)에서도, 전극(116)을 형성함으로써, 마찬가지의 이유로부터 전극(116)을 설치하지 않은 경우보다도 전계집중을 완화할 수 있고, 반도체장치의 내압 저하를 억제할 수 있다.
본 실시예 3에서는, 전극(116)으로서 주변으로부터 절연된 플로팅 전극을 채용하였지만, 전술한 실시예 2와 마찬가지로, 전극(116)을 게이트 전극 115a와 전기적으로 접속하여도 좋다. 도 24는, 이 경우의 본 실시예 3에 따른 반도체장치의 단면도를 나타내고 있고, 전극(116)이 배치되어 있는 부분을 확대하여 도시하고 있다.
도 24에 도시한 것과 같이, 전극(116)과 제2필드 플레이트 120a를, 절연막(21) 내에 그것을 관통하여 설치된 컨택 플러그(126)로 전기적으로 접속한다. 이에 따라, 전극(116)과 게이트 전극 115a가 전기적으로 접속된다. 따라서, 전극(116)의 전위가 안정되고, 실시예 2와 마찬가지로, 반도체장치의 동작 상태에 의거한 전계집중의 발생을 억제할 수 있다.
이 때, 컨택 플러그(126)는 복수 설치되어 있고, 상기 복수의 컨택 플러그(126)는 서로 떨어져서 배치되어 있다. 그리고, 실시예 2에 따른 컨택 플러그(26)와 마찬가지로, 복수의 컨택 플러그(126)는 제2필드 플레이트 120a에 따라 연속으로 존재하고, 배선(130)의 아래쪽에서는 배치되어 있지 않다.
[실시예 4]
도 25는 본 발명의 실시예 4에 따른 반도체장치의 구조를 도시하는 평면도이다. 또한, 도 26a, 26b는 도 25중의 화살표시 J-J∼K-K에서의 단면도를 각각 도시하고 있고, 도 26a는 배선(30)이 형성되어 있지 않은 부분의 단면도이며, 도 26b는 배선(30)이 형성되어 있는 부분의 단면도이다. 본 실시예 4에 따른 반도체장치는, 실시예 1에 따른 반도체장치에서, 전극(16, 56)을 설치하지 않고, 제1필드 플레이트 15b∼15e, 55b∼55e 및 제2필드 플레이트 20b∼20d, 60b∼60d의 형상을 변형함으로써 고내압화를 실현한 것이다.
이 때, 도 25에서는, 제2필드 플레이트 60a의 절단 부위 69a부근을 확대하여 나타내고 있고, 도면의 복잡함을 피하기 위하여, 도 26에서의 절연막(21, 23)의 기재를 생략하고 있다.
도 25, 26에 도시한 것과 같이, 본 실시예 4에 따른 제1필드 플레이트 55b∼55d에서는, 배선(30)의 아래쪽에 위치하는 부분을 그 이외에 위치하는 부분보다도, 플레이트 폭을 거의 일정하게 유지하여 p 불순물영역(3) 측으로 시프트시키고 있다. 따라서, 제1필드 플레이트 55b∼55d에서는, 배선(30)의 아래쪽에 위치하는 부분의 양단부가 그 이외에 위치하는 부분의 양단부보다도 p 불순물영역(3) 측으로 시프트하고 있다. 바꾸어 말하면, 제1필드 플레이트 55b∼55d에서는, 배선(30)의 아래쪽에 위치하는 부분의 양단의 각각과, 제1필드 플레이트 55a의 제1필드 플레이트 55b 측의 일단과의 거리가, 그 이외에 위치하는 부분에서의 상기 거리보다도 작게 설정되어 있다.
본 실시예 4에 따른 제1필드 플레이트 55e에서는, 배선(30)의 아래쪽에 위치 하는 부분의 p 불순물영역(3)측의 단부가, 그 이외에 위치하는 부분의 상기 단부보다도, p 불순물영역(3)측으로 시프트하고 있다. 바꾸어 말하면, 제1필드 플레이트 55e에서는, 배선(30)의 아래쪽에 위치하는 부분의 p 불순물영역(3)측의 일단과, 제1필드 플레이트 55a의 제1필드 플레이트 55b측의 일단과의 거리가, 그 이외에 위치하는 부분에서의 상기 거리보다도 작게 설정되어 있다.
또한, 본 실시예 4에 따른 제2필드 플레이트 60b, 60c에서는, 배선(30)의 아래쪽에 위치하는 부분을 그 이외에 위치하는 부분보다도, 플레이트 폭을 거의 일정하게 유지하여 p 불순물영역(3) 측으로 시프트시키고 있다. 따라서, 제2필드 플레이트 60b, 60c에서는, 배선(30)의 아래쪽에 위치하는 부분의 양단부가 그 이외에 위치하는 부분의 양단부보다도 p 불순물영역(3)측으로 시프트하고 있다. 바꾸어 말하면, 제2필드 플레이트 60b, 60c에서는, 배선(30)의 아래쪽에 위치하는 부분의 양단의 각각과, 제1필드 플레이트 55a의 제1필드 플레이트 55b측의 일단과의 거리가, 그 이외에 위치하는 부분에서의 상기 거리보다도 작게 설정되어 있다.
본 실시예 4에 따른 제2필드 플레이트 60d에서는, 배선(30)의 아래쪽에 위치하는 부분의 p 불순물영역(3)측의 단부가, 그 이외에 위치하는 부분의 상기 단부보다도, p 불순물영역(3)측으로 시프트하고 있다. 바꾸어 말하면, 제2필드 플레이트 60d에서는, 배선(30)의 아래쪽에 위치하는 부분의 p 불순물영역(3)측의 일단과, 제1필드 플레이트 55a의 제1필드 플레이트 55b측의 일단과의 거리가, 그 이외에 위치하는 부분에서의 상기 거리보다도 작게 설정되어 있다.
또한, 도 27에 도시한 것과 같이, 본 실시예 4에 따른 제1필드 플레이트 15b ∼15d에서는, 배선(30)의 아래쪽에 위치하는 부분을 그 이외에 위치하는 부분보다도, 플레이트 폭을 거의 일정하게 유지하여 게이트 전극 15a측으로 시프트시키고 있다. 따라서, 제1필드 플레이트 15b∼15d에서는, 배선(30)의 아래쪽에 위치하는 부분의 양단부가 그 이외에 위치하는 부분의 양단부보다도 게이트 전극 15a측으로 시프트하고 있다. 그리고, 본 실시예 4에 따른 제1필드 플레이트 15e에서는, 배선(30)의 아래쪽에 위치하는 부분의 게이트 전극 15a측의 단부가, 그 이외에 위치하는 부분의 상기 단부보다도, 게이트 전극 15a 측으로 시프트하고 있다.
또한, 본 실시예 4에 따른 제2필드 플레이트 20b, 20c에서는, 배선(30)의 아래쪽에 위치하는 부분을 그 이외에 위치하는 부분보다도, 플레이트 폭을 거의 일정하게 유지하여 게이트 전극 15a측으로 시프트시키고 있다. 따라서, 제2필드 플레이트 20b, 20c에서는, 배선(30)의 아래쪽에 위치하는 부분의 양단부가 그 이외에 위치하는 부분의 양단부보다도 게이트 전극 15a 측으로 시프트하고 있다. 그리고, 본 실시예 4에 따른 제2필드 플레이트 20d에서는, 배선(30)의 아래쪽에 위치하는 부분의 게이트 전극 15a측의 단부가, 그 이외에 위치하는 부분의 상기 단부보다도, 게이트 전극 15a 측으로 시프트하고 있다. 그 밖의 구조에 대해서는 실시예 1과 마찬가지이기 때문에 그 설명은 생략한다.
이 때, 도 27a는, 도 2중의 화살표시 B-B에 해당하는 위치에서의 단면도의 대략 좌측 절반 정도의 구조를 도시하고 있다. 또한, 도 27b는, 위치에 관해서는 도 2중의 화살표시 A-A에 해당하는 위치로서, 단면을 보는 방향에 대해서는 화살표시 A-A와는 반대측으로부터 보았을 때의 단면도의 nMOS 영역(202)에서의 단면구조 를 도시하고 있다.
본 실시예 4에서는, 배선(30)의 아래쪽에서, 게이트 전극 15a의 n+ 불순물영역(12) 측의 일단과 제1필드 플레이트 15b∼15d 및 제2필드 플레이트 20b, 20c의 양단간의 거리와, 그 이외에 있어서의 상기 거리와의 차이는 서로 동일하다. 그리고, 이들 거리의 차이와, 배선(30)의 아래쪽에서의, 게이트 전극 15a의 n+ 불순물영역(12) 측의 일단과 제1필드 플레이트 15e 및 제2필드 플레이트 20d의 게이트 전극 15a측의 일단간의 거리와 그 이외에 있어서의 상기 거리와의 차이는 서로 동일하다.
또한, 배선(30)의 아래쪽에서, 제1필드 플레이트 55a의 n+ 불순물영역(52) 측의 일단과 제1필드 플레이트 55b∼55d 및 제2필드 플레이트 60b, 60c의 양단간의 거리와, 그 이외에 있어서의 상기 거리와의 차이는 서로 동일하다. 그리고, 이들 거리의 차이와, 배선(30)의 아래쪽에서의, 제1필드 플레이트 55a의 n+ 불순물영역(52)측의 일단과 제1필드 플레이트 55e 및 제2필드 플레이트 60d의 p 불순물영역(3) 측의 일단간의 거리와 그 이외에 있어서의 상기 거리와의 차이는서로 동일하다.
이와 같이, 본 실시예 4에서는, 제1필드 플레이트 15b∼15e, 55b∼55e 및 제2필드 플레이트 20b∼20d, 60b∼60d에서의 배선(30)의 아래쪽에 위치하는 부분의 단부의 시프트량은 균일하다.
이상과 같이, 본 실시예 4에 따른 반도체장치에서는, 제1필드 플레이트 55b에서의 p 불순물영역(3)측의 단부가, 배선(30)의 아래쪽에서, p 불순물영역(3) 측으로 이동하고 있다. 따라서, 배선(30)의 아래쪽에서는, 제1필드 플레이트 55a, 55b간의 간격이 작아진다. 그 결과, 제1필드 플레이트 55a, 55b간의 간격의 아래쪽에서의 n- 반도체층(2)의 상부면은, 저전위의 제1필드 플레이트 55b의 전위의 영향을 받기 쉬워지고, 고전위의 배선(30)의 전위의 영향이 감소되어, 상기 n- 반도체층(2)에서는 공핍층이 신장하기 쉬워진다. 따라서, 제2필드 플레이트 60a에 절단 부위 69a를 설치한 것에 의한 전계집중이 완화되어, 그 결과, 원하는 내압을 갖는 반도체장치를 용이하게 얻을 수 있다.
도 28, 29는 본 실시예 4에 따른 반도체장치에서의 전위분포를 도시한 도면이며, 도 28은 제2필드 플레이트 60a가 절단되어 있지 않은 부분에서의 전위분포를 나타내고 있고, 도 29는 제2필드 플레이트 60a가 절단되어 있는 부분에서의 전위분포를 나타내고 있다. 도 29에 도시한 것과 같이, 본 실시예 4에 따른 반도체장치에서는, 제1필드 플레이트 55a의 제1필드 플레이트 55b측의 단부 가까이의 n- 반도체층(2)의 상부면 부근에서는 전계집중 부분이 형성되지 않고 내압이 향상된다.
또한, 본 실시예 4에서는, 제1필드 플레이트 15b에서의 게이트 전극 15a측의 단부가, 배선(30)의 아래쪽에서, 게이트 전극 15a측으로 이동하고 있다. 따라서, 배선(30)의 아래쪽에서는, 게이트 전극 15a와 제1필드 플레이트 15b간의 간격이 작아진다. 그 결과, 게이트 전극 15a와 제1필드 플레이트 15b간의 간격의 아래쪽에 서의 n- 반도체층(2)의 상부면은, 저전위의 제1필드 플레이트 15b의 전위의 영향을 받기 쉬워지고, 고전위의 배선(30)의 전위의 영향이 감소되어, 상기 n- 반도체층(2)에서는 공핍층이 신장하기 쉬워진다. 따라서, 제2필드 플레이트 20a에 절단 부위(29)를 설치한 것에 의한 전계집중이 완화되어, 그 결과, 원하는 내압을 갖는 반도체장치를 용이하게 얻을 수 있다.
또한, 본 실시예 4에 따른 반도체장치에서는, 제1필드 플레이트 55b∼55d 및 제2필드 플레이트 60b, 60c에서, 배선(30)의 아래쪽에 위치하는 부분의 양단부가, 그 이외에 위치하는 부분의 양단부보다도 p 불순물영역(3)으로 시프트하고 있다. 따라서, 배선(30)의 아래쪽에서는, 제1필드 플레이트 55b∼55d 및 제2필드 플레이트 60b, 60c의 플레이트 폭, 및 그들간의 위치 관계의 변화를 억제하면서, 제1필드 플레이트 55b의 p 불순물영역(3)측의 단부를 제1필드 플레이트 55a에 근접시킬 수 있다. 배선(30)의 전위의 영향은, 제1필드 플레이트 55a, 55b간의 간격의 아래쪽의 n- 반도체층(2) 상부면 뿐만 아니라, 제1필드 플레이트 55b, 55c간의 간격의 아래쪽이나, 제1필드 플레이트 55c, 55d간의 간격의 아래쪽의 n- 반도체층(2) 상부면에도 적지 않게 영향을 주는 점으로부터, 제1필드 플레이트 55b∼55d 및 제2필드 플레이트 60b, 60c의 플레이트 폭이나, 그들간의 위치 관계의 변화를 억제함으로써, 상기 간격의 아래쪽의 n- 반도체층(2) 상부면 부근에서의 전계집중의 발생을 억제할 수 있다.
마찬가지로, 본 실시예 4에 따른 반도체장치에서는, 제1필드 플레이트 15b∼15d 및 제2필드 플레이트 20b, 20c에서, 배선(30)의 아래쪽에 위치하는 부분의 양단부가, 그 이외에 위치하는 부분의 양단부보다도 게이트 전극 15a측으로 시프트하고 있다. 따라서, 제1필드 플레이트 15b∼15d 및 제2필드 플레이트 20b, 20c의 플레이트 폭이나, 그들간의 위치 관계의 변화를 억제할 수 있고, 이것에 의해, 제1필드 플레이트 15b, 15c간의 간격의 아래쪽이나, 제1필드 플레이트 15c, 15d간의 간격의 아래쪽의 n- 반도체층(2) 상부면에서의 전계집중의 발생을 억제할 수 있다.
이 때, 도 30에 도시한 것과 같이, 전술한 실시예 3에 따른 반도체장치에서도, 제1필드 플레이트 55b∼55d 및 제2필드 플레이트 60b, 60c로써, 배선(130)의 아래쪽에 위치하는 부분의 양단부를 그 이외에 위치하는 부분의 양단부보다도 n+ 불순물영역(52) 측으로 시프트하여도 좋다. 그리고, 제1필드 플레이트 55a 및 제2필드 플레이트 60a에서, 배선(130)의 아래쪽에 위치하는 부분의 n+ 불순물영역(52) 측의 단부를, 그 이외에 위치하는 부분의 상기 단부보다도 n+ 불순물영역(52) 측으로 시프트하여도 좋다.
이와 같이, 전술한 실시예 3에 따른 반도체장치에서도, 배선(130)의 아래쪽에서 제1필드 플레이트 55d의 n+ 불순물영역(52)측의 단부를 n+ 불순물영역(52)측으로 이동시킴으로써, 배선(130)의 아래쪽에서는, 제1필드 플레이트 55d, 55e간의 간 격이 작아진다. 그 결과, 제1필드 플레이트 55d, 55e간의 간격의 아래쪽에서의 n- 반도체층(2)의 상부면은, 고전위의 제1필드 플레이트 55d의 전위의 영향을 받기 쉬워지고, 저전위의 배선(130)의 전위의 영향이 감소되어, 상기 n- 반도체층(2)에서는 공핍층의 신장이 억제된다. 따라서, 제2필드 플레이트 60d에 절단 부위 69d를 설치함에 의한 전계집중이 완화되어, 그 결과, 원하는 내압을 갖는 반도체장치를 용이하게 얻을 수 있다.
또한, 제1필드 플레이트 55b∼55d 및 제2필드 플레이트 60b, 6Oc에서, 배선(130)의 아래쪽에 위치하는 부분의 양단부를, 그 이외에 위치하는 부분의 양단부보다도 n+ 불순물영역(52) 측으로 시프트하고 있기 때문에, 제1필드 플레이트 55b∼55d 및 제2필드 플레이트 60b, 60c의 플레이트 폭이나, 그들간의 위치 관계의 변화를 억제할 수 있고, 이것에 의해, 제1필드 플레이트 55b, 55c간의 간격의 아래쪽이나, 제1필드 플레이트 55c, 55d간의 간격의 아래쪽에서의 배선(130)의 전위에 의거한 n- 반도체층(2) 상부면에서의 전계집중의 발생을 억제할 수 있다.
또한, 도 31에 도시한 것과 같이, 전술한 실시예 3에 따른 반도체장치에서, 제1필드 플레이트 115b∼115d 및 제2필드 플레이트 120b, 120c로써, 배선(130)의 아래쪽에 위치하는 부분의 양단부를 그 이외에 위치하는 부분의 양단부보다도 게이트 전극 115a 측으로 시프트하여도 좋다. 그리고, 제1필드 플레이트 115e 및 제2필드 플레이트 120d에서, 배선(130)의 아래쪽에 위치하는 부분의 게이트 전극 115a 측의 단부를, 그 이외에 위치하는 부분의 상기 단부보다도 게이트 전극 115a측으로 시프트하여도 좋다.
이와 같이, 전술한 실시예 3에 따른 반도체장치에서, 배선(130)의 아래쪽에서 제1필드 플레이트 115b의 게이트 전극 115a측의 단부를 게이트 전극 115a측으로 이동시킴으로써, 배선(130)의 아래쪽에서는, 게이트 전극 115a와 제1필드 플레이트 115b간의 간격이 작아진다. 그 결과, 게이트 전극 115a와 제1필드 플레이트 115b간의 간격의 아래쪽에서의 n- 반도체층(2)의 상부면은, 고전위의 제1필드 플레이트 115b의 전위의 영향을 받기 쉬워지고, 저전위의 배선(130)의 전위의 영향이 감소되어, 상기 n- 반도체층(2)에서는 공핍층의 신장이 억제된다. 따라서, 제2필드 플레이트 120a에 절단 부위(129)를 설치함에 의한 전계집중이 완화되어, 그 결과, 원하는 내압을 갖는 반도체장치를 용이하게 얻을 수 있다.
또한, 제1필드 플레이트 115b∼115d 및 제2필드 플레이트 120b, 120c에서, 배선(130)의 아래쪽에 위치하는 부분의 양단부를, 그 이외에 위치하는 부분의 양단부보다도 게이트 전극 115a 측으로 시프트하고 있기 때문에, 제1필드 플레이트 115b∼115d 및 제2필드 플레이트 120b, 120c의 플레이트 폭이나, 그들간의 위치 관계의 변화를 억제할 수 있고, 이것에 의해, 제1필드 플레이트 115b, 115c간의 간격의 아래쪽이나, 제1필드 플레이트 115c, 115d간의 간격의 아래쪽에서의 배선(130)의 전위에 의거한 n- 반도체층(2) 상부면에서의 전계집중의 발생을 억제할 수 있다.
이 때, 도 30a는, 도 17중의 화살표시 I-I에 해당하는 위치에서의 단면도를 나타내고 있고, 도 30b는, 도 17중의 화살표시 G-G에 해당하는 위치에서의 단면도의 대략 좌측절반 정도의 구조를 도시하고 있다. 또한, 도 31a는, 도 17중의 화살표시 H-H에 해당하는 위치에서의 단면도의 대략 우측 절반 정도의 구도를 도시하고 있고, 도 31b는, 위치에 관해서는 도 17중의 화살표시 G-G에 해당하는 위치이며, 단면을 보는 방향에 대해서는 화살표시 G-G와는 반대측으로부터 보았을 때의 단면도의 pMOS 영역(205)에서의 단면구조를 도시하고 있다.
[실시예 5]
도 32, 33는 본 발명의 실시예 5에 따른 반도체장치의 구조를 도시하는 단면도이다. 본 실시예 5에 따른 반도체장치는, 전술한 실시예 4에 따른 반도체장치에서, 제1필드 플레이트 15b∼15e, 55b∼55e 및 제2필드 플레이트 20b∼20d, 60b∼60d에서의 배선(30)의 아래쪽에 위치하는 부분의 단부의 시프트량을 변화시킨 것이다.
도 32a, 32b는, 각각 도 25중의 화살표시 J-J, K-K에 해당하는 위치에서의 단면도이다. 도 33a는 도 27a와 마찬가지로, 도 2중의 화살표시 B-B에 해당하는 위치에서의 단면도의 대략 좌측 절반 정도의 구조를 나타내고 있고, 도 33b는 도27b와 마찬가지로, 위치에 관해서는 도 2중의 화살표시 A-A에 해당하는 위치이며, 단면을 보는 방향에 관해서는 화살표시 A-A와는 반대측으로부터 보았을 때의 단면도의 nMOS 영역(202)에서의 단면구조를 도시하고 있다.
이 때, 도 32 중의 각도 a1은, 도 32a의 단면구조와, 도 32b의 단면구조를 동일 스케일로 상하에 나란하게, 양자간에서 제1필드 플레이트 55a의 n+ 불순물영역(52) 측의 일단의 위치를 상하 방향으로 정리하여 도시하였을 경우에서, 도 32a의 단면구조 중의 제2필드 플레이트 60c의 n+ 불순물영역(52) 측의 일단으로부터, 도 32b의 단면구조 중의 상기 일단을 내려다보았을 때의 시선방향 s1과, 도 32a의 단면구조 중의 상기 일단으로부터 바로 아래를 내려다보았을 때의 시선방향 s2가 이루는 각도이다. 마찬가지로, 각도 a2, a4, a6, a8, a9는, 각각 도 32a의 제1필드 플레이트 55d, 제2필드 플레이트 60c, 제1필드 플레이트 55c, 제2필드 플레이트 60b 및 제1필드 플레이트 55b의 p 불순물영역(3) 측의 일단에서의 시선방향 s1과 시선방향 s2가 이루는 각도이다. 또한, 각도 a3, a5, a7은, 각각 도 32a의 제1필드 플레이트 55c, 제2필드 플레이트 60b 및 제1필드 플레이트 55b의 n+ 불순물영역(52) 측의 일단에서의 시선방향 s1과 시선방향 s2가 이루는 각도이다.
또한, 도 33중의 각도 b1은, 도 33a의 단면구조와, 도 33b의 단면구조를 동일 스케일에서 상하에 나열하여, 양자간에서 게이트 전극 15a의 n+ 불순물영역(12)측의 일단의 위치를 상하 방향으로 정돈하여 도시하였을 경우에서, 도 33a의 단면구조 중의 제2필드 플레이트 20c의 n+ 불순물영역(12)측의 일단으로부터, 도 33b의 단면구조 중의 상기 일단을 내려다보았을 때의 시선방향 s1과, 도 33a의 단면구조 중의 상기 일단으로부터 바로 아래를 내려다보았을 때의 시선방향 s2가 이루는 각도이다. 마찬가지로, 각도 b2, b4, b6, b8, b9는, 각각 도 33a의 제1필드 플레이 트 15d, 제2필드 플레이트 20c, 제1필드 플레이트 15c, 제2필드 플레이트 20b 및 제1필드 플레이트 15b의 게이트 전극 15a측의 일단에서의 시선방향 s1과 시선방향s2가 이루는 각도이다. 또한, 각도 b3, b5, b7은, 각각 도 33a의 제1필드 플레이트 15c, 제2필드 플레이트 20b 및 제1필드 플레이트 15b의 n+ 불순물영역(12)측의 일단에서의 시선방향 s1과 시선방향 s2가 이루는 각도이다.
이상의 설명으로부터 이해할 수 있는 것과 같이, 각도 a1∼a9, b1∼b9는, 그들의 각도의 기점이 되는 필드 플레이트의 일단의 배선(30) 아래쪽에서의 시프트량의 목표가 된다. 따라서, 예를 들어, 각도 a1은, 배선(30)의 아래쪽에서의 제2필드 플레이트 60c의 n+ 불순물영역(52)측의 단부의 시프트량을 도시하고 있다고 말할 수 있다.
도 32에 도시한 것과 같이, 본 실시예 5에 따른 반도체장치에서는, 각도 a1∼a9는 이 순서대로 커지도록 설정되어 있다. 따라서, 제2필드 플레이트 60c의 n+ 불순물영역(52)측의 단부, 제1필드 플레이트 55d의 p 불순물영역(3)측의 단부, 제1필드 플레이트 55c의 n+ 불순물영역(52)측의 단부, 제2필드 플레이트 60c의 p 불순물영역(3)측의 단부, 제2필드 플레이트 60b의 n+ 불순물영역(52)측의 단부, 제1필드 플레이트 55c의 p 불순물영역(3)측의 단부, 제1필드 플레이트 55b의 n+ 불순물영역(52)측의 단부, 제2필드 플레이트 60b의 p 불순물영역(3)측의 단부, 제1필드 플레 이트 55b의 p 불순물영역(3)측의 단부의 순서로, 배선(30)의 아래쪽에서는 시프트량이 커지고 있다. 이 때, 전술한 실시예 4에서는, 제1필드 플레이트 55e 및 제2필드 플레이트 60d의 p 불순물영역(3)측의 단부를 배선(30)의 아래쪽에서 시프트하고 있었지만, 본 실시예 5에서는 그 시프트량을 0으로 설정하고 있기 때문에 시프트하지 않고 있다. 또한, 실시예 4에 따른 제1필드 플레이트 55d에서는 양단부를 시프트시키고 있었지만, 본 실시예 5에 따른 제1필드 플레이트 55d에서는 p 불순물영역(3)측의 단부만을 시프트하고 있다.
또한, 도 33에 도시한 것과 같이, 본 실시예 5에서는, 각도 b1∼b9는 이 순서대로 커지도록 설정되어 있다. 따라서, 제2필드 플레이트 20c의 n+ 불순물영역(12)측의 단부, 제1필드 플레이트 15d의 게이트 전극 15a측의 단부, 제1필드 플레이트 15c의 n+ 불순물영역(12)측의 단부, 제2필드 플레이트 20c의 게이트 전극 15a측의 단부, 제2필드 플레이트 20b의 n+ 불순물영역(12)측의 단부, 제1필드 플레이트 15c의 게이트 전극 15a측의 단부, 제1필드 플레이트 15b의 n+ 불순물영역(12)측의 단부, 제2필드 플레이트 20b의 게이트 전극 15a측의 단부, 제1필드 플레이트 15b의 게이트 전극 15a측의 단부의 순서로, 배선(30)의 아래쪽에서는 시프트량이 커지고 있다. 이 때, 전술한 실시예 4에서는, 제1필드 플레이트 15e 및 제2필드 플레이트 20d의 게이트 전극 15a측의 단부를 배선(30)의 아래쪽에서 시프트하고 있었지만, 본 실시예 5에서는 그 시프트량을 0으로 설정하고 있기 때문에 시프트하지 않고 있 다. 또한, 실시예 4에 따른 제1필드 플레이트 15d에서는 양단부를 시프트시키고 있었지만, 본 실시예 5에 따른 제1필드 플레이트 15d에서는 게이트 전극 15a측의 단부만을 시프트하고 있다.
이상과 같이, 본 실시예 5에서는, 제1필드 플레이트 55b∼55d 및 제2필드 플레이트 60b, 60c에서는, 배선(30)의 아래쪽에 위치하는 부분의 단부의 시프트량이 p 불순물영역(3)에 근접할 정도로 커지고 있다. 즉, 배선(30)의 아래쪽에서 p 불순물영역(3) 측으로의 시프트를 실행한, 제1필드 플레이트 55b∼55d 및 제2필드 플레이트 60b, 60c의 단부에서는, n+ 불순물영역(52)과 가장 가까운 제2필드 플레이트 60c의 n+ 불순물영역(52)측의 단부로부터, p 불순물영역(3)과 가장 가까운 제1필드 플레이트 55b의 p 불순물영역(3)측의 단부를 향하는 순서로 시프트량이 커지고 있다. 고전위가 인가되는 배선(30)의 전위가, p 불순물영역(3)과 n+ 불순물영역(52)간의 n- 반도체층(2) 상부면 부근의 전위분포에 주는 영향은, 고전위의 n+ 불순물영역(52)으로부터 저전위의 p 불순물영역(3)을 향할수록 커지는 점으로부터, 상기한 것과 같이 필드 플레이트 단부의 시프트량에 대하여 가중을 행함으로써, p 불순물영역(3)과 n+ 불순물영역(52)간의 n- 반도체층(2)에서의 전계집중을 더 효과적으로 완화할 수 있다.
또한, 본 실시예 5에서는, 제1필드 플레이트 15b∼15d 및 제2필드 플레이트 20b, 20c에서는, 배선(30)의 아래쪽에 위치하는 부분의 단부의 시프트량이 게이트 전극 15a에 가까이 갈수록 커지고 있다. 따라서, 상기 이유로부터, p 불순물영역(3)과 n+ 불순물영역(12)간의 n- 반도체층(2)에서의 전계집중을 더 효과적으로 완화할 수 있다.
이 때, 상기 실시예 4에서 설명한 실시예 3에 따른 반도체장치의 변형예에서, 배선(130)의 아래쪽에서의, 제1필드 플레이트 55b∼55d 및 제2필드 플레이트 60b, 60c의 단부의 시프트량을, 고전위의 n+ 불순물영역(52)에 가까이 갈수록 크게 함으로써, p 불순물영역(3)과 n+ 불순물영역(52)간의 n- 반도체층(2)에서의 전계집중을 더 효과적으로 억제할 수 있다. 또한, 배선(130)의 아래쪽에서의, 제1필드 플레이트 115b∼115d 및 제2필드 플레이트 120b, 120c의 단부의 시프트량을, 고전위의 게이트 전극 115a에 가까이 갈수록 크게함으로써, p+ 불순물영역(112)과 n+ 불순물영역(52)간의 n- 반도체층(2)에서의 전계집중을 더 효과적으로 억제할 수 있다.
도 34, 35는 이 경우의 실시예 3에 따른 반도체장치의 구조를 나타내는 단면도이다. 도 34a는 도 30a와 마찬가지로, 도 17중의 화살표시 I-I에 해당하는 위치에서의 단면도를 나타내고 있고, 도 34b는 도 30b와 마찬가지로, 도 17중의 화살표시 G-G에 해당하는 위치에서의 단면도의 대략 좌측 절반 정도의 구조를 도시하고 있다. 또한, 도 35a는 도 31a와 마찬가지로, 도 17중의 화살표시 H-H에 해당하는 위치에서의 단면도의 대략 우측 절반 정도의 구도를 도시하고 있고, 도 35b는 도 31b와 마찬가지로, 위치에 관해서는 도 17중의 화살표시 G-G에 해당하는 위치이며, 단면을 보는 방향에 관해서는 화살표시 G-G와는 반대측으로부터 보았을 때의 단면도의 pMOS 영역(205)에서의 단면구조를 도시하고 있다.
도 34중의 각도 c1은, 도 34a의 단면구조와, 도 34b의 단면구조를 동일 스케일로 상하에 나열하고, 양자간에서 제1필드 플레이트 55e의 p 불순물영역(3)측의 일단의 위치를 상하 방향으로 정돈하여 도시하였을 경우에서, 도 34a의 단면구조 중의 제2필드 플레이트 60b의 p 불순물영역(3)측의 일단으로부터, 도 34b의 단면구조 중의 상기 일단을 내려다보았을 때의 시선방향 s1과, 도 34a의 단면구조 중의 상기 일단으로부터 바로 아래를 내려다보았을 때의 시선방향 s2가 이루는 각도이다. 마찬가지로, 각도 c2, c4, c6, c8, c9는, 각각 도 34a의 제1필드 플레이트 55b, 제2필드 플레이트 60b, 제1필드 플레이트 55c, 제2필드 플레이트 60c 및 제1필드 플레이트 55d의 n+ 불순물영역(52)측의 일단에서의 시선방향 s1과 시선방향 s2가 이루는 각도이다. 또한, 각도 c3, c5, c7은, 각각 도 34a의 제1필드 플레이트 55c, 제2필드 플레이트 60c 및 제1필드 플레이트 55d의 p 불순물영역(3)측의 일단에서의 시선방향 s1과 시선방향 s2가 이루는 각도이다.
또한, 도 35중의 각도 d1은, 도 35a의 단면구조와, 도 35b의 단면구조를 동일 스케일에서 상하로 나열하고, 양자간에서 게이트 전극 115a의 p+ 불순물영역(112)측의 일단의 위치를 상하 방향으로 정돈하여 도시하였을 경우에 있어서, 도 35a의 단면구조 중의 제2필드 플레이트 120c의 p+ 불순물영역(112)측의 일단으로부터, 도 35b의 단면구조 중의 상기 일단을 내려다보았을 때의 시선방향 s1과, 도 35a의 단면구조 중의 상기 일단으로부터 바로 아래를 내려다보았을 때의 시선방향 s2가 이루는 각도이다. 마찬가지로, 각도 d2, d4, d6, d8, d9는, 각각 도 35a의 제1필드 플레이트 115d, 제2필드 플레이트 120c, 제1필드 플레이트 115c, 제2필드 플레이트 120b 및 제1필드 플레이트 115b의 게이트 전극 115a측의 일단에서의 시선방향 s1과 시선방향 s2가 이루는 각도이다. 또한, 각도 d3, d5, d7은, 각각 도 35a의 제1필드 플레이트 115c, 제2필드 플레이트 120b 및 제1필드 플레이트 115b의 p+ 불순물영역(112)측의 일단에서의 시선방향 s1과 시선방향 s2가 이루는 각도이다.
이상의 설명으로부터 이해할 수 있는 것과 같이, 각도 c1∼c9, d1∼d9는, 그들 각도의 기점이 되는 필드 플레이트의 일단의 배선(130) 아래쪽에서의 시프트량의 목표가 된다. 따라서, 예를 들어, 각도 c1은, 배선(130)의 아래쪽에서의 제2필드 플레이트 60b의 p 불순물영역(3)측의 단부의 시프트량을 도시하고 있다고 말할 수 있다.
도 34, 35에 도시되는 실시예 3에 따른 반도체장치의 변형예에서는, 각도 c1∼c9는 이 순서로 커지도록 설정되어 있고, 각도 d1∼d9도 이 순서로 커지도록 설정되어 있다. 따라서, 제1필드 플레이트 55b∼55d 및 제2필드 플레이트 60b, 60c에서는, 배선(130)의 아래쪽에 위치하는 부분의 단부의 시프트량이 n+ 불순물영역(52)으로 다가올수록 커지고 있다. 즉, 배선(130)의 아래쪽에서 n+ 불순물영역(52)측으로의 시프트를 실행한, 제1필드 플레이트 55b∼55d 및 제2필드 플레이트 60b, 60c의 단부에서는, p 불순물영역(3)과 가장 가까운 제2필드 플레이트 60b의 p 불순 물영역(3)측의 단부로부터, n+ 불순물영역(52)과 가장 가까운 제1필드 플레이트 55d의 n+ 불순물영역(52)측의 단부를 향하는 순서로 시프트량이 커지고 있다. 저전위가 인가되는 배선(130)의 전위가, p 불순물영역(3)과 n+ 불순물영역(52)간의 n- 반도체층(2) 상부면 부근의 전위분포에 주는 영향은, 저전위의 p 불순물영역(3)으로부터 고전위의 n+ 불순물영역(52)을 향할수록 커지는 점으로부터, 상기한 것과 같이 필드 플레이트 단부의 시프트량에 대하여 가중을 행함으로써, p 불순물영역(3)과 n+ 불순물영역(52)간의 n- 반도체층(2)에서의 전계집중을 더 효과적으로 완화할 수 있다.
또한, 각도 d1∼d9가 이 순서로 커지도록 설정되어 있는 점으로부터, 제1필드 플레이트 115b∼115d 및 제2필드 플레이트 120b, 120c에서는, 배선(130)의 아래쪽에 위치하는 부분의 단부의 시프트량이 게이트 전극 115a에 가까이 갈수록 커지고 있다. 따라서, 상기 이유로부터, 저전위의 p+ 불순물영역(112)과 고전위의 n+ 불순물영역(52)간의 n- 반도체층(2)에서의 전계집중을 더 효과적으로 완화할 수 있다.
[실시예 6]
도 36은 본 발명의 실시예 6에 따른 반도체장치의 구조를 나타내는 단면도이다. 본 실시예 6에 따른 반도체장치는, 전술한 실시예 1에 따른 반도체장치에서, 전극(16, 56)을 형성하지 않고, 에피택셜층인 n- 반도체층(2)의 상부면 내에 n 확산영역(70)을 설치한 것이다. 이 때, 도 36은 도 2중의 화살표시 A-A에 해당하는 위치에서의 단면도이다.
도 36에 도시한 것과 같이, 고전위 아일랜드 영역(201) 내의 n- 반도체층(2) 및 nMOS 영역(202) 내의 n- 반도체층(2)의 상부면 내에는, n- 반도체층(2)보다도 불순물 농도가 높은 n 확산영역(70)이 p 불순물영역(3)과 접촉하여 형성되어 있다. 본 실시예 6에 따른 n 확산영역(70)은, 평면으로 도시될 경우에, 고전위 아일랜드 영역(201) 및 nMOS 영역(202) 내의 n- 반도체층(2)의 전체 영역에 형성되어 있다.
본 실시에 6에서는, n+ 불순물영역(12, 52) 및 p+ 불순물영역(13)은 n 확산영역(70)의 상부면 내에 형성되어 있다. 또한, 고전위 로직회로(101)도 n 확산영역(70)에 형성되어 있고, 분리 절연막(17)도 n 확산영역(70)상에 형성되어 있다. 그리고, 본 실시예 6에 따른 반도체장치는, 실시예 1과는 달리, 전극(16, 56)을 구비하지 않고 있다.
이 때, 저전위 로직회로(100) 등이 형성되어 있는, 고전위 아일랜드 영역(201) 및 nMOS 영역(202)외의 n- 반도체층(2)의 상부면 내에도 n 확산영역(70)이 형성되어 있고, 저전위 로직회로(100) 등은 상기 n 확산영역(70)에 형성되어 있다. 그 밖의 구조에 대해서는 실시예 1에 따른 반도체장치와 마찬가지이기 때문에, 그 설명은 생략한다.
이와 같이, 본 실시예 6에 따른 반도체장치에서는, n- 반도체층(2)의 상부면 내에 n 확산영역(70)이 형성되어 있기 때문에, 전술한 RESURF 분리 영역(300, 301)에서의 RESURF 조건을 만족하기 쉬워진다.
전술한 실시예 1∼5에 따른 반도체장치에서는, 고내압화를 실현하기 위하여, n- 반도체층(2)의 불순물 농도 Nd와 그 두께 t가 이하의 수학식 1로 표시되는 RESURF 조건을 만족하도록 n- 반도체층(2)은 설계되어 있다.
Nd(cm-3)×t(cm)≒1.0 ×1012(cm-2)
에피택셜층에서는, 통상, 그 불순물 농도 Nd 및 두께 t의 오차가 각각 ±10%정도 발생하기 때문에, 그들의 곱의 오차범위는 약 ±20%가 되어, RESURF 조건을 만족시키는 것이 용이하지 않았다. 그 때문에, 원하는 내압의 반도체장치를 얻을 수 없는 일이 있었다.
그러나, 예를 들어, 이온주입법에 의해 불순물을 유입하고, 그 후의 열처리공정을 경과하여 형성되는 확산영역에서는, 불순물 농도 및 두께(확산 깊이)를 정밀도 높게 제어할 수 있기 때문에, 그 불순물 농도와 두께의 곱의 오차범위를 1% 이하로 억제할 수 있다. 따라서, 본 실시예 6에 따른 반도체장치와 같이, n- 반도체층(2)의 상부면 내에 n 확산영역(70)을 설치함으로써, RESURF 조건을 만족하기 쉬워지고, RESURF 분리 영역(300, 301)에 보다 확실하게 공핍층을 형성할 수 있다. 그 결과, 원하는 내압의 반도체장치를 용이하게 얻을 수 있다.
이 때, RESURF 조건에서의 허용 오차범위가 가령 ±20%인 경우에는, n- 반도체층(2)의 불순물 농도와 두께의 곱이 0.2 ×1012(cm-2)미만이 되도록 n- 반도체층(2)을 형성하는 것이 바람직하다.
다음으로, n- 반도체층(2)의 상부면 내에 n 확산영역(70)을 형성하는 방법의 일례에 대하여 설명한다. 도 37∼42는 n 확산영역(70)의 제조방법을 공정 순서대로 나타내는 단면도이다. 우선, 도 37에 도시한 것과 같이, p- 반도체기판(1) 상에 에피택셜층인 n- 반도체층(2)을 형성하고, 또한, n+ 매립 불순물영역(51)을 형성한다. 다음으로, 도 38에 도시한 것과 같이, 소정의 개구 패턴을 갖는 레지스트 72a를 n- 반도체층(2) 상에 형성하고, 상기 레지스트 72a를 마스크로 사용하여 n형 불순물인 인(P) 이온(71)을 이온 주입한다. 그리고, 레지스트 72a를 제거한다.
다음으로, 도 39에 도시한 것과 같이, 소정의 개구 패턴을 갖는 레즈스트 72b를 n- 반도체층(2) 상에 형성하고, 상기 레지스트 72b를 마스크로 사용하여 p형 불순물인 붕소(B) 이온(73)을 이온 주입하여, 레지스트 72b를 제거한다. 그리고, 약 1000℃에서 1시간 이상 열처리를 실행한다. 이에 따라, 도 40에 도시한 것과 같이, n 확산영역(70)이 n- 반도체층(2)의 상부면 내에 형성됨과 동시에, p 불순물 영역(3)의 일부인 p 불순물영역 3a가, n- 반도체층(2)의 상부면으로부터 p- 반도체기판(1)과의 계면에 걸쳐서 n- 반도체층(2) 내부에 형성된다. 그 후, 도 41에 도시한 것과 같이, 분리 절연막(17) 및 n- 불순물영역(52) 등을 형성하고, 그리고 도 42에 도시한 것과 같이, p 불순물영역(3)의 일부인 p 불순물영역 3b나, 제1필드 플레이트 55a∼55e 등을 형성함으로써, 본 실시예 6에 따른 반도체장치가 완성된다.
이 때, 본 실시예 6에서는, 고전위 아일랜드 영역(201) 및 nMOS 영역(202) 내의 n- 반도체층(2)의 상부면의 전체 영역에 걸쳐서 n 확산영역(70)을 형성하고 있었지만, 적어도 공핍층에 의해 피복되는 RESURF 분리 영역(300, 301)에 n 확산영역(70)을 형성함으로써, 마찬가지의 효과를 얻을 수 있다. 즉, 고전위 아일랜드 영역(201)에서는 적어도 p 불순물영역(3)과 n+ 불순물영역(52)간의 n- 반도체층(2)의 상부면 내에 n 확산영역(70)을 형성함으로써, nMOS 영역(202)에서는 적어도 p 불순물영역(3)과 n+ 불순물영역(12)간의 n- 반도체층(2)의 상부면 내에 n 확산영역(70)을 형성함으로써, 원하는 내압을 구비한 반도체장치를 용이하게 얻을 수 있다.
[실시예 7]
도 43은 본 발명의 실시예 7에 따른 반도체장치의 구조를 나타내는 평면도이다. 본 실시예 7에 따른 반도체장치는, 전술한 실시예 6에 따른 반도체장치에서, 배선(30)의 아래쪽에서는, n- 반도체층(2)이 n 확산영역(70)으로부터 노출하는 것이다. 도 43은, 고전위 아일랜드 영역(201) 내의 n- 반도체층(2)과, nMOS 영역(202) 내의 n- 반도체층(2)과의 경계 부근을 확대하여 도시하고 있고, 설명의 편의상, 배선(30)을 제외한, n- 반도체층(2)보다도 위쪽의 구조의 기재를 생략하고, 또한, p+ 불순물영역(13) 및 소스 영역(14)의 기재를 생략하고 있다. 이 때, 후술하는 도 44, 45에 대해서도 마찬가지이다.
도 43에 도시한 것과 같이, 본 실시예 7에 따른 고전위 아일랜드 영역(201)에서는, 배선(30)의 아래쪽에서의 p 불순물영역(3)과 n+ 불순물영역(52)간의 n- 반도체층(2)에는, 부분적으로 n 확산영역(70)이 형성되어 있지 않고, n- 반도체층(2)은 n 확산영역(70)으로부터의 노출 부분 2a를 가지고 있다. n- 반도체층(2)의 노출 부분 2a는, p 불순물영역(3)과 n+ 불순물영역(52)간의 n- 반도체층(2)의 p 불순물영역(3)측의 일단으로부터 n+ 불순물영역(52)을 향하는 방향을 따라 연속으로 존재하고 있다.
또한, 본 실시예 7에 따른 nMOS 영역(202)에서는, 배선(30)의 아래쪽에서의 p 불순물영역(3)과 n+ 불순물영역(12)간의 n- 반도체층(2)에는 부분적으로 n 확산영 역(70)이 형성되어 있지 않고, n- 반도체층(2)은 n 확산영역(70)으로부터의 노출 부분 2b를 가지고 있다. n- 반도체층(2)의 노출 부분 2b는, p 불순물영역(3)과 n+ 불순물영역(12)간의 n- 반도체층(2)의 p 불순물영역(3)측의 일단으로부터 n+ 불순물영역(12)을 향하는 방향을 따라 연속으로 존재하고 있다. 그 밖의 구조에 대하여 실시예 6에 따른 반도체장치와 마찬가지이기 때문에, 그 설명은 생략한다.
전술한 것과 같이, 수백 V의 고전위가 인가되는 배선(30)의 아래쪽에서의 n- 반도체층(2)에서는, 상기 배선(30)의 전위의 영향에 의해 공핍층의 신장이 억제된다. 따라서, n- 반도체층(2) 상부면 부근에서 전계집중이 발생하는 일이 있다.
본 실시예 7에서는, n- 반도체층(2)이 배선(30)의 아래쪽에서 n 확산영역(70)에서의 노출 부분 2a, 2b를 구비하고 있기 때문에, 상기 노출 부분 2a, 2b에서는 공핍층의 신장이 촉진된다. 이것은 n- 반도체층(2)의 불순물 농도가 n 확산영역(70)보다도 낮기 때문이다. 따라서, 배선(30)의 전위에 의거한 전계집중을 완화할 수 있고 내압이 향상된다.
[실시예 8]
도 44는 본 발명의 실시예 8에 따른 반도체장치의 구조를 도시하는 평면도이다. 본 실시예 8에 따른 반도체장치는, 전술한 실시예 7에 따른 반도체장치에서, n- 반도체층(2)의 노출 부분 2a, 2b의 형상을 변화시킨 것이다.
도 44에 도시한 것과 같이, 본 실시예 8에 따른 n- 반도체층(2)의 노출 부분 2a는, 평면으로 도시될 경우에 사다리꼴 형상이 되어 있고, 평면으로 도시될 경우에 p 불순물영역(3)으로부터 n+ 불순물영역(52)을 향하는 방향에 수직인 방향의 폭 W1이 p 불순물영역(3)으로부터 n+ 불순물영역(52)을 향함에 따라 좁아지고 있다. 또한, 본 실시예 8에 따른 노출 부분 2b는, 평면으로 도시될 경우에 거의 사다리꼴 형상이 되어 있고, p 불순물영역(3)으로부터 n+ 불순물영역(12)을 향하는 방향에 수직인 방향의 폭 W2가 p 불순물영역(3)에서 n+ 불순물영역(12)을 향함에 따라 좁아지고 있다. 그 밖의 구조는 실시예 7에 따른 반도체장치와 마찬가지이기 때문에, 그 설명은 생략한다.
여기서, p 불순물영역(3)과 n+ 불순물영역(52)간의 n- 반도체층(2)에서는, 저전위의 p 불순물영역(3)으로부터 고전위의 n+ 불순물영역(52)을 향함에 따라 공핍층이 신장하기 쉬워지고 있다. 또한, p 불순물영역(3)과 n+ 불순물영역(12)간의 n- 반도체층(2)에서는, 저전위의 p 불순물영역(3)으로부터 고전위의 n+ 불순물영역(12)을 향함에 따라 공핍층이 신장하기 쉬워지고 있다. 따라서, 전술한 실시예 7에 따른 반도체장치와 같이, 노출 부분 2a, 2b의 폭 W1, W2를 균일하게 설정하면, 노출 부 분 2a, 2b에 비교적 전계가 집중하는 부위가 발생한다.
본 실시예 8에서는, 노출 부분 2a의 폭 W1을 n+ 불순물영역(52)을 향함에 따라 좁게 하고 있기 때문에, 상기 노출 부분 2a에서의 공핍층의 신장은, 불순물 농도가 높은 n 확산영역(70)의 간섭을 받아, n+ 불순물영역(52)을 향함에 따라 억제된다. 따라서, 도 43에 도시되는 등전위선(90)과, 도 44에 도시되는 등전위선(90)을 비교하여도 이해할 수 있는 것과 같이, 노출 부분 2a에서의 등전위선(90)이 드물어져서, 상기 노출 부분 2a에서의 전계집중을 완화할 수 있다.
또한, 본 실시예 8에서는, 노출 부분 2b의 폭 W2를 n+ 불순물영역(12)을 향함에 따라 좁게 하고 있기 때문에, 상기 노출 부분 2b에서의 공핍층의 신장은 n확산영역(70)의 간섭을 받아, n+ 불순물영역(12)을 향함에 따라 억제된다. 따라서, 노출 부분 2b에서의 전계집중을 완화할 수 있다.
[실시예 9]
도 45는 본 발명의 실시예 9에 따른 반도체장치의 구조를 도시하는 평면도이다. 본 실시예 9에 따른 반도체장치는, 전술한 실시예 7에 따른 반도체장치에서, n- 반도체층(2)의 노출 부분 2a, 2b를 복수로 분할한 것이다.
도 45에 도시한 것과 같이, 본 실시예 9에 따른 n- 반도체층(2)의 노출 부분 2a는 복수로 분할되어 있고, 복수의 분할 부분 2aa를 구비하고 있다. 복수의 분할 부분 2aa는, 배선(30)의 아래쪽에서, p 불순물영역(3)으로부터 n+ 불순물영역(52)을 향하는 방향을 따라 서로 떨어져서 배열되어 있다. 그리고, 복수의 분할 부분 2aa는, 평면으로 도시될 경우에, p 불순물영역(3)으로부터 n+ 불순물영역(52)을 향하는 방향을 따른 폭 W11이 p 불순물영역(3)으로부터 n+ 불순물영역(52)을 향함에 따라 좁아지고 있다.
또한, 본 실시예 9에 따른 노출 부분 2b는 복수로 분할되어 있고, 복수의 분할 부분 2bb를 구비하고 있다. 복수의 분할 부분 2bb는, 배선(30)의 아래쪽에서, p 불순물영역(3)으로부터 n+ 불순물영역(12)을 향하는 방향을 따라 서로 떨어져서 배열되어 있다. 그리고, 복수의 분할 부분 2bb는, 평면으로 도시될 경우에, p 불순물영역(3)으로부터 n+ 불순물영역(12)을 향하는 방향에 따른 폭 W12가 p 불순물영역(3)으로부터 n+ 불순물영역(12)을 향함에 따라 좁아지고 있다. 그 밖의 구조는 실시예 7에 따른 반도체장치와 마찬가지이기 때문에 그 설명은 생략한다.
이와 같이, 본 실시예 9에 따른 반도체장치에서는, n- 반도체층(2)의 n 확산영역(70)으로부터의 노출 부분인 복수의 분할 부분 2aa의 폭 W11이, n+ 불순물영역(52)을 향함에 따라 좁아지고 있기 때문에, 복수의 분할 부분 2aa로의 공핍층의 신 장은 n+ 불순물영역(52)을 향함에 따라 억제된다. 따라서, p 불순물영역(3)과 n+ 불순물영역(52)간의 전계집중을 완화할 수 있다.
또한, n- 반도체층(2)의 n 확산영역(70)으로부터의 노출 부분인 복수의 분할 부분 2bb의 폭 W12가, n+ 불순물영역(12)을 향함에 따라 좁아지고 있기 때문에, 복수의 분할 부분 2bb에서의 공핍층의 신장은, n+ 불순물영역(12)을 향함에 따라 억제된다. 따라서, p 불순물영역(3)과 n+ 불순물영역(12)간의 전계집중을 완화할 수 있다.
[실시예 10]
도 46은 본 발명의 실시예 10에 따른 반도체장치의 구조를 도시하는 단면도이다. 본 실시예 10에 따른 반도체장치는, 전술한 실시예 9에 따른 반도체장치에서, 기본적으로는, 노출 부분 2a의 복수의 분할 부분 2aa를 각각 제1필드 플레이트 55a∼55e간의 간격의 아래쪽에 배치하고, 또한, 노출 부분 2b의 복수의 분할 부분 2bb를 각각 제1필드 플레이트 15a∼15e간의 간격의 아래쪽에 배치한 것이다. 이 때, 도 46은 도 2중의 화살표시 A-A에 해당하는 위치에서의 단면도이다.
도 46에 도시한 것과 같이, 본 실시예 10에서는, 제1필드 플레이트 55a, 55b간의 간격의 아래쪽, 제1필드 플레이트 55b, 55c간의 간격의 아래쪽, 제1필드 플레이트 55c, 55d간의 간격의 아래쪽, 및 제1필드 플레이트 55d, 55e간의 간격의 아래 쪽에 분할 부분 2aa가 설치되어 있다.
또한, 본 실시예 10에서는, 제1필드 플레이트 15a, 15b간의 간격의 아래쪽, 제1필드 플레이트 15b, 15c간의 간격의 아래쪽, 제1필드 플레이트 15c, 15d간의 간격의 아래쪽, 및 제1필드 플레이트 15d, 15e간의 간격의 아래쪽에 분할 부분 2bb가 설치되어 있다.
이 때, 전술한 실시예 9에 따른 분할 부분 2aa, 2bb의 폭 W11, W12는, p 불순물영역(3)으로부터 n+ 불순물영역(52)을 향함에 따라, 혹은 p 불순물영역(3)으로부터 n+ 불순물영역(12)을 향함에 따라 좁아지도록 설정되어 있었지만, 본 실시예 10에서는, 각 분할 부분 2aa, 2bb의 폭 W11, W12는, 대응하는 제1필드 플레이트간의 간격의 거리와는 거의 일치하도록 설정되어 있다.
이와 같이 본 실시예 10에 따른 반도체장치에서는, n- 반도체층(2)의 n 확산영역(70)으로부터의 노출 부분인 복수의 분할 부분 2aa가, 각각 제1필드 플레이트 55a∼55e간의 간격의 아래쪽에 배치되어 있다. p 불순물영역(3)과 n+ 불순물영역(52) 사이에서 배선(30)의 전위의 영향을 비교적 강하게 받는 부분은, 제1필드 플레이트 15a∼15e간의 간격의 아래쪽인 점으로부터, 여기에 공핍층이 신장하기 쉬운 분할 부분 2aa를 배치함으로써 전계집중을 완화할 수 있다. 그 결과, 내압이 향상된다.
또한, 본 실시예 10에서는, n- 반도체층(2)의 n 확산영역(70)으로부터의 노 출 부분인 복수의 분할 부분 2bb가, 각각 제1필드 플레이트 15a∼15e간의 간격의 아래쪽에 배치되어 있다. p 불순물영역(3)과 n+ 불순물영역(12) 사이에서 배선(30)의 전위의 영향을 비교적 강하게 받는 부분은, 제1필드 플레이트 15a∼15e간의 간격의 아래쪽인 점으로부터, 여기에 공핍층이 신장하기 쉬운 분할 부분 2bb를 배치함으로써 전계집중을 완화할 수 있다. 그 결과, 내압이 향상된다.
본 발명의 제1반도체장치에 의하면, 제1불순물영역보다도 높은 전위가 소정 영역 내의 반도체층에 인가되면, 제1불순물영역과 상기 반도체층에서 형성되는 pn접합에 역방향 전압이 인가되어, MOS 트랜지스터가 형성되어 있는 반도체층이 공핍층으로 피복된다. 그 결과, 장치의 내압이 향상된다.
또한, 게이트 전극보다도 높은 전위가 제2불순물영역 및 배선에 인가되면, 정전결합에 의해 게이트 전극과 가장 가까운 제2필드 플레이트와 배선 사이에 전위차가 발생한다. 본 발명에서는, 게이트 전극과 가장 가까운 제2필드 플레이트는 배선의 아래쪽에서 절단 부위를 구비하기 때문에, 상기 제2필드 플레이트와 배선과의 전위차에 의거한 제3절연막의 절연파괴를 방지할 수 있다.
또한, 본 발명에서는 게이트 전극과 가장 가까운 제2필드 플레이트가 갖는 절단 부위의 아래쪽에서는, 제1필드 플레이트간의 간격에 의해 그들과는 떨어져서 전극이 배치되어 있다. 그 때문에, 게이트 전극과 가장 가까운 제2필드 플레이트에 절단 부위를 설치하더라도, 상기 전극의 제1필드 플레이트 및 반도체층과의 정 전결합에 의해 상기 전극과 제1필드 플레이트 사이에 등전위면을 형성할 수 있는 점과, 상기 전극의 정전차폐효과로부터, 배선전위에 의거한 반도체층 상부면 근처의 전계집중을 완화할 수 있다. 그 결과, 원하는 내압을 갖는 반도체장치를 용이하게 얻을 수 있다.
또한, 본 발명의 제2반도체장치에 의하면, 제1불순물영역보다도 높은 전위가 소정 영역 내의 반도체층에 인가되면, 제1불순물영역과 상기 반도체층에서 형성되는 pn 접합에 역방향 전압이 인가되어 반도체층에 공핍층이 형성된다. 그 결과, 제1반도체소자가 공핍층으로 둘러 싸여서 장치의 내압이 향상된다.
또한, 제1불순물영역보다도 높은 전위가 제2불순물영역 및 배선에 인가되면, 정전결합에 의해 제1불순물영역과 가장 가까운 제2필드 플레이트와 배선 사이에 전위차가 발생한다. 본 발명에서는, 제1불순물영역과 가장 가까운 제2필드 플레이트는 배선의 아래쪽에서 절단 부위를 구비하기 때문에, 상기 제2필드 플레이트와 배선의 전위차에 의거한 제3절연막의 절연파괴를 방지할 수 있다.
또한, 본 발명에서는 제1불순물영역과 가장 가까운 제2필드 플레이트가 갖는 절단 부위의 아래쪽에서는, 제1필드 플레이트간의 간격에 의해 그들과는 떨어져서 전극을 배치하고 있다. 그 때문에, 제1불순물영역과 가장 가까운 제2필드 플레이트에 절단 부위를 설치하더라도, 상기 전극의 제1필드 플레이트 및 반도체층과의 정전결합에 의해 상기 전극과 제1필드 플레이트 사이에 등전위면을 형성할 수 있는 점과, 상기 전극의 정전차폐효과로부터, 배선 전위에 의거한 반도체층 상부면 근처의 전계집중을 완화할 수 있다. 그 결과, 원하는 내압을 갖는 반도체장치를 용이 하게 얻을 수 있다.
또한, 본 발명의 제3반도체장치에 의하면, 제2불순물영역보다도 높은 전위가 소정 영역 내의 반도체층에 인가되면, 제2불순물영역과 상기 반도체층에서 형성되는 pn접합에 역방향 전압이 인가되어, MOS 트랜지스터가 형성되어 있는 반도체층에 공핍층이 피복된다. 그 결과, 장치의 내압이 향상된다.
또한, 제3불순물영역 및 배선보다도 높은 전위가 게이트 전극에 인가되면, 정전결합에 의해 게이트 전극과 가장 가까운 제2필드 플레이트와 배선 사이에 전위차가 발생한다. 본 발명에서는, 게이트 전극과 가장 가까운 제2필드 플레이트는 배선의 아래쪽에서 절단 부위를 구비하기 때문에, 상기 제2필드 플레이트와 배선의 전위차에 의거한 제3절연막의 절연파괴를 방지할 수 있다.
또한, 본 발명에서는, 게이트 전극과 가장 가까운 제2필드 플레이트가 갖는 절단 부위의 아래쪽에서는, 제1필드 플레이트간의 간격에 의해 그들과는 떨어져서 전극이 배치되어 있다. 그 때문에, 게이트 전극과 가장 가까운 제2필드 플레이트에 절단 부위를 설치하더라도, 상기 전극의 제1필드 플레이트 및 반도체층과의 정전결합에 의해 상기 전극과 제1필드 플레이트 사이에 등전위면을 형성할 수 있는 점과, 상기 전극의 정전차폐효과로부터, 배선 전위에 의거한 반도체층 상부면 근처의 전계집중을 완화할 수 있다. 그 결과, 원하는 내압을 갖는 반도체장치를 용이하게 얻을 수 있다.
또한, 본 발명의 제4반도체장치에 의하면, 제1불순물영역보다도 높은 전위가 소정 영역 내의 반도체층에 인가되면, 제1불순물영역과 상기 반도체층에서 형성되 는 pn접합에 역방향 전압이 인가되어 반도체층에 공핍층이 형성된다. 그 결과, 제1반도체소자가 공핍층으로 둘러싸여 장치의 내압이 향상된다.
또한, 제1불순물영역 및 배선보다도 높은 전위가 제2불순물영역에 인가되면, 정전결합에 의해 제2불순물영역과 가장 가까운 제2필드 플레이트와 배선 사이에 전위차가 발생한다. 본 발명에서는, 제2불순물영역과 가장 가까운 제2필드 플레이트는 배선의 아래쪽에서 절단 부위를 구비하기 때문에, 상기 제2필드 플레이트와 배선과의 전위차에 의거한 제3절연막의 절연파괴를 방지할 수 있다.
또한, 본 발명에서는 제2불순물영역과 가장 가까운 제2필드 플레이트가 갖는 절단 부위의 아래쪽에서는, 제1필드 플레이트간의 간격에 의해 그들과는 떨어져서 전극을 배치하고 있다. 그 때문에, 제2불순물영역과 가장 가까운 제2필드 플레이트에 절단 부위를 설치하더라도, 상기 전극의 제1필드 플레이트 및 반도체층과의 정전결합에 의해 상기 전극과 제1필드 플레이트 사이에 등전위면을 형성할 수 있는 점과, 상기 전극의 정전차폐효과로부터, 배선 전위에 의거한 반도체층 상부면 근처의 전계집중을 완화할 수 있다. 그 결과, 원하는 내압을 갖는 반도체장치를 용이하게 얻을 수 있다.
또한, 본 발명의 제5반도체장치에 의하면, 제1불순물영역보다도 높은 전위가 소정 영역 내의 반도체층에 인가되면, 제1불순물영역과 상기 반도체층에서 형성되는 pn접합에 역방향 전압이 인가되어, MOS 트랜지스터가 형성되어 있는 반도체층이 공핍층으로 피복된다. 그 결과, 장치의 내압이 향상된다.
또한, 게이트 전극보다도 높은 전위가 제2불순물영역 및 배선에 인가되면, 정전결합에 의해 게이트 전극과 가장 가까운 제2필드 플레이트와 배선 사이에 전위차가 발생한다. 본 발명에서는, 게이트 전극과 가장 가까운 제2필드 플레이트는 배선의 아래쪽에서 절단 부위를 구비하기 때문에, 상기 제2필드 플레이트와 배선과의 전위차에 의거한 제3절연막의 절연파괴를 방지할 수 있다.
또한, 본 발명에서는, 적어도 게이트 전극의 인접하게 위치하는 제1필드 플레이트에서, 배선의 아래쪽으로 위치하는 부분의 적어도 게이트 전극 측의 단부가 그 이외에 위치하는 부분의 상기 단부보다도 게이트 전극측으로 시프트하고 있다. 그 때문에, 배선의 아래쪽에서는, 게이트 전극과 그 인접하게 위치하는 제1필드 플레이트간의 간격이 작아진다. 그 결과, 게이트 전극보다도 높은 전위가 제2불순물영역 및 배선에 인가되면, 게이트 전극과 그 인접하게 위치하는 제1필드 플레이트간의 간격의 아래쪽에서의 반도체층의 상부면은, 게이트 전극의 인접하게 위치하는 비교적 저전위의 제1필드 플레이트의 전위의 영향을 받기 쉬워지고, 비교적 고전위의 배선의 전위의 영향이 감소되어, 상기 반도체층에서는 공핍층이 신장하기 쉬워진다. 따라서, 게이트 전극과 가장 가까운 제2필드 플레이트에 절단 부위를 설치함에 의한 전계집중이 완화되어, 그 결과, 원하는 내압을 갖는 반도체장치를 용이하게 얻을 수 있다.
또한, 본 발명의 제6반도체장치에 의하면, 제1불순물영역보다도 높은 전위가 소정 영역 내의 반도체층에 인가되면, 제1불순물영역과 상기 반도체층에서 형성되는 pn접합에 역방향 전압이 인가되어 반도체층에 공핍층이 형성된다. 그 결과, 제1반도체소자가 공핍층으로 둘러싸여 장치의 내압이 향상된다.
또한, 제1불순물영역보다도 높은 전위가 제2불순물영역 및 배선에 인가되면, 정전결합에 의해 제1불순물영역과 가장 가까운 제2필드 플레이트와 배선 사이에 전위차가 발생한다. 본 발명에서는, 제1불순물영역과 가장 가까운 제2필드 플레이트는 배선의 아래쪽에서 절단 부위를 구비하기 때문에, 상기 제2필드 플레이트와 배선과의 전위차에 의거한 제3절연막의 절연파괴를 방지할 수 있다.
또한, 본 발명에서는, 적어도 제1불순물영역과 2번째로 가까운 제1필드 플레이트에서, 배선의 아래쪽에 위치하는 적어도 제1불순물영역 측의 단부가 그 이외에 위치하는 부분의 상기 단부보다도 제1불순물영역 측으로 시프트하고 있다. 따라서, 배선의 아래쪽에서는, 제1불순물영역과 가장 가까운 제1필드 플레이트와, 2번째로 가까운 제1필드 플레이트간의 간격이 작아진다. 그 결과, 제1불순물영역보다도 높은 전위가 제2불순물영역 및 배선에 인가되면, 제1불순물영역과 가장 가까운 제1필드 플레이트와, 2번째로 가까운 제1필드 플레이트간의 간격의 아래쪽에서의 반도체층의 상부면은, 비교적 저전위의 상기 2번째로 가까운 제1필드 플레이트의 전위의 영향을 받기 쉬워지고, 비교적 고전위의 배선의 전위의 영향이 감소되어, 상기 반도체층에서는 공핍층이 신장하기 쉬워진다. 따라서, 제1불순물영역과 가장 가까운 제2필드 플레이트에 절단 부위를 설치함에 의한 전계집중이 완화되어, 그 결과, 원하는 내압을 갖는 반도체장치를 용이하게 얻을 수 있다.
또한, 본 발명의 제7반도체장치에 의하면, 제2불순물영역보다도 높은 전위가 소정 영역 내의 반도체층에 인가되면, 제2불순물영역과 상기 반도체층에서 형성되는 pn접합에 역방향 전압이 인가되어, MOS 트랜지스터가 형성되어 있는 반도체층이 공핍층으로 피복된다. 그 결과, 장치의 내압이 향상된다.
또한, 제3불순물영역 및 배선보다도 높은 전위가 게이트 전극에 인가되면, 정전결합에 의해 게이트 전극과 가장 가까운 제2필드 플레이트와 배선 사이에 전위차가 발생한다. 본 발명에서는, 게이트 전극과 가장 가까운 제2필드 플레이트는 배선의 아래쪽에서 절단 부위를 구비하기 때문에, 상기 제2필드 플레이트와 배선과의 전위차에 의거한 제3절연막의 절연파괴를 방지할 수 있다.
또한, 본 발명에서는, 적어도 게이트 전극의 인접하게 위치하는 제1필드 플레이트에서, 배선의 아래쪽에 위치하는 부분의 적어도 게이트 전극측의 단부가 그 이외에 위치하는 부분의 상기 단부보다도 게이트 전극 측으로 시프트하고 있다. 그 때문에, 배선의 아래쪽에서는, 게이트 전극과 그 인접하게 위치하는 제1필드 플레이트간의 간격이 작아진다. 그 결과, 제3불순물영역 및 배선보다도 높은 전위가 게이트 전극에 인가되면, 게이트 전극과 그 인접하게 위치하는 제1필드 플레이트간의 간격의 아래쪽에서의 반도체층의 상부면은, 게이트 전극의 인접하게 위치하는 비교적 고전위의 제1필드 플레이트의 전위의 영향을 받기 쉬워지고, 비교적 저전위의 배선의 전위의 영향이 감소되어, 상기 반도체층에서의 공핍층의 신장이 억제된다. 따라서, 게이트 전극과 가장 가까운 제2필드 플레이트에 절단 부위를 설치함에 의한 전계집중이 완화되어, 그 결과, 원하는 내압을 갖는 반도체장치를 용이하게 얻을 수 있다.
또한, 본 발명의 제8반도체장치에 의하면, 제1불순물영역보다도 높은 전위가 소정 영역 내의 반도체층에 인가되면, 제1불순물영역과 상기 반도체층에서 형성되 는 pn접합에 역방향 전압이 인가되어 반도체층에 공핍층이 형성된다. 그 결과, 제1반도체소자가 공핍층으로 둘러싸여 장치의 내압이 향상된다.
또한, 제1불순물영역 및 배선보다도 높은 전위가 제2불순물영역에 인가되면, 정전결합에 의해 제2불순물영역과 가장 가까운 제2필드 플레이트와 배선 사이에 전위차가 발생한다. 본 발명에서는, 제2불순물영역과 가장 가까운 제2필드 플레이트는 배선의 아래쪽에서 절단 부위를 구비하기 때문에, 상기 제2필드 플레이트와 배선과의 전위차에 의거한 제3절연막의 절연파괴를 방지할 수 있다.
또한, 본 발명에서는, 적어도 제2불순물영역과 2번째로 가까운 제1필드 플레이트에서, 배선의 아래쪽에 위치하는 부분의 적어도 제2불순물영역측의 단부가 그 이외에 위치하는 부분의 상기 단부보다도 제2불순물영역 측으로 시프트하고 있다. 따라서, 배선의 아래쪽에서는, 제2불순물영역과 가장 가까운 제1필드 플레이트와, 2번째로 가까운 제1필드 플레이트간의 간격이 작아진다. 그 결과, 제1불순물영역 및 배선보다도 높은 전위가 제2불순물영역에 인가되면, 제2불순물영역과 가장 가까운 제1필드 플레이트와, 2번째로 가까운 제1필드 플레이트간의 간격의 아래쪽에서의 반도체층의 상부면은, 비교적 고전위의 상기 2번째로 가까운 제1필드 플레이트의 전위의 영향을 받기 쉬워지고, 비교적 저전위의 배선의 전위의 영향이 감소되어, 상기 반도체층에서의 공핍층의 신장이 억제된다. 따라서, 제2불순물영역과 가장 가까운 제2필드 플레이트에 절단 부위를 설치함에 의한 전계집중이 완화되어, 그 결과, 원하는 내압을 갖는 반도체장치를 용이하게 얻을 수 있다.
또한, 본 발명의 제9 및 제10반도체장치에 의하면, 소정 영역 내의 에피택셜 층의 상부면 내에는 그것보다도 불순물 농도가 높은 확산영역이 형성되어 있다. 통상, 확산영역은 에피택셜층보다도 불순물 농도 및 두께를 정밀도 높게 제어할 수 있기 때문에, 상기 불순물 농도(단위 : cm-3) 및 두께(단위 : cm)의 곱(product)이 RESURFF 조건(≒ 1.0 ×1012cm-2)을 만족하기 쉬워진다. 따라서, 소정 영역 내에 공핍층을 확실하게 형성할 수 있고, 원하는 내압의 반도체장치를 용이하게 얻을 수 있다.

Claims (25)

  1. 제 1 도전형의 반도체 기판과,
    상기 반도체 기판 상에 설치된 제 2 도전형의 반도체층과,
    상기 반도체층의 상면으로부터 상기 반도체 기판과의 계면에 걸쳐서 상기 반도체층 내부에 설치되어, 상기 반도체층에 소정 영역을 구분하는 상기 제 1 도전형의 제 1 불순물 영역과,
    상기 소정 영역 외의 상기 반도체층에 설치된 반도체 소자와,
    상기 소정 영역 내의 상기 반도체층에 설치된 MOS 트랜지스터를 구비하고,
    상기 MOS 트랜지스터는,
    상기 소정 영역 내의 상기 반도체층의 상면 내에 설치된, 상기 반도체층보다도 불순물 농도가 높은 상기 제 2 도전형의 제 2 불순물 영역과,
    상기 제 2 불순물 영역에 전기적으로 접속된 드레인 전극을 포함하고,
    상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이의 상기 반도체층 상에 설치된 제 1 절연막과,
    상기 제 1 절연막 상에 있어서, 상기 제 1 불순물 영역으로부터 상기 제 2 불순물 영역을 향하는 방향을 따라 서로 떨어져서 설치된 복수의 제 1 필드 플레이트와,
    상기 복수의 제 1 필드 플레이트를 덮어 상기 제 1 절연막 상에 설치된 제 2 절연막과,
    상기 제 2 절연막 상에 있어서, 상기 제 1 불순물 영역으로부터 상기 제 2 불순물 영역을 향하는 방향을 따라 서로 떨어져서 설치된 복수의 제 2 필드 플레이트와,
    상기 복수의 제 2 필드 플레이트를 덮어 상기 제 2 절연막 상에 설치된 제 3 절연막과,
    상기 제 3 절연막 상에 설치되고, 상기 복수의 제 1 필드 플레이트 및 상기 복수의 제 2 필드 플레이트의 위쪽을 통해, 상기 드레인 전극과 상기 반도체 소자를 전기적으로 접속하는 배선을 더 구비하고,
    상기 복수의 제 1 필드 플레이트 중 상기 제 1 불순물 영역과 가장 가까운 제 1 필드 플레이트는, 상기 MOS 트랜지스터의 게이트 전극이며,
    상기 복수의 제 2 필드 플레이트는, 각각 상기 복수의 제 1 필드 플레이트 사이의 간격의 위쪽에 설치되어 있고,
    상기 복수의 제 2 필드 플레이트 중 상기 게이트 전극과 가장 가까운 제 2 필드 플레이트는, 상기 배선의 아래쪽에서 절단 부위를 가지고,
    상기 복수의 제 1 필드 플레이트 사이의 간격 중 상기 절단 부위의 아래쪽에 위치하는 간격에는, 상기 복수의 제 1 필드 플레이트와 떨어져서 전극이 설치되어 있는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 복수의 제 2 필드 플레이트 중 상기 게이트 전극과 가장 가까운 제 2 필드 플레이트와 상기 게이트 전극을 전기적으로 접속하고, 상기 제 2 절연막을 관통해서 설치된 제 1 컨택 플러그와,
    상기 게이트 전극과 가장 가까운 제 2 필드 플레이트와 상기 전극을 전기적으로 접속하고, 상기 제 2 절연막을 관통해서 설치된 제 2 컨택 플러그를 더 구비한 것을 특징으로 하는 반도체장치.
  3. 제 1 도전형의 반도체 기판과,
    상기 반도체 기판 상에 설치된 제 2 도전형의 반도체층과,
    상기 반도체층의 상면으로부터 상기 반도체 기판과의 계면에 걸쳐서 상기 반도체층 내부에 설치되고, 상기 반도체층에 소정 영역을 구분하는 상기 제 1 도전형의 제 1 불순물 영역과,
    상기 소정 영역 내의 상기 반도체층에 설치된 제 1 반도체 소자와,
    상기 소정영역 내이며, 상기 제 1 반도체 소자와 상기 제 1 불순물 영역 사이의 상기 반도체층의 상면 내에 설치된, 상기 반도체층보다도 불순물 농도가 높은 상기 제 2 도전형의 제 2 불순물 영역과,
    상기 소정 영역 외의 상기 반도체층에 설치된 제 2 반도체 소자와,
    상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이의 상기 반도체층 상에 설치된 제 1 절연막과,
    상기 제 1 절연막 상에 있어서, 상기 제 1 불순물 영역으로부터 상기 제 2 불순물 영역을 향하는 방향을 따라 서로 떨어져서 설치된 복수의 제 1 필드 플레이트와,
    상기 복수의 제 1 필드 플레이트를 덮어 상기 제 1 절연막 상에 설치된 제 2 절연막과,
    상기 제 2 절연막 상에 있어서, 상기 제 1 불순물 영역으로부터 상기 제 2 불순물 영역을 향하는 방향을 따라 서로 떨어져서 설치된 복수의 제 2 필드 플레이트와,
    상기 복수의 제 2 필드 플레이트를 덮어 상기 제 2 절연막 상에 설치된 제 3 절연막과,
    상기 제 3 절연막 상에 설치되고, 상기 복수의 제 1 필드 플레이트 및 상기 복수의 제 2 필드 플레이트의 위쪽을 통해, 상기 제 1 반도체 소자와 상기 제 2 반도체 소자를 전기적으로 접속하는 배선을 구비하고,
    상기 복수의 제 2 필드 플레이트는, 각각 상기 복수의 제 1 필드 플레이트 사이의 간격의 위쪽에 설치되어 있고,
    상기 복수의 제 2 필드 플레이트 중 상기 제 1 불순물 영역과 가장 가까운 제 2 필드 플레이트는, 상기 배선의 아래쪽에서 절단 부위를 가지고,
    상기 복수의 제 1 필드 플레이트 사이의 간격 중 상기 절단 부위의 아래쪽에 위치하는 간격에는, 상기 복수의 제 1 필드 플레이트와 떨어져서 전극이 설치되어 있는 것을 특징으로 하는 반도체장치.
  4. 제 1 도전형의 반도체 기판과,
    상기 반도체 기판 상에 설치된 제 2 도전형의 반도체층과,
    상기 반도체층의 상면 내에 설치되고, 상기 반도체층에 소정 영역을 구분하는, 상기 반도체층보다도 불순물 농도가 높은 상기 제 2 도전형의 제 1 불순물 영역과,
    상기 소정 영역 내의 상기 반도체층의 상면으로부터 상기 반도체 기판과의 계면에 걸쳐서 상기 반도체층 내부에 설치된 상기 제 1 도전형의 제 2 불순물 영역과,
    상기 소정 영역 외의 상기 반도체층에 설치된 반도체 소자와,
    상기 소정 영역 내의 상기 반도체층에 설치된 MOS 트랜지스터를 구비하고,
    상기 MOS 트랜지스터는,
    상기 소정 영역 내이며, 상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이의 상기 반도체층의 상면 내에 설치된 상기 제 1 도전형의 제 3 불순물 영역과,
    상기 제 3 불순물 영역에 전기적으로 접속된 드레인 전극을 포함하고,
    상기 제 1 불순물 영역과 상기 제 3 불순물 영역 사이의 상기 반도체층 상에 설치된 제 1 절연막과,
    상기 제 1 절연막 상에 있어서, 상기 제 1 불순물 영역으로부터 상기 제 3 불순물 영역을 향하는 방향을 따라 서로 떨어져서 설치된 복수의 제 1 필드 플레이 트와,
    상기 복수의 제 1 필드 플레이트를 덮어 상기 제 1 절연막 상에 설치된 제 2 절연막과,
    상기 제 2 절연막 상에 있어서, 상기 제 1 불순물 영역으로부터 상기 제 3 불순물 영역을 향하는 방향을 따라 서로 떨어져서 설치된 복수의 제 2 필드 플레이트와,
    상기 복수의 제 2 필드 플레이트를 덮어 상기 제 2 절연막 상에 설치된 제 3 절연막과,
    상기 제 3 절연막 상에 설치되고, 상기 복수의 제 1 필드 플레이트 및 상기 복수의 제 2 필드 플레이트의 위쪽을 통해, 상기 드레인 전극과 상기 반도체 소자를 전기적으로 접속하는 배선을 더 구비하고,
    상기 복수의 제 1 필드 플레이트 중 상기 제 1 불순물 영역과 가장 가까운 제 1 필드 플레이트는, 상기 MOS 트랜지스터의 게이트 전극이며
    상기 복수의 제 2 필드 플레이트는, 각각 상기 복수의 제 1 필드 플레이트 사이의 간격의 위쪽에 설치되어 있고,
    상기 복수의 제 2 필드 플레이트 중 상기 게이트 전극과 가장 가까운 제 2 필드 플레이트는, 상기 배선의 아래쪽에서 절단 부위를 가지고,
    상기 복수의 제 1 필드 플레이트 사이의 간격 중 상기 절단 부위의 아래쪽에 위치하는 간격에는, 상기 복수의 제 1 필드 플레이트와 떨어져서 전극이 설치되어 있는 것을 특징으로 하는 반도체장치.
  5. 제 4항에 있어서,
    상기 복수의 제 2 필드 플레이트 중 상기 게이트 전극과 가장 가까운 제 2 필드 플레이트와 상기 게이트 전극을 전기적으로 접속하고, 상기 제 2 절연막을 관통해서 설치된 제 1 컨택 플러그와,
    상기 게이트 전극과 가장 가까운 제 2 필드 플레이트와 상기 전극을 전기적으로 접속하고, 상기 제 2 절연막을 관통해서 설치된 제 2 컨택 플러그를 더 구비한 것을 특징으로 하는 반도체장치.
  6. 제 1 도전형의 반도체 기판과,
    상기 반도체 기판 상에 설치된 제 2 도전형의 반도체층과,
    상기 반도체층의 상면으로부터 상기 반도체 기판과의 계면에 걸쳐서 상기 반도체층 내부에 설치되고, 상기 반도체층에 소정 영역을 구분하는 상기 제 1 도전형의 제 1 불순물 영역과,
    상기 소정 영역 내의 상기 반도체층에 설치된 제 1 반도체 소자와,
    상기 소정 영역 내이며, 상기 제 1 반도체 소자와 상기 제 1 불순물 영역 사이의 상기 반도체층의 상면 내에 설치된, 상기 반도체층보다도 불순물 농도가 높은 상기 제 2 도전형의 제 2 불순물 영역과,
    상기 소정 영역 외의 상기 반도체층에 설치된 제 2 반도체 소자와,
    상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이의 상기 반도체층 상에 설치된 제 1 절연막과,
    상기 제 1 절연막 상에 있어서, 상기 제 1 불순물 영역으로부터 상기 제 2 불순물 영역을 향하는 방향을 따라 서로 떨어져서 설치된 복수의 제 1 필드 플레이트와,
    상기 복수의 제 1 필드 플레이트를 덮어 상기 제 1 절연막 상에 설치된 제 2 절연막과,
    상기 제 2 절연막 상에 있어서, 상기 제 1 불순물 영역으로부터 상기 제 2 불순물 영역을 향하는 방향을 따라 서로 떨어져서 설치된 복수의 제 2 필드 플레이트와,
    상기 복수의 제 2 필드 플레이트를 덮어 상기 제 2 절연막 상에 설치된 제 3 절연막과,
    상기 제 3 절연막 상에 설치되고, 상기 복수의 제 1 필드 플레이트 및 상기 복수의 제 2 필드 플레이트의 위쪽을 통해, 상기 제 1 반도체 소자와 상기 제 2 반도체 소자를 전기적으로 접속하는 배선을 구비하고,
    상기 복수의 제 2 필드 플레이트는, 각각 상기 복수의 제 1 필드 플레이트 사이의 간격의 위쪽에 설치되어 있고, 상기 복수의 제 2 필드 플레이트 중 상기 제 2 불순물 영역과 가장 가까운 제 2 필드 플레이트는, 상기 배선의 아래쪽에서 절단 부위를 가지고,
    상기 복수의 제 1 필드 플레이트 사이의 간격 중 상기 절단 부위의 아래쪽에 위치하는 간격에는, 상기 복수의 제 1 필드 플레이트와 떨어져서 전극이 설치되어 있는 것을 특징으로 하는 반도체장치.
  7. 제 1 도전형의 반도체 기판과,
    상기 반도체 기판 상에 설치된 제 2 도전형의 반도체층과,
    상기 반도체층의 상면으로부터 상기 반도체 기판과의 계면에 걸쳐서 상기 반도체층 내부에 설치되고, 상기 반도체층에 소정 영역을 구분하는 상기 제 1 도전형의 제 1 불순물 영역과,
    상기 소정 영역 외의 상기 반도체층에 설치된 반도체 소자와,
    상기 소정 영역 내의 상기 반도체층에 설치된 MOS 트랜지스터를 구비하고,
    상기 MOS 트랜지스터는, 상기 소정 영역 내의 상기 반도체층의 상면 내에 설치된, 상기 반도체층보다도 불순물 농도가 높은 상기 제 2 도전형의 제 2 불순물 영역과,
    상기 제 2 불순물 영역에 전기적으로 접속된 드레인 전극을 포함하고,
    상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이의 상기 반도체층 상에 설치된 제 1 절연막과,
    상기 제 1 절연막 상에 있어서, 상기 제 1 불순물 영역으로부터 상기 제 2 불순물 영역을 향하는 방향을 따라 서로 떨어져서 설치된 복수의 제 1 필드 플레이 트와,
    상기 복수의 제 1 필드 플레이트를 덮어 상기 제 1 절연막 상에 설치된 제 2 절연막과,
    상기 제 2 절연막 상에 있어서, 상기 제 1 불순물 영역으로부터 상기 제 2 불순물 영역을 향하는 방향을 따라 서로 떨어져서 설치된 복수의 제 2 필드 플레이트와,
    상기 복수의 제 2 필드 플레이트를 덮어 상기 제 2 절연막 상에 설치된 제 3 절연막과,
    상기 제 3 절연막 상에 설치되고, 상기 복수의 제 1 필드 플레이트 및 상기 복수의 제 2 필드 플레이트의 위쪽을 통해, 상기 드레인 전극과 상기 반도체 소자를 전기적으로 접속하는 배선을 더 구비하고,
    상기 복수의 제 1 필드 플레이트 중 상기 제 1 불순물 영역과 가장 가까운 제 1 필드 플레이트는, 상기 MOS 트랜지스터의 게이트 전극이며,
    상기 복수의 제 2 필드 플레이트는, 각각 상기 복수의 제 1 필드 플레이트 사이의 간격의 위쪽에 설치되어 있고,
    상기 복수의 제 2 필드 플레이트 중 상기 게이트 전극과 가장 가까운 제 2 필드 플레이트는, 상기 배선의 아래쪽에서 절단 부위를 가지고,
    상기 게이트 전극 및 그것과 가장 가까운 제 2 필드 플레이트를 제외한 상기 복수의 제 1 필드 플레이트 및 상기 복수의 제 2 필드 플레이트 중, 적어도 상기 게이트 전극의 근처에 위치하는 제 1 필드 플레이트에서는, 상기 배선의 아래쪽에 위치하는 부분의 적어도 상기 게이트 전극측의 단부가, 그 이외에 위치하는 부분의 상기 단부보다도 상기 게이트 전극측으로 시프트하고 있는 것을 특징으로 하는 반도체장치.
  8. 제 7항에 있어서,
    상기 게이트 전극을 제외한 상기 복수의 제 1 필드 플레이트는, 상기 배선의 아래쪽에 위치하는 부분의 양단부가, 그 이외에 위치하는 부분의 양단부보다도 상기 게이트 전극측으로 시프트하고 있는 복수의 제 3 필드 플레이트를 포함하고,
    상기 게이트 전극과 가장 가까운 제 2 필드 플레이트를 제외한 상기 복수의 제 2 필드 플레이트는, 상기 배선의 아래쪽에 위치하는 부분의 양단부가, 그 이외에 위치하는 부분의 양단부보다도 상기 게이트 전극측으로 시프트하고 있는 복수의 제 4 필드 플레이트를 포함하는 것을 특징으로 하는 반도체장치.
  9. 제 8항에 있어서,
    상기 복수의 제 3 필드 플레이트 및 상기 복수의 제 4 필드 플레이트에 있어서는, 상기 배선의 아래쪽에 위치하는 부분의 단부의 시프트량이, 상기 게이트 전극에 가까이 갈 수록 커지고 있는 것을 특징으로 하는 반도체장치.
  10. 제 1 도전형의 반도체 기판과,
    상기 반도체 기판 상에 설치된 제 2 도전형의 반도체층과,
    상기 반도체층의 상면으로부터 상기 반도체 기판과의 계면에 걸쳐서 상기 반도체층 내부에 설치되고, 상기 반도체층에 소정 영역을 구분하는 상기 제 1 도전형의 제 1 불순물 영역과,
    상기 소정 영역 내의 상기 반도체층에 설치된 제 1 반도체 소자와,
    상기 소정 영역 내이며, 상기 제 1 반도체 소자와 상기 제 1 불순물 영역 사이의 상기 반도체층의 상면 내에 설치된, 상기 반도체층보다도 불순물 농도가 높은 상기 제 2 도전형의 제 2 불순물 영역과,
    상기 소정 영역 외의 상기 반도체층에 설치된 제 2 반도체 소자와,
    상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이의 상기 반도체층 상에 설치된 제 1 절연막과,
    상기 제 1 절연막 상에 있어서, 상기 제 1 불순물 영역으로부터 상기 제 2 불순물 영역에 향하는 방향을 따라 서로 떨어져서 설치된 복수의 제 1 필드 플레이트와,
    상기 복수의 제 1 필드 플레이트를 덮어 상기 제 1 절연막 상에 설치된 제 2 절연막과,
    상기 제 2 절연막 상에 있어서, 상기 제 1 불순물 영역으로부터 상기 제 2 불순물 영역에 향하는 방향을 따라 서로 떨어져서 설치된 복수의 제 2 필드 플레이 트와,
    상기 복수의 제 2 필드 플레이트를 덮어 상기 제 2 절연막 상에 설치된 제 3 절연막과,
    상기 제 3 절연막 상에 설치되고, 상기 복수의 제 1 필드 플레이트 및 상기 복수의 제 2 필드 플레이트의 위쪽을 통해, 상기 제 1 반도체 소자와 상기 제 2 반도체 소자를 전기적으로 접속하는 배선을 구비하고,
    상기 복수의 제 2 필드 플레이트는, 각각 상기 복수의 제 1 필드 플레이트 사이의 간격의 위쪽에 설치되어 있고,
    상기 복수의 제 2 필드 플레이트 중 상기 제 1 불순물 영역과 가장 가까운 제 2 필드 플레이트는, 상기 배선의 아래쪽에서 절단 부위를 가지고,
    상기 제 1 불순물 영역과 가장 가까운 제 1 및 제 2 필드 플레이트를 제외한 상기 복수의 제 1 필드 플레이트 및 상기 복수의 제 2 필드 플레이트 중, 적어도 상기 제 1 불순물 영역에 2 번째로 가까운 제 1 필드 플레이트에서는, 상기 배선의 아래쪽에 위치하는 부분의 적어도 상기 제 1 불순물 영역측의 단부가, 그 이외에 위치하는 부분의 상기 단부보다도 상기 제 1 불순물 영역측으로 시프트하고 있는 것을 특징으로 하는 반도체장치.
  11. 제 10항에 있어서,
    상기 제 1 불순물 영역과 가장 가까운 제 1 필드 플레이트를 제외한 상기 복 수의 제 1 필드 플레이트는, 상기 배선의 아래쪽에 위치하는 부분의 양단부가, 그 이외에 위치하는 부분의 양단부보다도 상기 제 1 불순물 영역측으로 시프트하고 있는 복수의 제 3 필드 플레이트를 포함하고,
    상기 제 1 불순물 영역과 가장 가까운 제 2 필드 플레이트를 제외한 상기 복수의 제 2 필드 플레이트는, 상기 배선의 아래쪽에 위치하는 부분의 양단부가, 그 이외에 위치하는 부분의 양단부보다도 상기 제 1 불순물 영역측으로 시프트하고 있는 복수의 제 4 필드 플레이트를 포함하는 것을 특징으로 하는 반도체장치.
  12. 제 11항에 있어서,
    상기 복수의 제 3 필드 플레이트 및 상기 복수의 제 4 필드 플레이트에 있어서는, 상기 배선의 아래쪽에 위치하는 부분의 단부의 시프트량이, 상기 제 1 불순물 영역에 가까이 갈 수록 커지고 있는 것을 특징으로 하는 반도체장치.
  13. 제 1 도전형의 반도체 기판과,
    상기 반도체 기판 상에 설치된 제 2 도전형의 반도체층과,
    상기 반도체층의 상면 내에 설치되고, 상기 반도체층에 소정 영역을 구분하는, 상기 반도체층보다도 불순물 농도가 높은 상기 제 2 도전형의 제 1 불순물 영역과,
    상기 소정 영역 내의 상기 반도체층의 상면으로부터 상기 반도체 기판과의 계면에 걸쳐서 상기 반도체층 내부에 설치된 상기 제 1 도전형의 제 2 불순물 영역과,
    상기 소정 영역 외의 상기 반도체층에 설치된 반도체 소자와,
    상기 소정 영역 내의 상기 반도체층에 설치된 MOS 트랜지스터를 구비하고,
    상기 MOS 트랜지스터는,
    상기 소정 영역 내이며, 상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이의 상기 반도체층의 상면 내에 설치된 상기 제 1 도전형의 제 3 불순물 영역과,
    상기 제 3 불순물 영역에 전기적으로 접속된 드레인 전극을 포함하고,
    상기 제 1 불순물 영역과 상기 제 3 불순물 영역 사이의 상기 반도체층 상에 설치된 제 1 절연막과,
    상기 제 1 절연막 상에 있어서, 상기 제 1 불순물 영역으로부터 상기 제 3 불순물 영역을 향하는 방향을 따라 서로 떨어져서 설치된 복수의 제 1 필드 플레이트와,
    상기 복수의 제 1 필드 플레이트를 덮어 상기 제 1 절연막 상에 설치된 제 2 절연막과,
    상기 제 2 절연막 상에 있어서, 상기 제 1 불순물 영역으로부터 상기 제 3 불순물 영역을 향하는 방향을 따라 서로 떨어져서 설치된 복수의 제 2 필드 플레이트와,
    상기 복수의 제 2 필드 플레이트를 덮어 상기 제 2 절연막 상에 설치된 제 3 절연막과,
    상기 제 3 절연막 상에 설치되고, 상기 복수의 제 1 필드 플레이트 및 상기 복수의 제 2 필드 플레이트의 위쪽을 통해, 상기 드레인 전극과 상기 반도체 소자를 전기적으로 접속하는 배선을 더 구비하고,
    상기 복수의 제 1 필드 플레이트 중 상기 제 1 불순물 영역과 가장 가까운 제 1 필드 플레이트는, 상기 MOS 트랜지스터의 게이트 전극이며,
    상기 복수의 제 2 필드 플레이트는, 각각 상기 복수의 제 1 필드 플레이트 사이의 간격의 위쪽에 설치되어 있고,
    상기 복수의 제 2 필드 플레이트 중 상기 게이트 전극과 가장 가까운 제 2 필드 플레이트는, 상기 배선의 아래쪽에서 절단 부위를 가지고,
    상기 게이트 전극 및 그것과 가장 가까운 제 2 필드 플레이트를 제외한 상기 복수의 제 1 필드 플레이트 및 상기 복수의 제 2 필드 플레이트 중, 적어도 상기 게이트 전극의 근처에 위치하는 제 1 필드 플레이트에서는, 상기 배선의 아래쪽에 위치하는 부분의 적어도 상기 게이트 전극측의 단부가, 그 이외에 위치하는 부분의 상기 단부보다도 상기 게이트 전극측으로 시프트하고 있는 것을 특징으로 하는 반도체장치.
  14. 제 13항에 있어서,
    상기 게이트 전극을 제외한 상기 복수의 제 1 필드 플레이트는, 상기 배선의 아래쪽에 위치하는 부분의 양단부가, 그 이외에 위치하는 부분의 양단부보다도 상기 게이트 전극측으로 시프트하고 있는 복수의 제 3 필드 플레이트를 포함하고,
    상기 게이트 전극과 가장 가까운 제 2 필드 플레이트를 제외한 상기 복수의 제 2 필드 플레이트는, 상기 배선의 아래쪽에 위치하는 부분의 양단부가, 그 이외에 위치하는 부분의 양단부보다도 상기 게이트 전극측으로 시프트하고 있는 복수의 제 4 필드 플레이트를 포함하는 것을 특징으로 하는 반도체장치.
  15. 제 14항에 있어서,
    상기 복수의 제 3 필드 플레이트 및 상기 복수의 제 4 필드 플레이트에 있어서는, 상기 배선의 아래쪽에 위치하는 부분의 단부의 시프트량이, 상기 게이트 전극에 가까이 갈수록 커지고 있는 것을 특징으로 하는 반도체장치.
  16. 제 1 도전형의 반도체 기판과,
    상기 반도체 기판 상에 설치된 제 2 도전형의 반도체층과,
    상기 반도체층의 상면으로부터 상기 반도체 기판과의 계면에 걸쳐서 상기 반도체층 내부에 설치되고, 상기 반도체층에 소정 영역을 구분하는 상기 제 1 도전형의 제 1 불순물 영역과,
    상기 소정 영역 내의 상기 반도체층에 설치된 제 1 반도체 소자와,
    상기 소정 영역 내이며, 상기 제 1 반도체 소자와 상기 제 1 불순물 영역 사이의 상기 반도체층의 상면 내에 설치된, 상기 반도체층보다도 불순물 농도가 높은 상기 제 2 도전형의 제 2 불순물 영역과,
    상기 소정 영역 외의 상기 반도체층에 설치된 제 2 반도체 소자와,
    상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이의 상기 반도체층 상에 설치된 제 1 절연막과,
    상기 제 1 절연막 상에 있어서, 상기 제 1 불순물 영역으로부터 상기 제 2 불순물 영역에 향하는 방향을 따라 서로 떨어져서 설치된 복수의 제 1 필드 플레이트와,
    상기 복수의 제 1 필드 플레이트를 덮어 상기 제 1 절연막 상에 설치된 제 2 절연막과,
    상기 제 2 절연막 상에 있어서, 상기 제 1 불순물 영역으로부터 상기 제 2 불순물 영역에 향하는 방향을 따라 서로 떨어져서 설치된 복수의 제 2 필드 플레이트와,
    상기 복수의 제 2 필드 플레이트를 덮어 상기 제 2 절연막 상에 설치된 제 3 절연막과,
    상기 제 3 절연막 상에 설치되고, 상기 복수의 제 1 필드 플레이트 및 상기 복수의 제 2 필드 플레이트의 위쪽을 통해, 상기 제 1 반도체 소자와 상기 제 2 반도체 소자를 전기적으로 접속하는 배선을 구비하고,
    상기 복수의 제 2 필드 플레이트는, 각각 상기 복수의 제 1 필드 플레이트 사이의 간격의 위쪽에 설치되어 있고,
    상기 복수의 제 2 필드 플레이트 중 상기 제 2 불순물 영역과 가장 가까운 제 2 필드 플레이트는, 상기 배선의 아래쪽에서 절단 부위를 가지고,
    상기 제 2 불순물 영역과 가장 가까운 제 1 및 제 2 필드 플레이트를 제외한 상기 복수의 제 1 필드 플레이트 및 상기 복수의 제 2 필드 플레이트 중, 적어도 상기 제 2 불순물 영역에 2 번째로 가까운 제 1 필드 플레이트에서는, 상기 배선의 아래쪽에 위치하는 부분의 적어도 상기 제 2 불순물 영역측의 단부가, 그 이외에 위치하는 부분의 상기 단부보다도 상기 제 2 불순물 영역측으로 시프트하고 있는 것을 특징으로 하는 반도체장치.
  17. 제 16항에 있어서,
    상기 제 2 불순물 영역과 가장 가까운 제 1 필드 플레이트를 제외한 상기 복수의 제 1 필드 플레이트는, 상기 배선의 아래쪽에 위치하는 부분의 양단부가, 그 이외에 위치하는 부분의 양단부보다도 상기 제 2 불순물 영역측으로 시프트하고 있는 복수의 제 3 필드 플레이트를 포함하고,
    상기 제 2 불순물 영역에 가장 가까운 제 2 필드 플레이트를 제외한 상기 복수의 제 2 필드 플레이트는, 상기 배선의 아래쪽에 위치하는 부분의 양단부가, 그 이외에 위치하는 부분의 양단부보다도 상기 제 2 불순물 영역측으로 시프트하고 있는 복수의 제 4 필드 플레이트를 포함하는 것을 특징으로 하는 반도체장치.
  18. 제 17항에 있어서,
    상기 복수의 제 3 필드 플레이트 및 상기 복수의 제 4 필드 플레이트에 있어서는, 상기 배선의 아래쪽에 위치하는 부분의 단부의 시프트량이, 상기 제 2 불순물 영역에 가까이 갈수록 커지고 있는 것을 특징으로 하는 반도체장치.
  19. 제 1 도전형의 반도체 기판과,
    상기 반도체 기판 상에 설치된 제 2 도전형의 에피택셜층과,
    상기 에피택셜층의 상면으로부터 상기 반도체 기판과의 계면에 걸쳐서 상기 에피택셜층 내부에 설치되고, 상기 에피택셜층에 소정 영역을 구분하는 상기 제 1 도전형의 제 1 불순물 영역과,
    상기 소정 영역 내의 상기 에피택셜층에 설치된 MOS 트랜지스터를 구비하고,
    상기 MOS 트랜지스터는,
    상기 소정 영역 내의 상기 에피택셜층의 상면 내에 설치된, 상기 에피택셜층보다도 불순물 농도가 높은 상기 제 2 도전형의 제 2 불순물 영역과,
    상기 제 2 불순물 영역에 전기적으로 접속된 드레인 전극을 포함하고,
    상기 에피택셜층 중 적어도 상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이의 상기 에피택셜층의 상면 내에 설치된, 상기 에피택셜층보다도 불순물 농도 가 높은 상기 제 2 도전형의 확산영역을 더 구비한 것을 특징으로 하는 반도체장치.
  20. 제 1 도전형의 반도체 기판과,
    상기 반도체 기판 상에 설치된 제 2 도전형의 에피택셜층과,
    상기 에피택셜층의 상면으로부터 상기 반도체 기판과의 계면에 걸쳐서 상기 에피택셜층 내부에 설치되고, 상기 에피택셜층에 소정 영역을 구분하는 상기 제 1 도전형의 제 1 불순물 영역과,
    상기 소정 영역 내의 상기 에피택셜층에 설치된 제 1 반도체 소자와,
    상기 소정 영역 내이며, 상기 제 1 반도체 소자와 상기 제 1 불순물 영역 사이의 상기 에피택셜층의 상면 내에 설치된, 상기 에피택셜층보다도 불순물 농도가 높은 상기 제 2 도전형의 제 2 불순물 영역과,
    상기 에피택셜층 중 적어도 상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이의 상기 에피택셜층의 상면 내에 설치된, 상기 에피택셜층보다도 불순물 농도가 높은 상기 제 2 도전형의 확산영역을 구비하고,
    상기 제 1 불순물영역과 상기 제 2 불순물영역 사이에 있어서의 상기 에피택셜층 및 상기 확산영역은, 공핍층이 형성된 RESURF 분리영역인 것을 특징으로 하는 반도체장치.
  21. 제 19항에 있어서,
    상기 소정 영역 외의 상기 에피택셜층에 설치된 반도체 소자와,
    상기 제 1 불순물 영역의 위쪽을 통해, 상기 드레인 전극과 상기 반도체 소자를 전기적으로 접속하는 배선을 더 구비하고,
    상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이의 상기 에피택셜층은, 상기 배선의 아래쪽에서 상기 확산 영역으로부터의 노출 부분을 구비한 것을 특징으로 하는 반도체장치.
  22. 제 20항에 있어서,
    상기 소정 영역 외의 상기 에피택셜층에 설치된 제 2 반도체 소자와,
    상기 제 1 불순물 영역의 위쪽을 통해, 상기 제 1 반도체 소자와 상기 제 2 반도체 소자를 전기적으로 접속하는 배선을 더 구비하고,
    상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이의 상기 에피택셜층은, 상기 배선의 아래쪽에서 상기 확산영역으로부터의 노출 부분을 구비한 것을 특징으로 하는 반도체장치.
  23. 제 21항 또는 제 22항에 있어서,
    상기 노출 부분에서는, 평면에서 보았을 때, 상기 제 1 불순물 영역으로부터 상기 제 2 불순물 영역을 향하는 방향에 수직한 방향의 폭이 상기 제 2 불순물 영역을 향함에 따라서 좁아지는 것을 특징으로 하는 반도체장치.
  24. 제 21항 또는 제 22항에 있어서,
    상기 노출 부분은, 상기 배선의 아래쪽에서, 상기 제 1 불순물 영역으로부터 상기 제 2 불순물 영역을 향하는 방향을 따라 나란하게 설치된 복수의 분할 부분을 포함하고,
    상기 복수의 분할 부분에서는, 평면에서 보았을 때, 상기 제 1 불순물 영역으로부터 상기 제 2 불순물 영역을 향하는 방향을 따르는 폭이 상기 제 2 불순물 영역을 향함에 따라서 좁아지는 것을 특징으로 하는 반도체장치.
  25. 제 21항 또는 제 22항에 있어서,
    상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이의 상기 에피택셜층 상에 설치된 제 1 절연막과,
    상기 제 1 절연막 상에 있어서, 상기 제 1 불순물 영역으로부터 상기 제 2 불순물 영역을 향하는 방향을 따라 서로 떨어져서 설치된 복수의 필드 플레이트를 더 구비하고,
    상기 배선은, 상기 필드 플레이트의 위쪽을 통해서도 설치되고,
    상기 노출 부분은, 상기 배선의 아래쪽에서, 상기 제 1 불순물 영역으로부터 상기 제 2 불순물 영역을 향하는 방향을 따라 나란하게 설치된 복수의 분할 부분을 포함하고,
    상기 복수의 분할 부분은 각각 상기 복수의 필드 플레이트 사이의 간격의 아래쪽에 배치되어 있는 것을 특징으로 하는 반도체장치.
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4906281B2 (ja) * 2005-03-30 2012-03-28 オンセミコンダクター・トレーディング・リミテッド 半導体装置
JP4863665B2 (ja) * 2005-07-15 2012-01-25 三菱電機株式会社 半導体装置およびその製造方法
JP4914589B2 (ja) 2005-08-26 2012-04-11 三菱電機株式会社 半導体製造装置、半導体製造方法および半導体装置
JP4973238B2 (ja) 2007-02-28 2012-07-11 三菱電機株式会社 半導体装置
US7719076B2 (en) * 2007-08-10 2010-05-18 United Microelectronics Corp. High-voltage MOS transistor device
US20090096039A1 (en) * 2007-10-10 2009-04-16 United Microelectronics Corp. High-voltage device and manufacturing method of top layer in high-voltage device
JP2011029466A (ja) * 2009-07-28 2011-02-10 Hitachi Ltd 半導体装置
US9029866B2 (en) * 2009-08-04 2015-05-12 Gan Systems Inc. Gallium nitride power devices using island topography
US9818857B2 (en) 2009-08-04 2017-11-14 Gan Systems Inc. Fault tolerant design for large area nitride semiconductor devices
EP2465141B1 (en) 2009-08-04 2021-04-07 GaN Systems Inc. Gallium nitride microwave and power switching transistors with matrix layout
JP5594515B2 (ja) * 2010-03-26 2014-09-24 日本電気株式会社 半導体装置、電子装置、半導体装置の製造方法、および半導体装置の動作方法
AU2011241423A1 (en) 2010-04-13 2012-11-08 Gan Systems Inc. High density gallium nitride devices using island topology
WO2011152253A1 (ja) * 2010-06-04 2011-12-08 富士電機株式会社 半導体装置および駆動回路
US8629513B2 (en) * 2011-01-14 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. HV interconnection solution using floating conductors
DE102011108651B4 (de) * 2011-07-26 2019-10-17 Austriamicrosystems Ag Hochvolttransistorbauelement und Herstellungsverfahren
US9373619B2 (en) * 2011-08-01 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage resistor with high voltage junction termination
CN102856356B (zh) * 2012-09-28 2015-09-09 中国科学院微电子研究所 用于半导体功率器件的终端
JP6009341B2 (ja) * 2012-12-13 2016-10-19 ルネサスエレクトロニクス株式会社 半導体装置
EP2757580A1 (en) * 2013-01-22 2014-07-23 Nxp B.V. Bipolar cmos dmos (bcd) processes
JP6228428B2 (ja) 2013-10-30 2017-11-08 ルネサスエレクトロニクス株式会社 半導体装置
US9570437B2 (en) * 2014-01-09 2017-02-14 Nxp B.V. Semiconductor die, integrated circuits and driver circuits, and methods of maufacturing the same
JP6210913B2 (ja) * 2014-03-20 2017-10-11 ルネサスエレクトロニクス株式会社 半導体装置
JP6185440B2 (ja) * 2014-09-16 2017-08-23 株式会社東芝 半導体装置
CN105789051A (zh) * 2014-12-24 2016-07-20 北大方正集团有限公司 一种ldmos晶体管及制作方法
CN105070756B (zh) * 2015-08-18 2018-06-19 上海华虹宏力半导体制造有限公司 超高压ldmos器件结构
WO2017159640A1 (ja) * 2016-03-14 2017-09-21 富士電機株式会社 半導体装置および製造方法
JP6693805B2 (ja) * 2016-05-17 2020-05-13 ローム株式会社 半導体装置
DE112016007213B4 (de) 2016-09-13 2022-05-25 Mitsubishi Electric Corporation Halbleitervorrichtung
JP6996247B2 (ja) * 2017-11-17 2022-01-17 富士電機株式会社 半導体集積回路装置
JP7407590B2 (ja) 2019-12-25 2024-01-04 三菱電機株式会社 半導体装置および集積回路
JP2022144785A (ja) * 2021-03-19 2022-10-03 株式会社東芝 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6364365A (ja) 1986-09-05 1988-03-22 Hitachi Ltd 半導体装置
JPH104143A (ja) * 1996-06-14 1998-01-06 Sanyo Electric Co Ltd 半導体集積回路
JPH1065018A (ja) 1996-05-14 1998-03-06 Mitsubishi Electric Corp 半導体装置
JP2002324848A (ja) * 2001-02-20 2002-11-08 Mitsubishi Electric Corp 半導体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1131801A (en) 1978-01-18 1982-09-14 Johannes A. Appels Semiconductor device
JPS61168253A (ja) * 1985-01-19 1986-07-29 Sharp Corp 高耐圧ｍｏｓ電界効果半導体装置
US5153697A (en) * 1989-02-10 1992-10-06 Texas Instruments Incorporated Integrated circuit that combines multi-epitaxial power transistors with logic/analog devices, and a process to produce same
JP2605860B2 (ja) 1989-03-22 1997-04-30 富士電機株式会社 高耐圧素子を含む半導体装置
US5040045A (en) * 1990-05-17 1991-08-13 U.S. Philips Corporation High voltage MOS transistor having shielded crossover path for a high voltage connection bus
JP2739004B2 (ja) 1992-01-16 1998-04-08 三菱電機株式会社 半導体装置
US5455436A (en) 1994-05-19 1995-10-03 Industrial Technology Research Institute Protection circuit against electrostatic discharge using SCR structure
JP3808116B2 (ja) 1995-04-12 2006-08-09 富士電機デバイステクノロジー株式会社 高耐圧ｉｃ
JP3547884B2 (ja) * 1995-12-30 2004-07-28 三菱電機株式会社 半導体装置及びその製造方法
JP3917211B2 (ja) 1996-04-15 2007-05-23 三菱電機株式会社 半導体装置
JPH1012873A (ja) * 1996-06-27 1998-01-16 Matsushita Electric Works Ltd 半導体装置
JPH10242454A (ja) * 1997-02-27 1998-09-11 Matsushita Electric Works Ltd 半導体装置
EP0936674B1 (en) 1998-02-10 2006-04-26 STMicroelectronics S.r.l. Integrated circuit comprising a VDMOS transistor protected against overvoltages between source and gate
JP2000091443A (ja) * 1998-09-14 2000-03-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000294763A (ja) * 1999-04-06 2000-10-20 Nec Corp 半導体装置
JP3425131B2 (ja) * 1999-12-17 2003-07-07 松下電器産業株式会社 高耐圧半導体装置
KR100374627B1 (ko) * 2000-08-04 2003-03-04 페어차일드코리아반도체 주식회사 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자
JP3654872B2 (ja) * 2001-06-04 2005-06-02 松下電器産業株式会社 高耐圧半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6364365A (ja) 1986-09-05 1988-03-22 Hitachi Ltd 半導体装置
JPH1065018A (ja) 1996-05-14 1998-03-06 Mitsubishi Electric Corp 半導体装置
JPH104143A (ja) * 1996-06-14 1998-01-06 Sanyo Electric Co Ltd 半導体集積回路
JP2002324848A (ja) * 2001-02-20 2002-11-08 Mitsubishi Electric Corp 半導体装置

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KR20060043235A (ko) 2006-05-15

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