KR100666517B1 - 반도체 장치 - Google Patents

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Abstract

배선층으로부터의 전계를 차폐하면서 절연 파괴가 생기기 어렵게 한다.
부유 전극(201)과 제3 전극(202)은 정전 용량 C1로 정전 결합하고, 부유 전극(201)과 제3 전극(203)은 정전 용량 C2로 정전 결합하고, 전극(200)과 부유 전극(201)은 정전 용량 C3으로 정전 결합한다. 부유 전극(201)에서의 전위는 전극(200)에 제공되는 전위보다 낮다. 전극(201)은 전극(200)의 상방을 덮는다. 예를 들면, 단면 상에서 볼 때, 전극(200)의 폭 방향의 끝으로부터 전극(201)의 폭 방향의 끝을 보는 앙각 α, β는 45도 이하인 것이 바람직하다.
반도체 기판, 절연층, 정전 결합, 앙각, 전극

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예 1에 관한 반도체 장치를 도시하는 단면도.
도 2는 본 발명의 실시예 1의 효과를 설명하는 단면도.
도 3은 본 발명의 실시예 1의 효과를 설명하는 단면도.
도 4는 본 발명의 실시예 1의 효과를 설명하는 단면도.
도 5는 본 발명의 실시예 2에 관한 반도체 장치를 도시하는 단면도.
도 6은 본 발명의 실시예 2의 변형을 도시하는 단면도.
도 7은 본 발명의 실시예 3에 관한 반도체 장치를 도시하는 단면도.
도 8은 본 발명의 실시예 3의 변형을 도시하는 단면도.
도 9는 본 발명의 실시예 4에 따른 반도체 장치를 도시하는 단면도.
도 10은 본 발명의 실시예 5에 따른 반도체 장치를 도시하는 단면도.
도 11은 본 발명의 실시예 6에 따른 반도체 장치를 도시하는 단면도.
도 12는 본 발명의 실시예 6의 변형을 도시하는 단면도.
도 13은 본 발명의 실시예 7에 따른 반도체 장치의 구조를 도시하는 평면도.
도 14는 본 발명의 실시예 7에 따른 반도체 장치의 구조를 도시하는 단면도.
도 15는 본 발명의 실시예 7의 효과를 설명하는 단면도.
도 16은 본 발명의 실시예 7의 효과를 설명하는 단면도.
도 17은 본 발명의 실시예 7의 효과를 설명하는 단면도.
도 18은 본 발명의 실시예 8의 기본적인 개념을 도시하는 사시도.
도 19는 본 발명의 실시예 8에 관한 반도체 장치의 구조를 도시하는 단면도.
도 20은 본 발명의 실시예 8에 관한 반도체 장치의 구조를 도시하는 사시도.
도 21은 본 발명의 실시예 8의 변형을 도시하는 사시도.
<도면의 주요 부분에 대한 부호의 설명>
1 : p- 반도체 기판
8, 18 : 층간 절연막
101 : 절연층
200∼211 : 전극(부유 전극을 포함)
500 : 반도체 기판
A : MOS 트랜지스터
B : RESURF 분리 영역
QN, QP : MOS 트랜지스터
본 발명은 전계를 차폐하는 기술에 관한 것이다.
반도체 칩 상에 고형이나 겔 형상의 수지를 피복하는 반도체 장치에서는 인가 전압에 의해 수지 중에 있는 불순물 이온이 이동하고, 분극 상태가 된다. 이 경우, 이온에 의해 발생하는 전압이 집적 회로를 구성하는 소자의 임계값을 초과하게 되고, 또한 서로 이웃하는 소자 간에 누설 전류가 흐르는 채널이 발생하는 것이 발생하기 때문에, 소자로서의 기능을 수행할 수 없다는 문제가 있었다. 이러한 문제는, 예를 들면 특허 문헌 1(일본 특개평 11-204733호 공보)에 지적되어 있다.
또한, 배선층으로부터 방출되어 다른 회로부 속으로 들어가는 전자파 노이즈를 저감하기 위한 기술이, 예를 들면 특허 문헌 2(일본 특개평 5-47767호 공보)나 특허 문헌 3(일본 특개평 8-274167호 공보)에 지적되고 있다.
그러나, 고정 전위가 제공되고 단면 상에서 볼 때 연속하는 도전 재료로 배선층을 둘러싼 경우, 배선층에 인가되는 전압이 높아지면, 배선층과 도전 재료 간의 절연재에 걸리는 전압도 높아져 해당 절연재에서의 절연 파괴가 생기기 쉬워지는 경향을 초래한다.
따라서, 본 발명은 배선층으로부터의 전계를 차폐하면서 절연 파괴가 생기기 어렵게 하는 기술을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성된 절연층과, 상기 절연층 상에서 연장하고, 제1 전위가 인가되는 제1 전극과, 주위로부터 절연되어 형성되는 제2 전극과, 상기 제1 전위보다 낮은 제2 전위가 인가되고, 상기 제2 전극과 정전 결합하는 제3 전극을 구비한다. 그리고, 상기 제1 전 극이 연장하는 방향에 수직하며, 상기 제2 전극이 상기 제1 전극에 대하여 상기 반도체 기판과 반대측에 위치하는 단면(斷面)이 존재한다.
<실시예 1>
도 1은 본 발명의 실시예 1에 관한 반도체 장치를 도시하는 단면도이다. 반도체 기판(500) 상에 절연 층(101, 102, 103)이 순서대로 적응되어 있다. 이하에서는 반도체 기판(500)으로부터 절연 층 (101, 102, 103) 측을 본 방향을 상방, 그 반대 방향을 하방으로 한다. 절연 층(101, 102)의 경계 근방에는 동일한 층에 제3 전극(200, 202, 203)이 형성되고, 절연층(102, 103)의 경계 근방에는 전극(201)이 형성되고 있다. 이러한 구조는, 예를 들면 반도체 기판(500) 상에 절연층(101), 전극(200, 202, 203), 절연층(102), 전극(201), 절연층(103)을 순차적으로 형성함으로써 얻을 수 있다. 이들의 전극(200∼202)은 서로 절연되어 있고, 제3 전극(202, 203)은 서로 접속되어 있다.
전극(200)은 지면에 수직인 방향을 따라 연장하고 있고, 고전위 HV가 인가된다. 한편, 제3 전극(202, 203)에는 저전위 GND가 인가된다. 예를 들면, 고전위 HV는 30V 이상이고, 저전위 GND는 접지 전위이다. 전극(201)은 주위로부터 절연되어 있으며, 그 전위는 주위와의 정전 결합에 의해 결정된다. 이와 같이 주위로부터 절연되어 그 전위가 정전 결합에 의해 결정되는 전극을, 본 발명에서 「부유 전극」이라고 가칭한다.
고전위 HV가 인가되는 전극(200)이 연장되는 방향으로 수직인 단면(이하, 「 고전위 배선 단면」이라고 가칭함)에 있어서, 부유 전극(201)은 전극(200)의 상방 을 덮고 있다. 후술하는 바와 같이, 반드시 연장하는 전극(200)의 모든 위치에서의 고전위 배선 단면에 있어서, 부유 전극(201)이 전극(200)의 상방을 덮을 필요는 없다. 즉, 부유 전극(201)이 전극(200)에 대하여 반도체 기판(500)과 반대측에 나타나는 고전위 배선 단면이 연장하는 전극(200) 중 어느 하나의 위치에서 존재하는 것이다. 물론, 연장하는 전극(200)의 모든 위치에서의 고전위 배선 단면에서 부유 전극(201)이 전극(200)에 대하여 반도체 기판(500)과 반대측에 나타나도 된다.
부유 전극(201)과 제3 전극(202)은 정전 용량 C1로 정전 결합하고, 부유 전극(201)과 제3 전극(203)은 정전 용량 C2로 정전 결합하고, 전극(200)과 부유 전극(201)이 정전 용량 C3으로 정전 결합하고, 부유 전극(201)에는 전하 QF가 저장되어 전위 VF가 생긴다면, 수학식 1이 성립한다.
(C1+C2)(VF-0)+C3(VF-HV)+QF=0
단, 부유 전극(201)에 대한 전하의 공급원이 없고, 전하 QF의 값은 0이기 때문에, 수학식 2에 의해 전위 VF가 구해지고, VF<HV가 성립한다.
VF=C3·HV/(C1+C2+C3)
따라서 전극(200)으로부터 주위의 저전위의 부위로 발생하는 전계의 강도에 비하여, 전극(200)을 덮는 부유 전극(201)으로부터 주위의 저전위 부위로 발생하는 전계의 강도를 작게 할 수 있다. 즉, 전극(200)으로부터 발생하는 전계를 차폐할 수 있다.
또한, 전극(200)과 부유 전극(201) 사이에서 절연층(102)에 걸리는 전압은 (HV-VF)/HV이고, 단면 상에서 볼 때 연속하는 도전 재료로 전극(200)을 둘러싸서 해당 도전 재료에 전위 GND를 공급한 경우와 비교하면 낮다. 따라서 절연층(102)에 있어서 절연 파괴가 생기기 어렵게 할 수 있다.
차폐를 효과적으로 행하기 위해서는 정전 용량 C1, C2를 정전 용량 C3보다 크게 하여 전위 VF를 내리는 것이 바람직한 한편으로, 절연층(102)에서 절연 파괴가 생기기 어렵게 하기 위해서는 정전 용량 C1, C2는 정전 용량 C3보다 작은 것이 바람직하다. 즉, 부유 전극(201) 및 이것과 절연된 제3 전극(202, 203)을 채용함으로써, 정전 용량 C1, C2, C3과 같은 파라미터를 제어하여 차폐 효과와 내압을 적절하게 설정하는 것이 가능해진다.
물론, 본 실시 형태에서 전극(203)의 존재는 필수가 아니고, 이것을 생략할 수 있다. 그 경우에는 상기한 설명에서 정전 용량 C2를 0으로 하여 취급하게 된다.
부유 전극(201)은 고전위 HV가 인가되는 전극(200)의 상방을 덮는 것이 바람직하다. 또한, 전계의 차폐라는 관점에서는, 단면 상에서 볼 때, 전극(200)의 폭 방향의 모서리로부터, 이에 가까운 쪽의 부유 전극(201)의 폭 방향의 모서리를 본 앙각(elevation angle) α, β가 45도 이하인 것이 바람직하다.
상기한 바와 같은 고전위 HV가 인가되는 전극을 차폐하는 효과는 그 전극의 주변에 고전위 HV보다 저전위로 구동되는 반도체 소자가 존재하는 경우에 특히 요구되는 효과이다.
도 2 내지 도 4는 본 실시 형태의 효과를 설명하는 단면도이다. 도 2 및 도 3에서는 본 실시 형태를 적용하지 않은 경우에 대해 예시하고, 도 4에서는 본 실시 형태를 적용한 경우에 대해 예시하고 있다.
도 2에서, 반도체 기판(500)에는 N웰(501) 및 P웰(511)이 형성되고, 각각에는 PMOS 트랜지스터 QP 및 NMOS 트랜지스터 QN이 형성되어 있다. PMOS 트랜지스터 QP 및 NMOS 트랜지스터 QN은 CMOS 트랜지스터를 구성하고 있다.
구체적으로는 N 웰(501) 상에 한 쌍의 P+층(502)이 떨어져 형성되고, 양자간의 상방에는 게이트(503)가 형성된다. 또한, 한쪽의 P+층(502)에는 인접하여 N+층(504)이 형성되고, 이들은 각각 소스 및 백 게이트로서 기능한다. 다른 쪽의 P+층(502)은 드레인으로서 기능한다. P 웰(511) 상에 한 쌍의 N+층(512)이 떨어져 형성되고, 양자 간의 상방에는 게이트(513)가 형성된다. N+층(512)은 소스 또는 드레인으로서 기능한다. 트랜지스터 QN, QP는 절연층(101)으로 분리되고, 또한 절연층(102), 몰드 수지(120)에 의해 이 순서로 덮어져 있다. 도면의 간단화를 위해, 게이트(503, 513)의 하방의 게이트 산화막도 절연층(102)에 포함시켜 묘사되고 있다.
트랜지스터 QN, QP로부터 절연층(101)이 넓어지는 방향으로 떨어져, 절연층(101) 상에는 전극(200)이 형성되고, 이것은 절연층(102), 몰드 수지(120)에 의해 이 순서로 덮어져 있다. 트랜지스터 QN, QP에 적용되는 전위 Vcc는, 예를 들면 5V 정도이며, 이보다 큰 전위 HV가 인가되는 전극(200)은 통상은 최상층의 배선으로서 배치된다. 이것은 고전위가 인가되는 배선을 층간 절연막을 이용하여 절연하는 것이 곤란한 것, 또한 이러한 배선에 흐르는 전류는 수십 내지 수백 ㎃ 레벨이 되는 경우가 많고 1㎛ 이상의 두꺼운 배선을 채용하는 데에 기인한다.
유리 전이 온도의 고온, 예를 들면 150℃ 부근의 몰드 수지(120)는 내부의 구성 물질로부터 붕소 등이 이온화한다. 그 때문에, 몰드 수지(120)를 가열하여 이용하는 몰드 처리 후에, 전극(200)으로부터 주위의 저전위의 부위를 향하여 발생한 전계(701)가 몰드 수지(120)를 분극한다. 도 2에서 원으로 둘러싸인 +기호는 플러스 전하를, 원으로 둘러싸인 -기호는 마이너스 전하를, 각각 나타내고 있다. 전극(200)보다 트랜지스터 QN, QP 근방 쪽이 전위가 낮기 때문에, 전극(200)의 근방에는 마이너스 전하가 모이고, 트랜지스터 QN, QP 근방에는 플러스 전하가 모인다.
도 3은 상술된 바와 같이 몰드 수지(120)가 분극한 상태에서, 트랜지스터 QN, QP의 소스, 드레인에 각각 적절한 전위를 공급한 경우를 도시한다. 여기서는 트랜지스터 QN, QP가 인버터를 구성하는 경우를 예시하고 있고, 게이트(503, 513)에 공통되어 입력 전위 Vin이 제공되고, 모두 드레인으로서 기능한 쪽의 P+층(502) 및 N+층(512)이 접속된다. 또한, 소스로서 기능하는 쪽의 P+층(502) 및 백 게이트로서 기능하는 N+층(504)에는 전위 Vcc가, 소스로서 기능하는 쪽의 N+층(512)에는 전위 GND가 각각 인가되어 있다.
분극에 의해 플러스 전하가 많이 모이면, N 웰(501) 근방의 P 웰(511) 상방에 대역 구조가 변화한 영역(601)이 형성된다. 그리고 N+층(504)으로부터 N+층(601)으로 화살표(602)로 나타낸 방향으로 누설 전류가 흐르게 된다. 이러한 문제를 해결하기 위해서는, 전계의 영향이 미치지 못할 정도로 충분히 전극(200)을 트랜지스터 QN, QP로부터 멀리에 배치하는 것도 생각되지만, 그러면 회로의 집적도를 낮게 한다. 또한, 분극하기 어려운 재료로 몰드 수지(120)를 형성하는 것이나, 분극한 이온을 반절연성의 유리 코팅막을 이용하여 차폐하는 것도 생각되지만, 모두 비용을 상승시켜 새로운 제조 장치를 도입해야 한다. 따라서, 도전 재료를 이용하여 전극(200)으로부터 발생하는 전계를 차폐하는 것이 바람직하다.
도 4는 도 2, 도 3에 도시된 전극(200) 주위에, 도 1에 도시된 부유 전극(201), 제3 전극(202, 203)을 배치한 구성을 나타내고 있다. 부유 전극(201)을 형성하기 위해서 절연층(102)과 몰드 수지(120) 사이에는 절연층(103)이 개삽되어 있다. 도 1에서 설명한 바와 같이 하여 전극(200)이 차폐된다. 예를 들면, 전극(200)으로부터 발생하는 전계(702)는 부유 전극(201)에 의해 효과적으로 차폐된다.
이하에 설명되는 실시예 2 내지 실시예 6에 있어서 예시되는 반도체 장치도, 실시예 1에 예시된 반도체 장치와 마찬가지로 하여, 고전위 HV가 인가되는 전극 주변에 고전위 HV보다 저전위로 구동되는 반도체 소자가 존재하는 경우에 적용하고, 몰드 수지의 분극을 방지할 수 있다.
<실시예 2>
도 5는 본 발명의 실시예 2에 관한 반도체 장치를 도시하는 단면도이다. 기 판(500) 상에 절연층(101, 102, 103)이 이 순서로 적층되어 있다. 절연층(101, 102)의 경계 근방에는 고전위 HV가 인가되는 전극(200)이 형성되고, 절연층(102, 103)의 경계 근방에는 부유 전극(201) 및 저전위 GND가 인가되는 제3 전극(202, 203)이 동일한 층에 형성되어 있다. 이러한 구조는, 예를 들면 반도체 기판(500) 상에 절연층(101), 전극(200), 절연층(102), 부유 전극(201) 및 제3 전극(202, 203), 절연층(103)을 순차적으로 형성함으로써 얻을 수 있다.
전극(200)은 지면에 수직인 방향을 따라 연장하고 있고, 고전위 배선 단면에서 부유 전극(201)은 전극(200)의 상방을 덮고 있다. 부유 전극(201)이 전극(200)에 대하여 반도체 기판(500)과 반대측에 나타나는 고전위 배선 단면이 연장하는 전극(200) 중 하나의 위치에서 존재한다. 물론, 연장하는 전극(200)의 모든 위치에서의 고전위 배선 단면에서 부유 전극(201)이 전극(200)에 대하여 반도체 기판(500)과 반대측에 나타나도 된다.
본 실시예에서도 부유 전극(201)과 제3 전극(202) 사이에 정전 용량 C1이, 부유 전극(201)과 전극(203) 사이에 정전 용량 C2가 전극(200)과 부유 전극(201) 사이에 정전 용량 C3이 생기고 수학식 2가 성립된다. 따라서 실시예 1과 마찬가지의 효과를 얻을 수 있다.
도 6은 본 실시 형태의 변형을 도시하는 단면도이다. 절연층(103) 상에 절연층(104)이 더 형성되고, 절연층(103, 104)의 경계에는 전극(207)이 형성되어 있다. 전극(207)은 전극(201)에 대하여 전극(200)과 반대측에 배치된다. 이러한 구조는, 예를 들면 절연층(103), 전극(207), 절연층(104)을 순차적으로 형성함으로써 얻을 수 있다.
전극(207, 202) 및 전극(207, 203)은 각각 도전성 플러그(205, 206)로 서로 접속되어 있다. 도전성 플러그(205, 206)는 절연층(103)을 두께 방향으로 관통하여 형성된다. 즉 전극(207)을 통하여 제3 전극(202, 203)을 서로 접속할 수 있다.
물론, 본 실시 형태 및 그 변형에 있어서도 전극(203)의 존재는 필수가 아니고 이것을 생략할 수 있다. 또 전극(200)의 폭 방향의 모서리로부터, 이것에 가까운 쪽의 부유 전극(201)의 폭 방향의 모서리를 본 앙각이 45도 이하인 것이 바람직하다.
<실시예 3>
도 7은 본 발명의 실시예 3에 관한 반도체 장치를 도시하는 단면도이다. 기판(500) 상에 절연층(101, 102, 103)이 이 순서로 적층되어 있다. 절연층(101, 102)의 경계 근방에는 고전위 HV가 인가되는 전극(200) 및 부유 전극(202b, 203) 및 저전위 GND가 인가되는 제3 전극(202a)이 형성되고, 절연층(102, 103)의 경계 근방에는 부유 전극(201)이 형성되어 있다. 단 전극(202b, 203)은 서로 접속되어 있고, 전극(200)과 동일한 층에 배치되어 있다. 이러한 구조는, 예를 들면 반도체 기판(500) 상에 절연층(101), 전극(200, 202a) 및 부유 전극(202b, 203), 절연층(102), 부유 전극(201), 절연층(103)을 순차적으로 형성함으로써 얻을 수 있다.
전극(200)은 지면에 수직인 방향을 따라 연장하고 있고, 고전위 배선 단면에서 부유 전극(201)은 전극(200)의 상방을 덮고 있다. 부유 전극(201)이 전극(200)에 대하여 반도체 기판(500)과 반대측에 나타나는 고전위 배선 단면이 연장하는 전 극(200) 중 어느 하나의 위치에서 존재한다. 물론, 연장하는 전극(200)의 모든 위치에서의 고전위 배선 단면에서 부유 전극(201)이 전극(200)에 대하여 반도체 기판(500)과 반대측에 나타나도 된다.
본 실시예에서 부유 전극(201)과 부유 전극(202b)은 정전 용량 C1로, 부유 전극(201)과 부유 전극(203)은 정전 용량 C2로, 전극(200)과 부유 전극(201)은 정전 용량 C3으로, 제3 전극(202a)과 부유 전극(202b) 사이는 정전 용량 C4로, 각각 정전 결합한다. 즉, 도 1에서 도시된 제3 전극(202)을 제3 전극(202a) 및 부유 전극(202b)으로 분리하고, 제3 전극(202a)에 저전위 GND를 인가한 구성이 도 7에서 도시되고 있다. 따라서 실시예 1인 경우와 비교하여 정전 용량 C4에서 지지하는 전위차가 존재하기 때문에, 정전 용량 C1∼C3이 지지하는 전위차를 작게 할 수 있어 절연 내성을 높일 수 있다.
도 8은 본 실시 형태의 변형을 도시하는 단면도이다. 부유 전극(201, 202b) 및 부유 전극(201, 203)은 각각 도전성 플러그(205, 206)로 서로 접속되어 있다. 도전성 플러그(205, 206)는 절연층(102)을 두께 방향으로 관통하여 형성된다.
이 변형에서는 도 7에 도시된 구조에 대하여 정전 용량 C1, C2를 0으로서 취급하게 된다. 전위차 (HV-GND)는 직렬로 접속된 정전 용량 C3, C4에 비례하여 나누어지며, 전극(200)을 단면 상에서 볼 때 연속하는 도전 재료로 둘러싸는 경우와 비교하여 절연 내압을 높일 수 있다.
물론, 본 실시예에서도 전극(203)의 존재는 필수가 아니고, 이것을 생략할 수 있다. 또 전극(200)의 폭 방향의 모서리로부터 이것에 가까운 만큼의 부유 전 극(201)의 폭 방향의 모서리를 본 앙각이 45도 이하인 것이 바람직하다.
<실시예 4>
도 9는 본 발명의 실시예 4에 관한 반도체 장치를 도시하는 단면도이다. 절연층(101, 102)의 경계보다 상방에 대해서는 도 9에 도시된 구조와 도 1에 도시된 구조는 동일하다. 그러나 절연층(101)으로부터 하방에 대해서는 도 9에 도시된 구조는 도 1에 도시된 구조와 다르다.
반도체 기판(500)과 절연층(101) 사이에는 절연층(105)이 형성되고, 절연층(101, 105)의 경계에는 부유 전극(211)이 형성되어 있다. 즉 부유 전극(211)은 전극(200)에 대하여 부유 전극(201)과 반대측에 배치되어 있다. 이러한 구조는, 예를 들면 반도체 기판(500) 상에 절연층(105), 부유 전극(211), 절연층(101)을 순차적으로 형성함으로써 얻을 수 있다.
부유 전극(201)이 전극(200)에 대하여 반도체 기판(500)과 반대측에 나타나는 고전위 배선 단면이 연장하는 전극(200) 중 어느 하나의 위치에서 존재한다. 물론, 연장하는 전극(200)의 모든 위치에서의 고전위 배선 단면에서 부유 전극(201)이 전극(200)에 대하여 반도체 기판(500)과 반대측에 나타나도 된다. 또한, 부유 전극(211)이 전극(200)에 대하여 반도체 기판(500) 측에 나타나는 고전위 배선 단면이 연장하는 전극(200) 중 어느 하나의 위치에서 존재한다. 물론, 연장하는 전극(200)의 모든 위치에서의 고전위 배선 단면에서 부유 전극(211)이 전극(200)에 대하여 반도체 기판(500) 측에 나타나도 된다. 또한, 부유 전극(201, 211) 및 전극(200)이 모두 나타나는 고전위 배선 단면이 존재할 필요는 없다. 단, 도 9에 도시된 바와 같이, 이들 전극이 전부 나타나는 고전위 배선 단면이 존재해도 된다.
본 실시예에서 제3 전극(202)과 부유 전극(211)은 정전 용량 C11로, 제3 전극(203)과 부유 전극(211)은 정전 용량 C12로, 전극(200)과 부유 전극(211)은 정전 용량 C13으로 각각 정전 결합한다. 따라서 부유 전극(211) 및 제3 전극(202, 203)은 부유 전극(201) 및 제3 전극(202, 203)과 마찬가지로, 절연 내성을 높이면서 전극(200)으로부터 발생하는 전계를 차폐할 수 있다. 또한, 이러한 기능은 부유 전극(201) 및 제3 전극(202, 203)에 의해서도 완수되기 때문에 실시예 1의 효과를 한층 현저하게 할 수 있다.
물론, 본 실시예에서 전극(203)의 존재는 필수가 아니고 이것을 생략할 수 있다. 그 경우에는 상기한 설명에서 정전 용량 C2, C12를 0으로서 취급하게 된다. 또한, 전극(200)의 폭 방향의 모서리로부터, 이것에 가까운 쪽의 부유 전극(201)의 폭 방향의 모서리를 본 앙각이 45도 이하인 것이 바람직하다. 이것과 마찬가지로 전극(200)의 폭 방향의 모서리로부터, 이것에 가까운 쪽의 부유 전극(211)의 폭 방향의 모서리를 본 앙각이 45도 이하인 것이 바람직하다.
<실시예 5>
도 10은 본 발명의 실시예 5에 관한 반도체 장치를 도시하는 단면도이다. 절연층(101, 102)의 경계보다 상방에서는 도 10에 도시된 구조와 도 5에 도시된 구조와는 동일하다. 그러나 절연층(101)으로부터 하방에서는 도 10에 도시된 구조는 도 5에 도시된 구조와 다르다.
반도체 기판(500)과 절연층(101) 사이에는 절연층(105)이 형성되고, 절연층 (101, 105)의 경계에는 부유 전극(211) 및 전극(212, 213)이 동일한 층에 배치되어 있다. 이러한 구조는, 예를 들면 반도체 기판(500) 상에 절연층(105), 부유 전극(211) 및 전극(212, 213), 절연층(101)을 순차적으로 형성함으로써 얻을 수 있다.
전극(212, 213)에는 저전위 GND가 인가된다. 부유 전극(201)이 전극(200)에 대하여 반도체 기판(500)과 반대측에 나타나는 고전위 배선 단면이 연장하는 전극(200) 중 어느 하나의 위치에서 존재한다. 물론, 연장하는 전극(200)의 모든 위치에서의 고전위 배선 단면에서 부유 전극(201)이 전극(200)에 대하여 반도체 기판(500)과 반대측에 나타나도 된다. 또한, 부유 전극(211)이 전극(200)에 대하여 반도체 기판(500) 측에 나타나는 고전위 배선 단면이 연장하는 전극(200) 중 어느 하나의 위치에서 존재한다. 물론, 연장하는 전극(200)의 모든 위치에서의 고전위 배선 단면에서 부유 전극(211)이 전극(200)에 대하여 반도체 기판(500) 측으로 나타나도 된다. 또한, 부유 전극(201, 211) 및 전극(200)이 전부 나타나는 고전위 배선 단면이 존재할 필요는 없다. 단, 도 10에 도시된 바와 같이, 이들 전극이 전부 나타나는 고전위 배선 단면이 존재해도 된다.
본 실시예에서 전극(212)과 부유 전극(211)은 정전 용량 C11로, 전극(213)과 부유 전극(211)은 정전 용량 C12로, 전극(200)과 부유 전극(211)은 정전 용량 C13으로 각각 정전 결합한다. 따라서, 부유 전극(211) 및 전극(212, 213)은 부유 전극(201) 및 제3 전극(202, 203)과 마찬가지로, 절연 내성을 높이면서 전극(200)으로부터 발생하는 전계를 차폐할 수 있다. 또한, 이러한 기능은 부유 전극(201) 및 제3 전극(202, 203)에 의해서도 완수되기 때문에 실시예 1의 효과를 한층 현저하게 할 수 있다.
물론, 본 실시예에서 전극(203, 213)의 존재는 필수가 아니고, 이것을 생략할 수 있다. 그 경우에는 상기한 설명에서 정전 용량 C2, C12를 0으로서 취급하게 된다. 또한, 전극(200)의 폭 방향의 모서리로부터, 이에 가까운 쪽의 부유 전극(201)의 폭 방향의 모서리를 본 앙각이 45도 이하인 것이 바람직하다. 이것과 마찬가지로 전극(200)의 폭 방향의 모서리로부터, 이것에 가까운 쪽의 부유 전극(211)의 폭 방향의 모서리를 본 앙각이 45도 이하인 것이 바람직하다.
<실시예 6>
도 11은 본 발명의 실시예 6에 관한 반도체 장치를 도시하는 단면도이다. 도 11에 도시된 구조는, 도 9에 도시된 제3 전극(202)을 제3 전극(202a) 및 부유 전극(202b)으로 분리하고, 제3 전극(202a)에 저전위 GND를 인가한 구성이 도 11에서 도시되고 있다. 따라서 실시예 3 및 실시예 4와 동일한 효과를 얻을 수 있다.
도 12는 본 실시 형태의 변형을 도시하는 단면도이다. 부유 전극 전극(201, 202b) 및 부유 전극(201, 203)은 각각 도전성 플러그(205, 206)로 서로 접속되어 있다. 도전성 플러그(205, 206)는 절연층(102)을 두께 방향으로 관통하여 형성된다. 부유 전극(211, 202b) 및 부유 전극(211, 203)은 각각 도전성 플러그(208, 209)로 서로 접속되어 있다. 도전성 플러그(208, 209)는 절연층(101)을 두께 방향으로 관통하여 형성된다.
본 변형은 도 8에 도시된 구조의 변형으로서 파악할 수도 있다. 도 8에 도시된 구조에 대하여, 반도체 기판(500)과 절연층(101) 사이에 절연층(105)을 개삽 하여, 상술한 부유 전극(211) 및 도전성 플러그(208, 209)를 추가한 구조가 도 12에 도시되는 구조가 된다.
본 변형에서는 전극(200)을 둘러싸 연속하는 도전 재료가 나타나는 고전위 배선 단면이 존재한다. 그러나 상술한 특허 문헌 3과 같이 해당 도전 재료에는 전위 GND가 공급되는 것은 아니고, 전위 GND가 공급되는 제3 전극(202a)과 정전 용량 C4를 통하여 접속된다. 따라서 이미 상술된 바와 같이, 절연 내성을 높일 수 있다고 하는 점에서 본 실시예에 따른 반도체 장치는 유리하다.
<실시예 7>
도 13은 본 발명의 실시예 7에 관한 반도체 장치의 구조를 예시하는 평면도이다. 또한, 도 14는 도 13의 화살 표시 F-F에서의 단면도이다. 도 13에서는 도면이 복잡해지는 것을 회피하기 위해, 도 14에서의 층간 절연막(8)보다 상방의 구조를 생략하고, 층간 절연막(18) 상에 형성되어 있는 각 전극 중, 고내압 NMOS 트랜지스터 A의 드레인 전극(15), 소스 전극(16) 및 이에 접속되는 금속 배선(14)만을 기재하고 있다.
도 14에 도시한 바와 같이, p- 반도체 기판(1) 상에 n- 반도체층(3)이 형성되어 있다. 그리고 n- 반도체층(3)의 표면에는 분리 절연막(12a∼12e)이 형성되어 있다. 분리 절연막(12a)은 고내압 NMOS 트랜지스터 A와 저전위로 동작하는 로직 회로 E를 분리한다. 또 도 13에 도시된 바와 같이, RESURF(REduced SURface Field) 분리 영역 B는 다른 로직 회로 C를 둘러싸도록 형성되어 있으며, 양자는 고 전위 아일랜드 D를 형성하고 있다. RESURF 분리의 기술은, 예를 들면 미국 특허 제4292642호에 소개되어 있다.
도 14에는 로직 회로 E 중, CMOS 트랜지스터를 구성하는 PMOS 트랜지스터 QP, NMOS 트랜지스터 QN이 도시되어 있다. 이들은 층간 절연막(8, 18)이 넓어지는 방향을 따라 금속 배선(14)으로부터 떨어져 있고, 또한 서로 분리 절연막(12c)에 의해 분리되어 있다.
로직 회로 E에서, 분리 절연막(12a) 아래쪽에는 n- 반도체층(3)을 관통하여 p- 반도체 기판(1)에 이르는 p+ 불순물 영역(4)이 형성되어 있다. p+ 불순물 영역(4)과 분리 절연막(12a)은 내압 NMOS 트랜지스터 A에서의 n- 반도체층(3)과 로직 회로 E에서의 n- 반도체층(3)을 분리하고 있다. 로직 회로 E의 n- 반도체층(3)에서, p- 반도체 기판(1)과 n- 반도체층(3) 경계에는 선택적으로 n+ 매립 불순물 영역(2)이 형성되어 있다. n+ 매립 불순물 영역(2) 상방의 n- 반도체층(3)의 표면에는 n+ 매립 불순물 영역(2)과 떨어져서 p 웰(43)이 형성되어 있다.
p 웰(43)에는 트랜지스터 QN이 형성되어 있다. p 웰(43)의 표면에는 각각 드레인, 소스로서 기능하는 n+ 불순물 영역(41, 42)이 떨어져 형성되어 있다. n+ 불순물 영역(41, 42)에 협지된 p 웰(43)의 상방에는 게이트 전극(46)이 형성되어 있다. 분리 절연막(12c)에 대하여 p 웰(43)과 반대측의 n- 반도체층(3) 표면에는 트랜지스터 Qp가 형성되어 있다. 이 위치에서의 n- 반도체층(3) 표면에는 각각 드레인, 소스로서 기능하는 p+ 불순물 영역(31, 32)이 떨어져 형성되어 있다. p+ 불순물 영역(31, 32)에 협지된 n- 반도체층(3) 상방에는 게이트 전극(36)이 형성되어 있다. 그리고 트랜지스터 QN, QP는 층간 절연막(18)에 의해 덮어져 있다. 또 n- 반도체층(3)과 게이트 전극(36) 사이에 존재하는 게이트 절연막, p 웰(43)과 게이트 전극(46) 사이에 존재하는 게이트 절연막은 층간 절연막(18)에 포함시켜 나타나 있다.
고내압 NMOS 트랜지스터 A와 RESURF 분리 영역 E는 모두 층간 절연막(8, 18)에 대하여 전극(201)은 반대측에 배치되고, 분리 절연막(12b)에 의해 서로 분리되어 있다. 보다 정확하게는, 도 14에서는 분리 절연막(12a, 12b)은 별개로서 나타나 있지만, 이들은 서로 연결되어 있으며, 도 13에서 고내압 NMOS 트랜지스터 A를 둘러싸도록 배치된다. 분리 절연막(12b) 아래쪽으로도 n- 반도체층(3)을 관통하여 p- 반도체 기판(1)에 이르는 p+ 불순물 영역(4)이 형성되어 있다.
고내압 NMOS 트랜지스터 A는 평면에서 보아 위의 중앙에서, p- 반도체 기판(1)과 n- 반도체층(3)의 경계에 선택적으로 n+ 매립 불순물 영역(28a)이 형성되어 있다. n+ 매립 불순물 영역(28a)의 상방의 n- 반도체층(3)의 표면에는 n+ 불순물 영역(45a)이 형성되어 있다. n+ 불순물 영역(45a)과 매립 불순물 영역(28a) 사이에는, n- 반도체층(3)을 관통하여 n+ 불순물 영역(45a)과 매립 불순물 영역(28a)을 연결하는 n+ 불순물 영역(45b)이 형성되어 있다. n+ 불순물 영역(45a, 45b)은 양자 모두 n+ 불순물 영역(451)을 형성하고 있고, 이것은 고내압 NMOS 트랜지스터 A의 드레인으로서 기능한다.
n+ 불순물 영역(451) 주위는 분리 절연막(12d)이 평면에서 보아 위에서 둘러싸고 있고, 또한 p 불순물 영역(61)이 분리 절연막(12d)을 평면에서 보아 위에서 둘러싸 n- 반도체층(3)의 표면 상에 형성되어 있다. p 불순물 영역(61) 표면에는 선택적으로 n+ 불순물 영역(62)이 형성된다. p 불순물 영역(61) 및 n+불순물 영역(62)은 각각 고내압 NMOS 트랜지스터 A의 백 게이트 및 소스로서 기능한다. 단, 금속 배선(14)의 아래쪽에 위치하는 p 불순물 영역(61) 표면에는 n+ 불순물 영역(62)은 형성하지 않는 것이 바람직하고, 도 14에서도 이러한 위치의 p 불순물 영역(61) 표면에는 n+ 불순물 영역(62)은 형성하지 않는다. 금속 배선(14)은 드레인 전극(15)에 접속되어 있기 때문에 고전위가 인가되고, 그 아래쪽에 n+ 불순물 영역(62)이 존재하면 기생 트랜지스터가 발생하기 쉽기 때문이다.
소스 전극(16)은 p 불순물 영역(61)과 n+ 불순물 영역(62) 양쪽에 접속하여 형성된다. 드레인 전극(15)은 n+ 불순물 영역(45a)에 접속하여 형성된다.
분리 절연막(12d) 상에는 게이트 전극군(19a)이 형성된다. 게이트 전극군(19a)은 p 불순물 영역(61)으로부터 n+ 불순물 영역(451)으로 향하는 방향을 따라 순서대로 배치된 게이트 전극(319a, 419a, 519a, 619a)을 갖고 있다. 게이트 전극(319a)은 p 불순물 영역(61)의 단부를 접촉하지 않고 덮고 있고, 게이트 전위가 인가된다. 게이트 전극(619a)은 n+ 불순물 영역(45a)의 단부에 접촉하고 있다. 게이트 전극(419a, 519a)은 부유 전극으로, 게이트 전극(319a, 619a) 사이에 개재하여 이들과 정전 결합함으로써, 소스/드레인 사이의 전위차에 기초하는 분리 절연막(12d) 표면에서의 전계를 완화하는 기능을 완수한다. 이러한 전계의 완화는 예를 들면 미국 특허 제5455439호에서 소개되어 있다.
n+ 불순물 영역(45a), p 불순물 영역(61), n+ 불순물 영역(62), 게이트 전극군(19a)은 층간 절연막(18)에 의해 덮어져 있다. 단, 소스 전극(16) 및 드레인 전극(15)은 층간 절연막(18)을 관통하여 형성된다. 또한, 게이트 전극(319a)과 p 불순물 영역(61), n+ 불순물 영역(62) 사이의 게이트 절연막은 층간 절연막(18)에 포함하여 나타나 있다.
또, 게이트 전극군(19a) 상방에서 층간 절연막(18) 상에 배치된 부유 전극군(50)은 소스/드레인 사이의 전위차에 기초하는 층간 절연막(18) 표면에서의 전계를 완화하는 기능을 수행한다.
RESURF 분리 영역 B에서는 분리 절연막(12b)의 아래쪽에 형성된 p+ 불순물 영역(4)과 접촉하여, n- 반도체층(3) 표면에 선택적으로 p+ 불순물 영역(7)이 형성되어 있다. 또한, RESURF 분리 영역 B에 대하여 고내압 NMOS 트랜지스터 A는 반대측에 n+ 불순물 영역(452)이 형성되어 있다. p+ 불순물 영역(7)과 n+ 불순물 영역(452)은 분리 절연막(12e)에서 분리되어 있다. n+ 불순물 영역(452)은 n- 반도체층(3) 표면에 형성된 n+ 불순물 영역(45c)과, n- 반도체층(3)을 관통하는 n+ 불순물 영역(45d)으로 형성되어 있다. n+ 불순물 영역(45d) 아래쪽에서, p- 반도체 기판(1)과 n- 반도체층(3) 경계에는 선택적으로 n+ 매립 불순물 영역(28b)이 형성되어 있다. n+ 불순물 영역(45d)은 n+ 불순물 영역(45c)과 n+ 매립 불순물 영역(28b)을 연결한다.
분리 절연막(12e) 상에는 게이트 전극군(19b)이 형성된다. 게이트 전극군(19b)은 p+ 불순물 영역(7)으로부터 n+ 불순물 영역(452)을 향하는 방향을 따라 순서대로 배치된 게이트 전극(319b, 419b, 519b, 619b)을 갖고 있다. 게이트 전극(319b)은 p+ 불순물 영역(7) 단부에 접촉하고 있고, 게이트 전극(619b)은 n+ 불순물 영역(45c) 단부에 접촉하고 있다. 게이트 전극(419b, 519b)은 부유 전극이고, 게이트 전극(319b, 619b) 사이에 통하여 이들과 정전 결합함으로써, 소스/드레인 사 이의 전위차에 기초하는 분리 절연막(12e) 표면에서의 전계를 완화하는 기능을 완수한다.
n+ 불순물 영역(45c), p+ 불순물 영역(7), 게이트 전극군(19b)은 층간 절연막(18)에 의해 덮어져 있다. 단, n+ 불순물 영역(45c)은 층간 절연막(18)을 관통하는 플러그(59)에 의해 배선(14)과 접속되어 있다.
금속 배선(14), 드레인 전극(15), 소스 전극(16), 층간 절연막(18)은 층간 절연막(8)으로 덮어진다. 층간 절연막(8) 상에는 부유 전극(201) 및 제3 전극(202)이 형성된다. 제3 전극(202)은 층간 절연막(8)을 관통하여 소스 전극(16)에 접속된다. 또한, 부유 전극(201)은 제3 전극(202)과 정전 결합한다. 층간 절연막(8), 부유 전극(201) 및 제3 전극(202)은 절연층(110)으로 덮어진다.
도 15 내지 도 17은 본 실시 형태의 효과를 설명하는 단면도이다. 도 15 및 도 16은 본 발명을 적용하지 않는 경우를 예시하고, 도 17은 본 발명을 적용한 경우를 예시한다. 도 15에서는 도 14에 도시된 구조에 대하여 부유 전극(201), 제3 전극(202), 절연층(110)을 채용하지 않고, 층간 절연막(8) 상을 몰드 수지(120)로 덮은 구조를 채용하고 있다. 그 때문에, 드레인 전극(15)이나 부유 전극(50)으로부터 트랜지스터 QN, QP를 향하여 발생하는 전계(703)에 의해, 몰드 수지(120)에는 분극이 생긴다. 도 16은 이러한 분극이 초래하는 문제를 나타내고 있다. 도 3에서 설명한 것과 마찬가지로 대역 구조가 변화한 영역(601)이 발생한다. 또한, 분리 절연막(12d)에 가까운 측에서의 공핍층 J의 끝이 드레인 전극(15)으로부터 멀어지도록 밀어내고, n- 반도체층(3)에서의 공핍층 J의 신장을 저지한다. 이것은 분리 절연막(12d) 하방에서는 전계 집중을, 나아가서 고내압 NMOS 트랜지스터 A의 내압 저하를 초래한다.
도 14에 대하여 절연층(110) 상을 몰드 수지(120)로 덮어 얻는 도 17의 구조에 대해서 보면, 드레인 전극(16)이나 부유 전극(50)으로부터 발생하는 전계는 부유 전극(201)에 의해 차폐된다. 따라서 영역(601)의 발생이나 공핍층 J의 신장의 저지를 회피할 수 있다.
<실시예 8>
도 18은 본 실시 형태의 기본적인 개념을 도시하는 사시도이다. 반도체 기판(500), 절연층(101, 102, 103)이 이 순서로 아래로부터 적층되고, 절연층(101) 상에는 제3 전극(202)과, 방향 Y를 따라 연장하는 전극(200)이 형성되고, 이들은 모두 절연층(102)에 의해 덮여 있다. 또한, 절연층(102) 상에 방향 X를 따라 연장하는 부유 전극(201a, 201b, 201c)이 형성되고, 이들은 방향 Y를 따라 배치되어 있다. 또한, 부유 전극(201a, 201b, 201c)은 모두 절연층(103)에 의해 덮어져 있다. 제3 전극(202)에는 전위 GND가 전극(200)에는 전위 HV가 인가된다. 방향 X, Y는 모두 방향 Z에 수직으로 다른 방향이다. 방향 Z는 상방을 향하는 방향이다. 도 18에서는 각 전극의 배치를 파악하기 쉽게 하기 위해서, 반도체 기판(500), 절연층(101, 102, 103)을 투명하다고 가정하여 나타내고 있다.
도 18에 도시된 구조에서는 고전위 배선 단면은 방향 Y에 수직이며, 모든 고 전위 배선 단면에서 전극(200)의 상방에 위치하는 부유 전극이 나타나 있는 것은 아니다. 그러나 예를 들면 부유 전극(201a, 201b, 201c) 중 어느 하나가 나타나는 고전위 배선 단면에서는, 그 부유 전극은 반드시 전극(200)의 상방에 위치한다. 따라서 실시예 1에서 설명된 효과를 얻을 수 있다.
이와 같이 고전위가 인가되는 전극이 연장하는 방향을 따라 복수의 부유 전극을 형성하는 것은 실시예 7에서 설명된 RESURF 분리 영역 B에 본 발명을 적용하는 데에 있어서 바람직한 형태이다. 도 19는 본 실시예에 관한 반도체 장치의 구조를 나타내는 단면도이다. 도 14에 도시된 구조의 부유 전극(201)이 배선(14)이 연장하는 방향을 따라 배치되는 복수의 부유 전극(201a, 201b, 201c)으로 분할된 구조를 갖고 있다. 부유 전극(201a)은 제3 전극(202)과, 부유 전극(201b)은 부유 전극(201a)과, 부유 전극(201c)은 부유 전극(201b)과 각각 정전 결합하고 있다. 제3 전극(202) 및 게이트 전극(319b)에는 전위 GND가 인가되어 있다. 이와 같이 복수의 부유 전극이 저전위가 인가된 전극에 직접 또는 간접적으로 정전 결합하고, 고전위가 인가된 전극을 덮는 경우에도, 실시예 6에서 설명된 바와 같이 절연 내압을 높이면서 전계를 차폐할 수 있다.
도 20은 게이트 전극군(19b)의 근방을 도시하는 사시도이다. 도 20에서도 각 전극의 배치를 파악하기 쉽게 하기 위해서, 층간 절연막(18) 및 절연층(110)을 투명하다고 가정하여 나타내고 있다. 예를 들면, 부유 전극(201a, 201b, 201c)이 게이트 전극(419b, 519b, 619b) 상방에 배치된다. 이에 의해, 금속 배선(14)에 대한 고전위 배선 단면으로서, 부유 전극(201a), 금속 배선(14), 게이트 전극(419b)이 나타나는 단면을 선택할 수 있다. 그 경우, 해당 단면에 나타나는 부유 전극(201a), 게이트 전극(419b), 금속 배선(14)은 각각 도 10에서 도시된 부유 전극(201), 부유 전극(211), 전극(200)에 상당한다. 또한, 도 20에서의 제3 전극(202) 및 게이트 전극(319b)은 각각 도 10에서의 제3 전극(202) 및 전극(212)에 상당한다.
또한, 부유 전극(50)은 그 단부가 부유 전극(201a)과 게이트 전극(419b) 사이에 위치하도록 형성할 수 있다. 이 경우, 금속 배선(14)에 대한 고전위 배선 단면으로서, 부유 전극(201a), 금속 배선(14), 게이트 전극(419b) 외에 부유 전극(50)이 나타나는 단면을 선택할 수 있다. 그 경우, 해당 단면에 나타나는 부유 전극(201a), 게이트 전극(419b), 금속 배선(14)은 각각 도 11에서 도시된 부유 전극(201), 부유 전극(211), 전극(200)에 상당하고, 부유 전극(50)은 도 11에서 도시된 부유 전극(202b, 203)에 상당한다.
본 실시예와 같이 차폐를 위한 부유 전극이 고전위가 인가되는 금속 배선(14) 상방을, 그 연장하는 방향에서 모두 덮지 않은 것은, 특히 금속 배선(14) 아래쪽에 기생 트랜지스터를 형성하지 않는다는 점에서 바람직하다. 마찬가지의 관점으로부터는 도 19에 도시된 바와 같이 분리 절연막(12d) 상방에서도, 차폐를 위한 전극은 여기저기 불연속이 되어 공극을 갖고 있는 것이 바람직하다.
단, 반드시 부유 전극(201a, 201b, 201c)은 서로 정전 결합해 있을 필요는 없고, 도 19에 도시하지 않은 개소에서 서로 접속되어 있어도 된다. 또한, 제3 전극(202)과 접속되어 있어도 된다.
도 21은 본 실시 형태의 변형을 도시하는 사시도이다. 도 21에 도시된 구조는, 도 20에 도시된 구조에서의 제3 전극(202)이 제3 전극(202a)과 부유 전극(202b, 202c)으로 분할된 구조를 나타내고 있다. 제3 전극(202a) 및 게이트 전극(319b)에는 전위 GND가 인가되어 있으며, 부유 전극(202b)은 제3 전극(202a)과, 부유 전극(202c)은 부유 전극(202b)과 각각 정전 결합하고 있다. 저전위 GND가 인가된 제3 전극(202a)과 직접 또는 간접적으로 정전 결합하는 부유 전극(201a, 201b, 201c, 202b, 202c)이 고전위가 인가된 금속 배선(14)의 상방을 덮기 때문에 절연 내압을 높이면서 전계를 차폐할 수 있다.
상기한 각 실시예에서 각 전극, 각 부유 전극은 금속으로 형성할 수 있다.
본 발명에 따른 반도체 장치에 따르면, 제1 전극으로부터 발생하는 전계의 강도와 비교하여, 제2 전극으로부터 발생하는 전계의 강도를 작게 할 수 있다. 또한, 단면 상에서 볼 때 연속하는 도전 재료로 제1 전극을 둘러싸고, 해당 도전 재료에 저전위를 공급한 경우와 비교하면, 제1 전극과 제2 전극 사이에 걸리는 전압이 감소한다. 따라서 양자 간의 절연층에서 절연 파괴가 생기기 어렵게 한다. 제1 전극과 제2 전극 사이의 정전 용량, 제1 전극과 제3 전극 사이의 정전 용량을 제어할 수 있어 차폐 효과와 내압을 적절하게 설정할 수 있다.

Claims (5)

  1. 반도체 기판과,
    상기 반도체 기판 상에 형성된 절연층과,
    상기 절연층 상에서 연장하고, 제1 전위가 인가되는 고전위 전극과,
    주위로부터 절연되도록 형성되는 부유 전극과,
    상기 제1 전위보다 낮은 제2 전위가 인가되고, 상기 부유 전극과 정전 결합(capacitive coupling)을 하는 제3 전극과,
    상기 부유 전극을 피복하도록 설치된 수지(樹脂)
    을 포함하고,
    상기 고전위 전극이 연장하는 방향에 수직이며, 상기 부유 전극이 상기 고전위 전극에 대하여 상기 반도체 기판과 반대측에 위치하는 단면이 존재하는 반도체 장치.
  2. 제1항에 있어서,
    상기 부유 전극은 상기 고전위 전극을 완전히 덮고 있는 것을 특징으로 하는 반도체 장치
  3. 제2항에 있어서,
    상기 고전위 전극의 모서리로부터, 이것에 가까운 쪽의 상기 부유 전극의 모 서리를 본 앙각(仰角)이 45도 이하인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 절연층이 넓어지는 방향을 따라 상기 고전위 전극과 떨어져서 배치되고, 상기 제1 전위보다 낮은 전위로 동작하는 CMOS 트랜지스터를 더 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 절연층에 대하여 상기 부유 전극과 반대측에 배치되고, 상기 제1 전위가 주어져 동작하는 MOS 트랜지스터를 더 포함하는 반도체 장치.
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