CN1505145A - 半导体装置 - Google Patents

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Abstract

本发明提供一种屏蔽来自布线层的电场并不易产生绝缘击穿的技术。浮动电极(201)和电极(202)之间由静电电容(C1)静电耦合，浮动电极(2010和电极(203)之间由静电电容(C2)静电耦合，电极(200)和浮动电极(201)之间由静电电容(C3)静电耦合。浮动电极(201)的电位小于供给电极(200)的电位。电极(201)覆盖在电极(200)的上方。例如在截面上，从电极(200)的宽度方向的边缘向电极(201)的宽度方向的边缘看去的仰角α、β最好不大于45度。

Description

半导体装置
技术领域
本发明涉及屏蔽电场的技术。
背景技术
在半导体芯片上覆盖固体或凝胶状态的树脂的半导体装置中，由于施加的电压树脂中的杂质即离子将移动而变成极化状态。这种情况下，由于离子所产生的电压超过构成集成电路的元件的阈值，且在邻近的元件间产生形成漏泄电流的通道，因此，就存在不能实现元件所具功能的问题。这些问题，例如在日本专利文献1中都有记载。
另外，用于降低出自布线层而进入其它电路部分的电磁波噪声的技术，例如在日本专利文献2和日本专利文献3中均作了揭示。
[日本专利文献1]：特开平11-204733号公报
[日本专利文献2]：特开平5-47767号公报
[日本专利文献3]：特开平8-274167号公报
发明内容
[本发明要解决的问题]
但是，在施加了固定电位并用从截面上看似连续的导电材料围绕布线层的场合，如果施加在布线层的电压变高，那么布线层和导电材料之间的绝缘材料上所加的电压也变高，因而，该绝缘材料就有容易被介质击穿的倾向。
因此，本发明的目的在于提供一种屏蔽来自布线层的电场，且使介质击穿不易发生的技术。
本发明的半导体装置中设有半导体衬底、绝缘层以及第一至第三电极。所述绝缘层设置在所述半导体衬底上，所述第一电极在所述绝缘层上延伸并被施加了第一电位，所述第二电极与周围绝缘，所述第三电极上施加的第二电位低于所述第一电位，它与所述第二电极静电耦合。而且，存在一种截面，该截面与所述第一电极的延伸方向垂直，在该截面上所述第二电极位于所述第一电极的所述半导体衬底侧的相反侧。
附图说明
图1是表示本发明第一实施例的半导体装置的截面图。
图2是说明本发明第一实施例的效果的截面图。
图3是说明本发明第一实施例的效果的截面图。
图4是说明本发明第一实施例的效果的截面图。
图5是表示本发明第二实施例的半导体装置的截面图。
图6是表示本发明第二实施例的变更例的截面图。
图7是表示本发明第三实施例的半导体装置的截面图。
图8是表示本发明第三实施例的变更例的截面图。
图9是表示本发明第四实施例的半导体装置的截面图。
图10是表示本发明第五实施例的半导体装置的截面图。
图11是表示本发明第六实施例的半导体装置的截面图。
图12是表示本发明第六实施例的变更例的截面图。
图13是表示本发明第七实施例的半导体装置结构的平面图。
图14是表示本发明第七实施例的半导体装置结构的截面图。
图15是说明本发明第七实施例的效果的截面图。
图16是说明本发明第七实施例的效果的截面图。
图17是说明本发明第七实施例的效果的截面图。
图18是揭示本发明第八实施例的基本概念的透视图。
图19是表示本发明第八实施例的半导体装置结构的截面图。
图20是表示本发明第八实施例的半导体装置结构的透视图。
图21是表示本发明第八实施例的变更例的透视图。
[符号说明]
1 p-半导体衬底；8、18  层间绝缘膜；200～211  电极(含浮动电极)；500  半导体衬底；A  MOS晶体管；B  RESURF分离区；QN、QP  MOS晶体管。
具体实施方式
[第一实施例]
图1是表示本发明第一实施例的半导体装置的截面图。绝缘层101、102、103依次层叠在半导体衬底500上。以下，就从半导体衬底500向绝缘层101、102、103侧看的方向作为上方，其相反方向作为下方。在绝缘层101、102的分界附近的同一层上设有电极200、202、203，在绝缘层102、103分界附近设有电极201。这样的结构可通过例如在半导体衬底500上依次形成绝缘层101，电极200、202、203，绝缘层102，电极201，以及绝缘层103来实现。电极200～202相互绝缘，电极202、203相互连接。
电极200沿着与纸面垂直的方向延伸，施加高电位HV。另一方面，在电极202、203上施加低电位GND。例如高电位HV为30伏以上，低电位GND为接地电位。电极201与周围绝缘，其电位由与周围之间的静电耦合确定。本发明中，暂且将这样被周围绝缘且其电位由静电耦合确定的电极称为“浮动电极”。
在与施加高电位HV的电极200所延伸的方向垂直的截面(以下称为“高电位布线截面”)上，浮动电极201将电极200的上方覆盖。如后所述，浮动电极201不必在所延伸的电极200的所有位置上的高电位布线截面上将电极200的上方覆盖。换言之，在所延伸的电极200的任意位置上，存在浮动电极201出现在电极200的半导体衬底500侧的相反侧的高电位布线截面。当然，也可以在所延伸的电极200的所有位置上的高电位布线截面上，在电极200的半导体衬底500侧的相反侧都出现浮动电极201。
设浮动电极201和电极202由静电电容C1静电耦合、浮动电极201和电极203由静电电容C2静电耦合、电极200和浮动电极201由静电电容C3静电耦合、在浮动电极201上储蓄了电荷QF从而产生电位VF，则式(1)成立。
(C1+C2)(VF-0)+C3(VF-HV)+QF＝0…(1)
其中，由于浮动电极201没有电荷供给源，电荷QF的值为零，因此，可由式(2)求出电位VF，VF＜HV成立。
VF＝C3·HV/(C1+C2+C3)              …(2)
因此，能够使从覆盖电极200的浮动电极201向周围低电位部位产生的电场强度小于从电极200向周围低电位部位产生的电场强度。也就是说，能够屏蔽电极200所产生的电场。
另外，在电极200和浮动电极201之间，加在绝缘层102的电压为(HV-VF)/HV，该电压低于从截面上看用连续的导电材料围绕电极200并在该导电材料上提供电位GND时的电压。因此，能够使绝缘层102不易发生介质击穿。
为了达到有效屏蔽的目的，最好使静电电容C1、C2大于静电电容C3从而降低电位VF，与此同时，从使绝缘层102不易产生介质击穿的角度来看，静电电容C1、C2最好小于静电电容C3。换言之，通过采用浮动电极201和与该浮动电极201绝缘的电极202、203，能够控制静电电容C1、C2、C3参数，从而能够适当设定屏蔽效果和耐压。
当然，在本实施例中不一定要存在电极203，可以省略。在这种情况下，在上述说明中将静电电容C1作为零加以处理。
浮动电极201最好覆盖在被施加高电位HV的电极200的上方。另外，根据电场屏蔽的观点，在截面图上，从电极200的宽度方向的边缘，向接近的浮动电极201的宽度方向的边缘看上去的仰角α、β最好不大于45度。
而且，将施加了上所述高电位HV的电极加以屏蔽的效果，是在该电极的周围存在用低于高电位HV的电位驱动的半导体元件时特别希望得到的效果。
图2至图4是说明本实施例效果的截面图。图2和图3中例示了不采用本实施例时的情形，在图4中例示了采用本实施例时的情形。
图2中，半导体衬底500上形成N阱501和P阱511，而且，分别形成PMOS晶体管QP和NMOS晶体管QN。PMOS晶体管QP和NMOS晶体管QN构成CMOS晶体管。
具体地说，在N阱501上分开设置一对P+层502，且两者之间的上方设置栅极503。其中一方的P+层502邻接设置了N+层504，而这些P+层502和N+层504分别作为源极和背栅极(backgate)起作用。另一方的P+层502作为漏极起作用。在P阱511上分开设置一对N+层512，且两者之间的上方设置栅极513。N+层512作为源极或漏极起作用。晶体管QN、QP是由绝缘层101分离，并被绝缘层102、模塑树脂120依次覆盖。为了简化附图，栅极503、513下方的栅氧化膜也被画在绝缘层102内。
在绝缘层101扩展的方向上，电极200远离晶体管QN、QP设置在绝缘层101上，而且，依次被绝缘层102、模塑树脂120覆盖。加于晶体管QN、QP的电位Vcc，例如约为5伏，而施加比该电位大的电位HV的电极200通常作为最上层的布线配置。这是因为，用层间绝缘膜很难绝缘施加高电位的布线，而且，流过这样的布线的电流往往在数十到数百mA之间，并采用了厚度不小于1μm的布线。
在玻璃转变温度(glass transition temperature)的高温例如约150℃下，模塑树脂120中的一些内部构成物质如硼等被电离。因此，通过加热、使用模塑树脂120的模塑处理之后，从电极200向周围的低电位部位产生的电场701，使模塑树脂120极化。在图2中用小圆圈起来的“+”记号表示正电荷，用小圆圈起来的“-”记号表示负电荷。由于晶体管QN、QP附近的电位低于电极200，因此，在电极200附近聚集负电荷，在晶体管QN、QP的附近聚集正电荷。
图3表示，在如上述的极化模塑树脂120的状态下，分别向晶体管QN、QP的源极、漏极提供适当电位时的情形。这里就晶体管QN、QP构成反相器的场合进行了例示，在栅极503、513上共同被供给输入电位Vin，而且均作为漏极的P+层502和N+层512被相互连接。另外，在作为源极的P+层502和作为背栅极的N+层504上施加电位Vcc，在作为源极的N+层512上施加电位GND。
如果由于极化聚集很多正电荷，那么在N阱501附近的P阱511的上方形成带结构(band structure)改变的区域601。然后，在箭头602所示的方向上，从N+层504向N+层601流过漏泄电流。为了解决这样的问题，考虑过将电极200从晶体管QN、QP充分远离至不受电场影响地配置，但是，这样会降低电路的集成度。另外，也考虑过用不易被极化的材料形成模塑树脂120，以及用半绝缘性的镀玻璃膜屏蔽被极化的离子，但是，用哪一种方式都会提高成本，而且不得不引入新的制造装置。因此，理想的方法是用导电材料屏蔽电极200产生的电场。
图4表示在图2、图3中所示的电极200周围配置图1所示的浮动电极201、电极202、203的结构。为了设置浮动电极201，在绝缘层102和模塑树脂120之间插入了绝缘层103。如图1中所说明的，电极200被屏蔽。例如，由电极200产生的电场702被浮动电极201有效地屏蔽。
以下所述的第二实施例至第六实施例中例示的半导体装置，也与第一实施例中例示的半导体装置相同，适用于在施加高电位HV的电极的周围设置用比高电位HV低的电位驱动的半导体元件的场合，能够防止模塑树脂的极化。
[第二实施例]
图5是表示本发明第二实施例的半导体装置的截面图。绝缘层101、102、103，依次层叠在衬底500上。在绝缘层101、102的分界附近设置被施加高电位HV的电极200，在绝缘层102、103的分界附近的同一层上设置浮动电极201和被施加低电位GND的电极202、203。这样的结构，可通过例如在半导体衬底500上依次形成绝缘层101、电极200、绝缘层102，浮动电极201和电极202、203，以及绝缘层103来实现。
电极200沿着与纸面垂直的方向延伸，在高电位布线截面上浮动电极201电极将200的上方覆盖。在所延伸的电极200的任意位置上，存在浮动电极201出现在电极200的半导体衬底500侧的相反侧的高电位布线截面。当然，也可以在所延伸的电极200的所有位置上的高电位布线截面上，在电极200的半导体衬底500侧的相反侧都出现浮动电极201。
与第一实施例相同，在本实施例中，浮动电极201和电极202之间产生静电电容C1，浮动电极201和电极203之间产生静电电容C2，电极200和浮动电极201之间产生静电电容C3，并且式(2)成立。因此，能够得到与第一实施例相同的效果。
图6是表示本实施例的变更例的截面图。即在绝缘层103上还设置了绝缘层104，在绝缘层103、104的分界上设置了电极207。电极207配置在电极201的电极200侧的相反侧。这样的结构，可通过例如依次形成绝缘层103、电极207、绝缘层104来实现。
在电极207与202之间和电极207与203之间，分别用导电插塞205、206相互连接。导电插塞205、206在绝缘层103的厚度方向上贯通设置。也就是说，经由电极207能够使电极202、203相互连接。
当然，在本实施例和其变更例中也不一定要存在电极203，可以省略。而且，从电极200的宽度方向的边缘，向接近的浮动电极201的宽度方向的边缘看的仰角最好不大于45度。
[第三实施例]
图7是表示本发明第三实施例的半导体装置的截面图。绝缘层101、102、103，依次层叠在衬底500上。在绝缘层101、102的分界附近设置施加高电位HV的电极200和浮动电极202b、203及施加低电位GND的电极202a，在绝缘层102、103的分界附近设置浮动电极201。但是，电极202b、203相互连接，与电极200配置在同一层上。这样的结构，可通过例如在半导体衬底500上依次形成绝缘层101，电极200、202a和浮动电极202b、203，绝缘层102，浮动电极201，以及绝缘层103来实现。
电极200沿着与纸面垂直的方向延伸，在高电位布线截面上浮动电极201将电极200的上方覆盖。在所延伸的电极200的任意位置上，存在浮动电极201出现在电极200的半导体衬底500侧的相反侧的高电位布线截面。当然，也可以在延伸的电极200的所有位置上的高电位布线截面上，在电极200的半导体衬底500侧的相反侧都出现浮动电极201。
在本实施例中，浮动电极201和浮动电极202b之间，浮动电极201和浮动电极203之间，电极200和浮动电极201之间，电极202a和浮动电极202b之间，分别由静电电容C1、C2、C3、C4静电耦合。换言之，在图7的结构中，将图1中所示的电极202分离成电极202a和浮动电极202b，并在电极202a上施加低电位GND。因此，与第一实施例的场合相比，静电电容C4上存在电位差，从而能够减小静电电容C1～C3上所维持的电位差，并且，能够提高绝缘强度。
图8是表示本实施例的变更例的截面图。在浮动电极201与202b之间和浮动电极201与203之间，分别用导电插塞205、206相互连接。导电插塞205、206在绝缘层102的厚度方向上贯通设置。
在该变更例中，将图7中所示结构的静电电容C1、C2设为零。电位差(HV-GND)按比例地分配到串联连接的静电电容C3、C4上，并且，与从截面上看以连续的导电材料围绕电极200的场合相比，更能够提高绝缘耐压。
当然，在本实施例中也不一定要存在电极203，可以省略。而且，从电极200的宽度方向的边缘，向接近的浮动电极201的宽度方向的边缘看的仰角最好不大于45度。
[第四实施例]
图9是表示本发明第四实施例的半导体装置的截面图。图9中所示的绝缘层101、102的分界以上的结构，与图1中所示的结构相同。但是，从图9中所示的绝缘层101以下的结构，则与图1中所示的结构不相同。
在半导体衬底500和绝缘层101之间设置绝缘层105，在绝缘层101和105的分界上设置浮动电极211。也就是说，浮动电极211配置在电极200的浮动电极201侧的相反侧。这样的结构，可通过例如在半导体衬底500上依次形成绝缘层105、浮动电极211以及绝缘层101来实现。
在延伸的电极200的任意位置上，存在浮动电极201出现在电极200的半导体衬底500侧的相反侧的高电位布线截面。当然，也可以在所延伸的电极200的所有位置上的高电位布线截面上，浮动电极201都出现在电极200的半导体衬底500侧的相反侧。另外，在所延伸的电极200的任意位置上，存在浮动电极211出现在电极200的朝向半导体衬底500的一侧的高电位布线截面。当然，也可以在所延伸的电极200的所有位置上的高电位布线截面上，在电极200的朝向半导体衬底500的一侧都出现浮动电极211。另外，没必要存在浮动电极201、211及电极200全都出现的高电位布线截面。但是，如图9所示，也可以存在这些电极全都出现的高电位布线截面。
在本实施例中，电极202和浮动电极211之间，电极203和浮动电极211之间，电极200和浮动电极211之间，分别由静电电容C11、C12、C13静电耦合。因此，与浮动电极201和电极202、203相同地，浮动电极211和电极202、203能够提高绝缘强度的同时将由电极200产生的电场屏蔽。并且，这样的功能也可以通过浮动电极201和电极202、203实现，因此，能够使第一实施例的效果更显著。
当然，在本实施例中不一定要存在电极203，可以省略。此时，就相当于在上述的说明中将静电电容C2、C12看作为零。另外，从电极200的宽度方向的边缘，向接近的浮动电极201的宽度方向的边缘看的仰角最好不大于45度。与此相同地，从电极200的宽度方向的边缘，向接近的浮动电极211的宽度方向的边缘看上去的俯角最好不大于45度。
[第五实施例]
图10是表示本发明第五实施例的半导体装置的截面图。图10中所示的绝缘层101、102的分界以上的结构，与图5中所示的结构相同。但是，从图10中所示的绝缘层101以下的结构，则与图5中所示的结构不相同。
在半导体衬底500和绝缘层101之间设置绝缘层105，在绝缘层101和105的分界的同一层上配置了浮动电极211和电极212、213。这样的结构，可通过例如在半导体衬底500上依次形成绝缘层105，浮动电极211和电极212、213，以及绝缘层101来实现。
在电极212、213上施加低电位GND。在延伸的电极200的任意位置上，存在浮动电极201出现在电极200的半导体衬底500侧的相反侧的高电位布线截面。当然，也可以在所延伸的电极200的所有位置上的高电位布线截面上，浮动电极201都出现在电极200的半导体衬底500侧的相反侧。另外，在所延伸的电极200的任意位置上，存在浮动电极211出现在电极200的朝向半导体衬底500的一侧的高电位布线截面。当然，也可以在延伸的电极200的所有位置上的高电位布线截面上，在电极200的朝向半导体衬底500的一侧都出现浮动电极211。另外，没必要存在浮动电极201、211及电极200全都出现的高电位布线截面。但是，如图10所示，也可以存在这些电极全都出现的高电位布线截面的情况。
在本实施例中，电极212和浮动电极211之间，电极213和浮动电极211之间，电极200和浮动电极211之间，分别由静电电容C11、C12、C13静电耦合。因此，与浮动电极201和电极202、203相同地，浮动电极211和电极212、213能够提高绝缘强度的同时屏蔽由电极200产生的电场。并且，该功能也可以通过浮动电极201和电极202、203实现，因此，能够使第一实施例的效果更显著。
当然，在本实施例中不一定要存在电极203、213，可以省略。此时，就相当于在上述的说明中将静电电容C2、C12看作为零。另外，从电极200的宽度方向的边缘，向接近的浮动电极201的宽度方向的边缘看去的仰角最好不大于45度。与此相同地，从电极200的宽度方向的边缘，向接近的浮动电极211的宽度方向的边缘看去的俯角最好不大于45度。
[第六实施例]
图11是表示本发明第六实施例的半导体装置的截面图。在图11中所示的结构中，使图9中所示的电极202分离成电极202a和浮动电极202b，并在电极202a上施加低电位GND。因此，能够得到与第三实施例和第四实施例相同的效果。
图12是表示本实施例的变更例的截面图。在浮动电极201与202b之间和浮动电极201与203之间，分别用导电插塞205、206相互连接。导电插塞205、206在绝缘层102的厚度方向上贯通设置。在浮动电极211与202b之间和浮动电极211与203之间，分别用导电插塞208、209相互连接。导电插塞208、209在绝缘层101的厚度方向上贯通设置。
本变更例可以看作是图8中所示结构的变更例。在图8中所示的结构中，在半导体衬底500和绝缘层101之间插入绝缘层105，并添加上述的浮动电极211和导电插塞208、209，就可以得到图12中所示的结构。
在本变更例中，存在连续的导电材料围绕电极200设置的高电位布线截面。但是，没有如上述的日本专利文献3中所述的那样在该导电材料上提供电位GND，而是经由静电电容C4与提供电位GND的电极202a连接。因此，如上所述，本实施例的半导体装置具有能够提高绝缘强度的优点。
[第七实施例]
图13是例示本发明第七实施例的半导体装置结构的平面图。图14是沿图13中F-F处的截面图。为了避免附图的复杂性，在图13中将省略图14中的层间绝缘膜8以上的结构，并在层间绝缘膜18上所形成的各电极中只描述高耐压NMOS晶体管A的漏电极15、源电极16以及与此相连接的金属布线14。
如图14所示，在p-半导体衬底1上形成n-半导体层3。并且，在n-半导体层3的表面上形成分离绝缘膜12a～12e。分离绝缘膜12a分离高耐压NMOS晶体管A和以低电位工作的逻辑电路E。如图13所示，RESURF(REduced SURface Field：降低的近面电场)分离区B围绕另一逻辑电路C设置，两者形成高电位岛D。对于RESURF分离技术，例如在美国专利第4292642号中对该技术作了介绍。
在图14的逻辑电路E中，显示了构成CMOS晶体管的PMOS晶体管QP和NMOS晶体管QN。这些晶体管位于沿着层间绝缘膜8、18所扩展的方向远离金属布线14的位置，而且，相互之间由分离绝缘膜12c分离。
在逻辑电路E中，贯通n-半导体层3并到达p-半导体衬底1的p+杂质区4，被设置在分离绝缘膜12a的下方。p+杂质区4和分离绝缘膜12a将耐压NMOS晶体管A中的n-半导体层3和逻辑电路E中的n-半导体层3分离。在逻辑电路E的n-半导体层3中，p-半导体衬底1和n-半导体层3的分界上有选择地设置n+埋入杂质区2。在n+埋入杂质区2上方的n-半导体层3的表面上，设置了与n+埋入杂质区2分离的p阱43。
在p阱43中，形成晶体管QN。而且，在p阱43的表面上分离地设置分别作为漏极、源极的n+杂质区41、42。在被n+杂质区41、42夹于其间的p阱43的上方，设置栅电极46。还有，在分离绝缘膜12c的p阱43侧的相反侧的n-半导体层3的表面上设置晶体管QP。在该位置上的n-半导体层3的表面，又分离地设有分别作为漏极、源极的p+杂质区31、32。在被p+杂质区31、32夹着的n-半导体层3的上方，设有栅电极36。而且，由层间绝缘膜18覆盖晶体管QN、QP。另外，n-半导体层3与栅电极36之间的栅绝缘膜和p阱43与栅电极46之间的栅绝缘膜，包含在层间绝缘膜18内，均未单独示出。
高耐压NMOS晶体管A和RESURF分离区B，都配置在层间绝缘膜8、18的电极201侧的相反侧，并由分离绝缘膜12b相互分离。更准确地说，在图14中分离绝缘膜12a、12b被分开显示，但在图13中，它们被设置成相互连起来围绕高耐压NMOS晶体管A。在分离绝缘膜12b的下方，p+杂质区4被设置成贯通n-半导体层3而到达p-半导体衬底1。
在俯视图的中央，高耐压NMOS晶体管A在p-半导体衬底1和n-半导体层3的分界上有选择地设置n+埋入杂质区28a。而在n+埋入杂质区28a上方的n-半导体层3的表面上，设置n+杂质区45a。另外，在n+杂质区45a和埋入杂质区28a之间，设置贯通n-半导体层3并连接n+杂质区45a和埋入杂质区28a的n+杂质区45b。而且，n+杂质区45a、45b两者一同形成n+杂质区451，并用作高耐压NMOS晶体管A的漏极。
在俯视图上，分离绝缘膜12d围绕n+杂质区451的周围，而且，p杂质区61围绕分离绝缘膜12d形成于n-半导体层3的表面。在p杂质区61的表面，有选择地形成n+杂质区62。而p杂质区61和n+杂质区62，分别作为高耐压NMOS晶体管A的背栅极和源极起作用。但是，位于金属布线14下方的p杂质区61的表面上最好不要形成n+杂质区62，在图14中的该位置上的p杂质区61的表面上也未形成n+杂质区62。这是因为，金属布线14与漏电极15连接并施加了高电位，因此，如果在其下方存在n+杂质区62就很容易产生寄生晶体管。
另外，源电极16设置成与p杂质区61和n+杂质区62两者连接。漏电极15设置成与n+杂质区45a连接。
另外，在分离绝缘膜12d上设置栅电极组19a。沿着从p杂质区61朝着n+杂质区451的方向，依次配置了栅电极组19a中的栅电极319a、419a、519a、619a。栅电极319a将p杂质区61的端部不接触地覆盖，并施加栅极电位。栅电极619a与n+杂质区45a的端部接触。栅电极419a、519a是浮动电极，设在栅电极319a和619a之间并通过与这些电极静电耦合，实现缓和基于源/漏间电位差的分离绝缘膜12d表面上的电场的功能。对于这种缓和电场的技术，例如在美国专利第5455439号中进行了介绍。
另外，n+杂质区45a、p杂质区61、n+杂质区62、栅电极组19a由层间绝缘膜18覆盖。但是，源电极16和漏电极15贯通层间绝缘膜18而设置。并且，栅电极319a与p杂质区61、n+杂质区62之间的栅绝缘膜，包含在层间绝缘膜18内，未单独表示。
另外，在栅电极组19a的上方，层间绝缘膜18上所配置的浮动电极组50，实现缓和基于源/漏间的电位差的层间绝缘膜18表面上的电场的功能。
在RESURF分离区B中，n-半导体层3的表面上有选择地形成p+杂质区7，该p+杂质区7与设在分离绝缘膜12b下方的p+杂质区4接触。并且，在RESURF分离区B的高耐压NMOS晶体管A侧的相反侧，形成n+杂质区452。p+杂质区7和n+杂质区452被用分离绝缘膜12e分离。该n+杂质区452是由形成在n-半导体层3的表面上的n+杂质区45c和贯通n-半导体层3的n+杂质区45d形成。在n+杂质区45d的下方，p-半导体衬底1和n-半导体层3的分界上有选择地设置n+埋入杂质区28b。n+杂质区45c和n+埋入杂质区28b，由n+杂质区45d加以连接。
另外，在分离绝缘膜12e上设置栅电极组19b。沿着从p+杂质区7朝着n+杂质区452的方向，依次配置栅电极组19b的栅电极319b、419b、519b、619b。栅电极319b与p+杂质区7的端部接触，栅电极619b与n+杂质区45c的端部接触。栅电极419b、519b是浮动电极，设在栅电极319b和619b之间并通过与这些电极静电耦合，实现缓和基于源/漏间的电位差的分离绝缘膜12e表面上的电场的功能。
另外，n+杂质区45c、p+杂质区7、栅电极组19b由层间绝缘膜18覆盖。但是，n+杂质区45c通过贯通层间绝缘膜18的插塞59与布线14连接。
另外，由层间绝缘膜8覆盖金属布线14、漏电极15、源电极16、层间绝缘膜18。层间绝缘膜8上设置了浮动电极201和电极202。电极202贯通层间绝缘膜8与源电极16连接。另外，浮动电极201与电极202静电耦合。并且，由绝缘层110覆盖层间绝缘膜8、浮动电极201及电极202。
图15至图17是说明本实施例的效果的截面图。图15和图16表示不采用本发明的场合，图17表示采用本发明的场合。在图15中，没有采用对应于图14所示结构的浮动电极201、电极202以及绝缘层110，而是采用了用模塑树脂120覆盖层间绝缘膜8上部的结构。因此，由漏电极15和浮动电极50向晶体管QN、QP产生的电场703，使模塑树脂120上产生极化。在图16对这样的极化所产生的问题进行说明。与在图3中所说明相同，产生了带结构发生变化的区域601。另外，在接近于分离绝缘膜12d侧的耗尽层J端，远离漏电极15地凸出来，这将阻止在n-半导体层3中的耗尽层J的延伸。这会导致分离绝缘膜12d的下方的电场集中，进而使高耐压NMOS晶体管A的耐压下降。
从图17中的结构来看，用模塑树脂120覆盖了图14中的绝缘层110的上部，而且，通过浮动电极201屏蔽由漏极16和浮动电极50产生的电场。由此，能够防止区域601的产生并避免阻止耗尽层J的延伸。
[第八实施例]
图18是表示本实施例的基本概念的透视图。图中，自下方从半导体衬底500开始，依次层叠绝缘层101、102、103，并在绝缘层101上设置电极202和沿着方向Y延伸的电极200，它们均由绝缘层102覆盖。另外，在绝缘层102上，沿着方向Y配置沿方向X延伸的浮动电极201a、201b、201c。并且，浮动电极201a、201b、201c均由绝缘层103覆盖。在电极202上施加电位GND，在电极200上施加电位HV。方向X和方向Y是都与方向Z垂直的不同方向。方向Z是朝上的方向。为了容易理解各电极的配置，图18中假设半导体衬底500，绝缘层101、102、103为透明进行表示。
在图18所示的结构中，高电位布线截面与方向Y垂直，而且，并不是在所有的高电位布线截面上都出现位于电极200上方的浮动电极。但是，例如在浮动电极201a、201b、201c中的任何一个浮动电极出现的高电位布线截面上，该浮动电极必须位于电极200的上方。因此，能够得到在第一实施例中所说明的效果。
在第七实施例中所说明的将本发明用于RESURF分离区B这点上，最好采用如上述沿着施加了高电位的电极的延伸方向设置多个浮动电极的方式。图19是表示本实施例的半导体装置的结构的截面图。该图表示将图14中所示结构的浮动电极201分割成沿布线14所延伸的方向配置的多个浮动电极201a、201b、201c的结构。浮动电极201a与电极202之间，在浮动电极201b与浮动电极201a之间，在浮动电极201c与浮动电极201b之间分别静电耦合。而且，在电极202和栅电极319b上施加了电位GND。这样多个浮动电极直接或间接地与施加低电位的电极静电耦合，并且覆盖施加高电位的电极，能够与在第六实施例中所说明相同地，提高绝缘耐压并将电场屏蔽。
图20是表示栅电极组19b附近的透视图。为了更容易理解各电极的配置，图20中假设层间绝缘膜18和绝缘层110是透明的。例如，浮动电极201a、201b、201c配置在栅电极419b、519b、619b上方。从而，可以选择出现浮动电极201a、金属布线14、栅电极419b的金属布线14的高电位布线截面。该场合，出现在该截面的浮动电极201a、栅电极419b、金属布线14，分别相当于图10中所示的浮动电极201、浮动电极211、电极200。而且，图20中的电极202和栅电极319b，分别相当于图10中的电极202和电极212。
另外，浮动电极50可以使其端部位于浮动电极201a和栅电极419b之间地设置。该场合，作为金属布线14的高电位布线截面，可以选择出现浮动电极201a、金属布线14、栅电极419b之外，还出现浮动电极50的截面。该场合，出现在该截面的浮动电极201a、栅电极419b、金属布线14，分别相当于图10中所示的浮动电极201、浮动电极211、电极200，而浮动电极50相当于图11中所示的浮动电极202b、203。
如本实施例所述，用于屏蔽的浮动电极在施加了高电位的金属布线14所延伸的方向上不是完全覆盖该金属布线14的上方，这时在金属布线14的下方最好不形成寄生晶体管。以同样的观点，在如图19中所示的分离绝缘膜12d的上方，用于屏蔽的电极在各处最好不连续，而且设有空隙。
但是，浮动电极201a、201b、201c相互之间不一定要静电耦合，也可以在图19中未显示的部位相互连接。或者，也可以与电极202连接。
图21是表示本实施例的变更例的透视图。图21中所示的结构是将图20中所示结构中的电极202分割成电极202a和浮动电极202b、202c的结构。在电极202a和栅电极319b上施加电位GND，浮动电极202b与电极202a静电耦合，浮动电极202c与浮动电极202b分别静电耦合。由于与被施加低电位GND的电极202a直接或者间接地静电耦合的浮动电极201a、201b、201c、202b、202c，将被施加了高电位的金属布线14的上方覆盖，因此，能够提高绝缘耐压并将电场屏蔽。
在上述各实施例中，各电极、各浮动电极可以用金属形成。
依据本发明的半导体装置，能够使由第二电极产生的电场强度小于由第一电极所产生的电场强度。而且，用从截面上看连续的导电材料围绕第一电极，并在给该导电材料上提供低电位的场合相比，减少第一电极和第二电极之间的电压。因此，两者之间的绝缘层不易产生介质击穿。而且，能够控制第一电极与第二电极之间的静电电容和第一电极与第三电极之间的静电电容，并适当设定屏蔽效果和耐压。

Claims (15)

1.一种半导体装置，其中：
设有半导体衬底，
设置在所述半导体衬底上的绝缘层，以及
在所述绝缘层上延伸并被施加第一电位的第一电极；
还设有与周围绝缘地设置的第二电极，以及
被施加低于所述第一电位的第二电位的、与所述第二电极静电耦合的第三电极；
存在与所述第一电极延伸的方向垂直的、其上所述第二电极位于所述第一电极的所述半导体衬底侧的相反侧的截面。
2.如权利要求1所述的半导体装置，其特征在于：所述第三电极与所述第一电极同层配置。
3.如权利要求1所述的半导体装置，其特征在于：所述第三电极与所述第二电极同层配置。
4.如权利要求3所述的半导体装置，其特征在于：还设有在所述截面上位于所述第二电极的所述第一电极侧的相反侧的、与所述第三电极连接的第四电极。
5.如权利要求1所述的半导体装置，其特征在于：
还设有与周围绝缘设置的第四电极；
所述第三电极经由所述第四电极与所述第二电极静电耦合。
6.如权利要求1所述的半导体装置，其特征在于：还设有与所述第一电极同层配置的、与所述第二电极连接的第四电极。
7.如权利要求1所述的半导体装置，其特征在于：还设有在所述截面上位于所述第一电极的所述第二电极侧的相反侧的、与所述第三电极静电耦合的第四电极。
8.如权利要求7所述的半导体装置，其特征在于：还设有被施加所述第二电位的、与所述第四电极同层配置的第五电极。
9.如权利要求7所述的半导体装置，其特征在于：
还设有与周围绝缘地设置的第五电极；
所述第三电极经由所述第五电极与所述第四电极静电耦合。
10.如权利要求1所述的半导体装置，其特征在于：还设有在所述截面上位于所述第一电极的所述第二电极侧的相反侧的、与所述第二电极连接的第四电极。
11.如权利要求1所述的半导体装置，其特征在于：还设有沿所述绝缘层扩展的方向与所述第一电极分离配置的、以低于所述第一电位的电位工作的CMOS晶体管。
12.如权利要求1所述的半导体装置，其特征在于：还设有配置在所述绝缘层的所述第二电极侧的相反侧的、被供给所述第一电位而工作的MOS晶体管。
13.如权利要求12所述的半导体装置，其特征在于：还设有配置在所述绝缘层的所述第二电极侧的相反侧的、将所述MOS晶体管分离的RESURF分离区。
14.如权利要求13所述的半导体装置，其特征在于：在所述第一电极延伸的方向上，所述第二电极有多个空隙。
15.如权利要求14所述的半导体装置，其特征在于：在所述第一电极延伸的方向上，所述第二电极被分割成相互静电耦合的多个电极。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106449605A (zh) * 2015-08-12 2017-02-22 中芯国际集成电路制造(上海)有限公司 Mim电容结构
CN106723582A (zh) * 2016-12-13 2017-05-31 北京智芯微电子科技有限公司 一种带有电场分布显示的智能安全帽

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7566333B2 (en) * 2003-08-11 2009-07-28 Electromedical Associates Llc Electrosurgical device with floating-potential electrode and methods of using the same
US7563261B2 (en) * 2003-08-11 2009-07-21 Electromedical Associates Llc Electrosurgical device with floating-potential electrodes
US7557373B2 (en) * 2004-03-30 2009-07-07 Toshiba Matsushita Display Technology Co., Ltd. Thin-film transistor substrate including pixel regions where gate electrode lines are arrayed on an insulating substrate, and display therewith
US7896875B2 (en) * 2004-07-20 2011-03-01 Microline Surgical, Inc. Battery powered electrosurgical system
US20060255434A1 (en) * 2005-05-12 2006-11-16 Yinon Degani Shielding noisy conductors in integrated passive devices
EP2573814B1 (en) * 2006-09-28 2015-03-11 Fujifilm Corporation Solid-state image sensor
US9070791B2 (en) * 2006-11-15 2015-06-30 International Business Machines Corporation Tunable capacitor
US7821053B2 (en) * 2006-11-15 2010-10-26 International Business Machines Corporation Tunable capacitor
KR100826410B1 (ko) * 2006-12-29 2008-04-29 삼성전기주식회사 캐패시터 및 이를 이용한 캐패시터 내장형 다층 기판 구조
JP4973238B2 (ja) 2007-02-28 2012-07-11 三菱電機株式会社 半導体装置
JP5195186B2 (ja) * 2008-09-05 2013-05-08 三菱電機株式会社 半導体装置の製造方法
US9011426B2 (en) 2010-04-22 2015-04-21 Electromedical Associates, Llc Flexible electrosurgical ablation and aspiration electrode with beveled active surface
US8992521B2 (en) 2010-04-22 2015-03-31 Electromedical Associates, Llc Flexible electrosurgical ablation and aspiration electrode with beveled active surface
US9643255B2 (en) 2010-04-22 2017-05-09 Electromedical Associates, Llc Flexible electrosurgical ablation and aspiration electrode with beveled active surface
EP2568903A2 (en) 2010-05-11 2013-03-20 Electromedical Associates, LLC Brazed electrosurgical device
JP5914209B2 (ja) * 2012-06-25 2016-05-11 旭化成エレクトロニクス株式会社 半導体装置
US9888954B2 (en) 2012-08-10 2018-02-13 Cook Medical Technologies Llc Plasma resection electrode
US9786613B2 (en) 2014-08-07 2017-10-10 Qualcomm Incorporated EMI shield for high frequency layer transferred devices

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1131801A (en) * 1978-01-18 1982-09-14 Johannes A. Appels Semiconductor device
JPS61168253A (ja) * 1985-01-19 1986-07-29 Sharp Corp 高耐圧ｍｏｓ電界効果半導体装置
JPH0547767A (ja) * 1991-08-19 1993-02-26 Yamaha Corp 集積回路装置の配線構造
JPH0547787A (ja) 1991-08-21 1993-02-26 Nec Corp 半導体装置
JP2739004B2 (ja) * 1992-01-16 1998-04-08 三菱電機株式会社 半導体装置
EP0565808B1 (en) * 1992-04-17 1996-12-11 STMicroelectronics S.r.l. Junction-isolated high voltage MOS integrated device
JP3283984B2 (ja) * 1993-12-28 2002-05-20 株式会社東芝 半導体集積回路装置
JP2912184B2 (ja) 1995-03-30 1999-06-28 日本電気株式会社 半導体装置
JP3563877B2 (ja) 1996-06-21 2004-09-08 三菱電機株式会社 半導体装置
CN1244837C (zh) * 1996-10-22 2006-03-08 精工爱普生株式会社 液晶面板用基板和液晶面板
JPH11204733A (ja) 1998-01-14 1999-07-30 Toshiba Corp 半導体装置
US6307252B1 (en) * 1999-03-05 2001-10-23 Agere Systems Guardian Corp. On-chip shielding of signals
JP3398693B2 (ja) * 1999-08-24 2003-04-21 エヌイーシーマイクロシステム株式会社 半導体記憶装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106449605A (zh) * 2015-08-12 2017-02-22 中芯国际集成电路制造(上海)有限公司 Mim电容结构
CN106449605B (zh) * 2015-08-12 2018-12-21 中芯国际集成电路制造(上海)有限公司 Mim电容结构
CN106723582A (zh) * 2016-12-13 2017-05-31 北京智芯微电子科技有限公司 一种带有电场分布显示的智能安全帽

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