JP2004179496A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 107
- 239000000758 substrate Substances 0.000 claims description 43
- 238000002955 isolation Methods 0.000 claims description 27
- 230000005684 electric field Effects 0.000 abstract description 25
- 230000015556 catabolic process Effects 0.000 abstract description 15
- 239000003990 capacitor Substances 0.000 abstract 3
- 239000010410 layer Substances 0.000 description 116
- 239000012535 impurity Substances 0.000 description 64
- 239000011229 interlayer Substances 0.000 description 21
- 230000000694 effects Effects 0.000 description 18
- 239000002184 metal Substances 0.000 description 15
- 230000004048 modification Effects 0.000 description 13
- 238000012986 modification Methods 0.000 description 13
- 239000011347 resin Substances 0.000 description 13
- 229920005989 resin Polymers 0.000 description 13
- 239000004020 conductor Substances 0.000 description 11
- 238000000034 method Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- 230000010287 polarization Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000009477 glass transition Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B25—HAND TOOLS; PORTABLE POWER-DRIVEN TOOLS; MANIPULATORS
- B25F—COMBINATION OR MULTI-PURPOSE TOOLS NOT OTHERWISE PROVIDED FOR; DETAILS OR COMPONENTS OF PORTABLE POWER-DRIVEN TOOLS NOT PARTICULARLY RELATED TO THE OPERATIONS PERFORMED AND NOT OTHERWISE PROVIDED FOR
- B25F1/00—Combination or multi-purpose hand tools
- B25F1/02—Combination or multi-purpose hand tools with interchangeable or adjustable tool elements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5225—Shielding layers formed together with wiring layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
【解決手段】浮遊電極201と電極202とは静電容量C1で静電結合し,浮遊電極201と電極203とは静電容量C2で静電結合し、電極200と浮遊電極201とが静電容量C3で静電結合する。浮遊電極201における電位は電極200に与えられる電位よりも低い。電極201は電極200の上方を覆う。例えば断面視上、電極200の幅方向の端から電極201の幅方向の端を見る仰角α,βは45度以下であることが望ましい。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は電界を遮蔽する技術に関する。
【0002】
【従来の技術】
半導体チップ上に固形やゲル状の樹脂を被覆する半導体装置では、印加電圧により樹脂中にある不純物となるイオンが移動し、分極した状態になる。この場合、イオンにより発生する電圧で集積回路を構成する素子のしきい値を超えてしまうことが起こり、またとなり合う素子間でリーク電流となるチャネルが発生することが起こるため、素子としての機能が果たせなくなるという問題があった。かかる問題は例えば特許文献1において指摘されている。
【0003】
また、配線層から放出されて他の回路部に飛び込む電磁波ノイズを低減するための技術が例えば特許文献2や特許文献3において指摘されている。
【0004】
【特許文献1】
特開平11−204733号公報
【特許文献2】
特開平5−47767号公報
【特許文献3】
特開平8−274167号公報
【0005】
【発明が解決しようとする課題】
しかしながら、固定電位が与えられて断面視上で連続する導電材料で配線層を囲んだ場合、配線層に印加される電圧が高くなれば、配線層と導電材料との間の絶縁材にかかる電圧も高くなり、当該絶縁材における絶縁破壊が生じ易くなる傾向を招来する。
【0006】
そこで本発明は、配線層からの電界を遮蔽しつつ、絶縁破壊を生じにくくする技術を提供することを目的とする。
【0007】
【課題を解決するための手段】
この発明にかかる半導体装置は、半導体基板と、前記半導体基板上に設けられた絶縁層と、前記絶縁層上で延在し、第1電位が印加される第1電極と、周囲から絶縁されて設けられる第2電極と、前記第1電位よりも低い第2電位が印加され、前記第2電極と静電結合する第3電極とを備える。そして、前記第1電極が延在する方向に垂直で、前記第2電極が前記第1電極に対して前記半導体基板と反対側に位置する断面が存在する。
【0008】
【発明の実施の形態】
実施の形態1.
図1は本発明の実施の形態1にかかる半導体装置を示す断面図である。半導体基板500上に絶縁層101,102,103がこの順に積層されている。以下では半導体基板500から絶縁層101,102,103側を見た方向を上方、その反対方向を下方とする。絶縁層101,102の境界近傍には同じ層に電極200,202,203が設けられ、絶縁層102,103の境界近傍には電極201が設けられている。かかる構造は、例えば半導体基板500上に絶縁層101、電極200,202,203、絶縁層102、電極201、絶縁層103を順次に形成することによって得ることができる。これらの電極200〜202は相互に絶縁されており、電極202,203は相互に接続されている。
【0009】
電極200は紙面に垂直な方向に沿って延在しており、高電位HVが印加される。一方、電極202,203には低電位GNDが印加される。例えば高電位HVは30ボルト以上であり、低電位GNDは接地電位である。電極201は周囲から絶縁されており、その電位は周囲との静電結合によって決定される。このように周囲から絶縁されてその電位が静電結合によって決定される電極を、本発明において「浮遊電極」と仮称する。
【0010】
高電位HVが印加される電極200が延在する方向に垂直な断面(以下「高電位配線断面」と仮称す)において、浮遊電極201は電極200の上方を覆っている。後述するように、必ずしも延在する電極200の全ての位置における高電位配線断面において、浮遊電極201が電極200の上方を覆う必要はない。換言すれば、浮遊電極201が電極200に対して半導体基板500と反対側に現れる高電位配線断面が、延在する電極200のいずれかの位置において存在するのである。もちろん、延在する電極200の全ての位置における高電位配線断面において浮遊電極201が電極200に対して半導体基板500と反対側に現れてもよい。
【0011】
浮遊電極201と電極202とは静電容量C1で静電結合し,浮遊電極201と電極203とは静電容量C2で静電結合し、電極200と浮遊電極201とが静電容量C3で静電結合し、浮遊電極201には電荷QFが蓄えられて電位VFが生じるとすると、式(1)が成立する。
【0012】
【数1】
【0013】
但し浮遊電極201に対する電荷の供給源がなく、電荷QFの値は零であるので、式(2)として電位VFが求められ、VF<HVが成立する。
【0014】
【数2】
【0015】
よって電極200から周囲の低電位の部位へと発生する電界の強さと比較して、電極200を覆う浮遊電極201から周囲の低電位の部位へと発生する電界の強さを小さくすることができる。つまり電極200から発生する電界を遮蔽できる。
【0016】
しかも電極200と浮遊電極201との間において絶縁層102にかかる電圧は(HV−VF)/HVであり、断面視上で連続する導電材料で囲んで当該導電材料に電位GNDを供給した場合と比較すると低い。よって絶縁層102において絶縁破壊が生じ難くすることができる。
【0017】
遮蔽を効果的に行うためには静電容量C1,C2を静電容量C3よりも大きくして電位VFを下げることが望ましい一方、絶縁層102において絶縁破壊が生じにくくする観点からは、静電容量C1,C2は静電容量C3よりも小さいことが望ましい。換言すれば、浮遊電極201及びこれと絶縁された電極202,203を採用することにより、静電容量C1,C2,C3というパラメータを制御して遮蔽効果と耐圧とを適切に設定することが可能となる。
【0018】
もちろん、本実施の形態において電極203の存在は必須ではなく、これを省略することができる。その場合には上記の説明において静電容量C2を零として取り扱うことになる。
【0019】
浮遊電極201は高電位HVが印加される電極200の上方を覆うことが望ましい。更に電界の遮蔽という観点からは、断面視上、電極200の幅方向の縁から、これに近い方の浮遊電極201の幅方向の縁を見た仰角α,βが45度以下であることが望ましい。
【0020】
上記のような高電位HVが印加される電極を遮蔽する効果は、周辺に高電位HVよりも低電位で駆動される半導体素子が存在する場合に特に望まれる効果である。
【0021】
図2乃至図4は本実施の形態の効果を説明する断面図である。図2及び図3では本実施の形態を適用しない場合について例示し、図4では本実施の形態を適用した場合について例示している。
【0022】
図2において、半導体基板500にはNウェル501及びPウェル511が形成され、それぞれにはPMOSトランジスタQN及びNMOSトランジスタQPが形成されている。PMOSトランジスタQN及びNMOSトランジスタQPはCMOSトランジスタを構成している。
【0023】
具体的にはNウェル501上に一対のP+層502が離れて設けられ、両者の間の上方にはゲート503が設けられる。また一方のP+層502には隣接してN+層504が設けられ、これらはそれぞれソース及びバックゲートとして機能する。他方のP+層502はドレインとして機能する。Pウェル511上に一対のN+層512が離れて設けられ、両者の間の上方にはゲート513が設けられる。N+層512はソース又はドレインとして機能する。トランジスタQN,QPは絶縁層101で分離され、また絶縁層102、モールド樹脂120によってこの順に覆われている。図面の簡単のため、ゲート503,513の下方のゲート酸化膜も絶縁層102に含めて描かれている。
【0024】
トランジスタQN,QPから、絶縁層101が拡がる方向に離れて、絶縁層101上には電極200が設けられ、これは絶縁層102、モールド樹脂120によってこの順に覆われている。トランジスタQN,QPに適用される電位Vccは例えば5ボルト程度であり、これよりも大きな電位HVが印加される電極200は通常は最上層の配線として配置される。これは高電位が印加される配線を層間絶縁膜を用いて絶縁することが困難であること、またかかる配線に流れる電流は数十から数百mAレベルになることが多く1μm以上の厚い配線を採用することに因る。
【0025】
モールド樹脂120はガラス転移温度の高温、例えば150℃付近では、内部の構成物質から硼素などがイオン化する。そのため、モールド樹脂120を加熱して用いるモールド処理の後、電極200から周囲の低電位の部位へ向かって発生した電界701が、モールド樹脂120を分極する。図2において円で囲まれた+記号は正電荷を、円で囲まれた−記号は負電荷を、それぞれ示している。電極200よりもトランジスタQN,QPの近傍の方が電位が低いので、電極200の近傍には負電荷が集まり、トランジスタQN,QPの近傍には正電荷が集まる。
【0026】
図3は上述のようにモールド樹脂120が分極した状態で、トランジスタQN,QPのソース、ドレインにそれぞれ適切な電位を供給した場合を示す。ここではトランジスタQN,QPがインバータを構成する場合を例示しており、ゲート503,513に共通して入力電位Vinが与えられ、いずれもドレインとして機能する方のP+層502及びN+層512が接続される。更にソースとして機能する方のP+層502及びバックゲートとして機能するN+層504には電位Vccが、ソースとして機能する方のN+層512には電位GNDが、それぞれ印加されている。
【0027】
分極によって正電荷が多く集まると、Nウェル501近傍のPウェル511の上方にバンド構造が変化した領域601が形成される。そしてN+層504からN+層601へと矢印602に示された方向にリーク電流が流れてしまう。かかる問題を解決するためには、電界の影響が及ばない程度に十分に電極200をトランジスタQN,QPから遠くに配置することも考えられるが、それでは回路の集積度を低くしてしまう。また分極しにくい材料でモールド樹脂120を形成することや、分極したイオンを半絶縁性のガラスコート膜を用いて遮蔽することも考えられるが、いずれもコストを上昇させ、新たな製造装置を導入しなければならない。よって導電材料を用いて電極200から発生する電界を遮蔽することが望ましい。
【0028】
図4は図2、図3に示された電極200の周囲に、図1に示された浮遊電極201、電極202,203を配置した構成を示している。浮遊電極201を設けるため、絶縁層102とモールド樹脂120の間には絶縁層103が介挿されている。図1で説明したようにして電極200が遮蔽される。例えば電極200から発生する電界702は浮遊電極201によって効果的に遮蔽される。
【0029】
以下に述べられる実施の形態2乃至実施の形態6において例示される半導体装置も、実施の形態1に例示された半導体装置と同様にして、周辺に高電位HVよりも低電位で駆動される半導体素子が存在する場合に適用し、モールド樹脂の分極を防止することができる。
【0030】
実施の形態2.
図5は本発明の実施の形態2にかかる半導体装置を示す断面図である。基板500上に絶縁層101,102,103がこの順に積層されている。絶縁層101,102の境界近傍には高電位HVが印加される電極200が設けられ、絶縁層102,103の境界近傍には浮遊電極201及び、低電位GNDが印加される電極202,203が同じ層に設けられている。かかる構造は、例えば半導体基板500上に絶縁層101、電極200、絶縁層102、浮遊電極201及び電極202,203、絶縁層103を順次に形成することによって得ることができる。
【0031】
電極200は紙面に垂直な方向に沿って延在しており、高電位配線断面において浮遊電極201は電極200の上方を覆っている。浮遊電極201が電極200に対して半導体基板500と反対側に現れる高電位配線断面が、延在する電極200のいずれかの位置において存在する。もちろん、延在する電極200の全ての位置における高電位配線断面において浮遊電極201が電極200に対して半導体基板500と反対側に現れてもよい。
【0032】
本実施の形態においても浮遊電極201と電極202との間に静電容量C1が、浮遊電極201と電極203との間に静電容量C2が、電極200と浮遊電極201との間に静電容量C3が生じ、式(2)が成立する。よって実施の形態1と同様の効果を得ることができる。
【0033】
図6は本実施の形態の変形を示す断面図である。絶縁層103上に更に絶縁層104が設けられ、絶縁層103,104の境界には電極207が設けられている。電極207は電極201に対して電極200と反対側に配置される。かかる構造は例えば絶縁層103、電極207、絶縁層104を順次に形成することによって得ることができる。
【0034】
電極207,202及び電極207,203はそれぞれ導電性プラグ205,206で相互に接続されている。導電性プラグ205,206は絶縁層103を厚さ方向に貫通して設けられる。つまり電極207を介して電極202,203を相互に接続することができる。
【0035】
もちろん、本実施の形態及びその変形においても電極203の存在は必須ではなく、これを省略することができる。また電極200の幅方向の縁から、これに近い方の浮遊電極201の幅方向の縁を見た仰角が45度以下であることが望ましい。
【0036】
実施の形態3.
図7は本発明の実施の形態3にかかる半導体装置を示す断面図である。基板500上に絶縁層101,102,103がこの順に積層されている。絶縁層101,102の境界近傍には高電位HVが印加される電極200及び浮遊電極202b,203並びに低電位GNDが印加される電極202aが設けられ、絶縁層102,103の境界近傍には浮遊電極201が設けられている。但し電極202b,203は相互に接続されており、電極200と同じ層に配置されている。かかる構造は、例えば半導体基板500上に絶縁層101、電極200,202a及び浮遊電極202b,203、絶縁層102、浮遊電極201、絶縁層103を順次に形成することによって得ることができる。
【0037】
電極200は紙面に垂直な方向に沿って延在しており、高電位配線断面において浮遊電極201は電極200の上方を覆っている。浮遊電極201が電極200に対して半導体基板500と反対側に現れる高電位配線断面が、延在する電極200のいずれかの位置において存在する。もちろん、延在する電極200の全ての位置における高電位配線断面において浮遊電極201が電極200に対して半導体基板500と反対側に現れてもよい。
【0038】
本実施の形態において浮遊電極201と浮遊電極202bとは静電容量C1で、浮遊電極201と浮遊電極203とは静電容量C2で、電極200と浮遊電極201とは静電容量C3で、電極202aと浮遊電極202bとの間は静電容量C4で、それぞれ静電結合する。換言すれば図1で示された電極202を電極202a及び浮遊電極202bに分離し、電極202aに低電位GNDを印加した構成が図7において示されている。よって実施の形態1の場合と比較して静電容量C4において支持する電位差が存在するので、静電容量C1〜C3が支持する電位差を小さくすることができ、絶縁耐性を高めることができる。
【0039】
図8は本実施の形態の変形を示す断面図である。浮遊電極201,202b及び浮遊電極201,203はそれぞれ導電性プラグ205,206で相互に接続されている。導電性プラグ205,206は絶縁層102を厚さ方向に貫通して設けられる。
【0040】
この変形においては図7に示された構造に対して静電容量C1,C2を零として取り扱うことになる。電位差(HV−GND)は直列に接続された静電容量C3,C4で按分されることになり、電極200を断面視上で連続する導電材料で囲む場合と比較して、絶縁耐圧を高めることができる。
【0041】
もちろん、本実施の形態においても電極203の存在は必須ではなく、これを省略することができる。また電極200の幅方向の縁から、これに近い方の浮遊電極201の幅方向の縁を見た仰角が45度以下であることが望ましい。
【0042】
実施の形態4.
図9は本発明の実施の形態4にかかる半導体装置を示す断面図である。絶縁層101,102の境界よりも上方では、図9に示された構造と図1に示された構造とは同じである。しかし絶縁層101から下方では、図9に示された構造は図1に示された構造と異なっている。
【0043】
半導体基板500と絶縁層101の間には絶縁層105が設けられ、絶縁層101,105の境界には浮遊電極211が設けられている。つまり浮遊電極211は電極200に対して浮遊電極201と反対側に配置されている。かかる構造は例えば半導体基板500上に絶縁層105、浮遊電極211、絶縁層101を順次に形成することによって得ることができる。
【0044】
浮遊電極201が電極200に対して半導体基板500と反対側に現れる高電位配線断面が、延在する電極200のいずれかの位置において存在する。もちろん、延在する電極200の全ての位置における高電位配線断面において浮遊電極201が電極200に対して半導体基板500と反対側に現れてもよい。また浮遊電極211が電極200に対して半導体基板500側に現れる高電位配線断面が、延在する電極200のいずれかの位置において存在する。もちろん、延在する電極200の全ての位置における高電位配線断面において浮遊電極211が電極200に対して半導体基板500と反対側に現れてもよい。更に、浮遊電極201,211及び電極200が全て現れる高電位配線断面が存在する必要はない。但し、図9に示されるように、これらの電極が全て現れる高電位配線断面が存在してもよい。
【0045】
本実施の形態において電極202と浮遊電極211とは静電容量C11で、電極203と浮遊電極211とは静電容量C12で、電極200と浮遊電極211とは静電容量C13で、それぞれ静電結合する。よって浮遊電極211及び電極202,203は、浮遊電極201及び電極202,203と同様に、絶縁耐性を高めつつ電極200から発生する電界を遮蔽することができる。しかもかかる機能は浮遊電極201及び電極202,203によっても果たされることから、実施の形態1の効果を一層顕著にすることができる。
【0046】
もちろん、本実施の形態において電極203の存在は必須ではなく、これを省略することができる。その場合には上記の説明において静電容量C2,C12を零として取り扱うことになる。また電極200の幅方向の縁から、これに近い方の浮遊電極201の幅方向の縁を見た仰角が45度以下であることが望ましい。これと同様に電極200の幅方向の縁から、これに近い方の浮遊電極211の幅方向の縁を見た俯角が45度以下であることが望ましい。
【0047】
実施の形態5.
図10は本発明の実施の形態5にかかる半導体装置を示す断面図である。絶縁層101,102の境界よりも上方では、図10に示された構造と図5に示された構造とは同じである。しかし絶縁層101から下方では、図10に示された構造は図5に示された構造と異なっている。
【0048】
半導体基板500と絶縁層101の間には絶縁層105が設けられ、絶縁層101,105の境界には浮遊電極211及び電極212,213が同じ層に配置されている。電極かかる構造は例えば半導体基板500上に絶縁層105、浮遊電極211及び電極212,213、絶縁層101を順次に形成することによって得ることができる。
【0049】
電極212,213には低電位GNDが印加される。浮遊電極201が電極200に対して半導体基板500と反対側に現れる高電位配線断面が、延在する電極200のいずれかの位置において存在する。もちろん、延在する電極200の全ての位置における高電位配線断面において浮遊電極201が電極200に対して半導体基板500と反対側に現れてもよい。また浮遊電極211が電極200に対して半導体基板500側に現れる高電位配線断面が、延在する電極200のいずれかの位置において存在する。もちろん、延在する電極200の全ての位置における高電位配線断面において浮遊電極211が電極200に対して半導体基板500と反対側に現れてもよい。更に、浮遊電極201,211及び電極200が全て現れる高電位配線断面が存在する必要はない。但し、図10に示されるように、これらの電極が全て現れる高電位配線断面が存在してもよい。
【0050】
本実施の形態において電極212と浮遊電極211とは静電容量C11で、電極213と浮遊電極211とは静電容量C12で、電極200と浮遊電極211とは静電容量C13で、それぞれ静電結合する。よって浮遊電極211及び電極212,213は、浮遊電極201及び電極202,203と同様に、絶縁耐性を高めつつ電極200から発生する電界を遮蔽することができる。しかもかかる機能は浮遊電極201及び電極202,203によっても果たされることから、実施の形態1の効果を一層顕著にすることができる。
【0051】
もちろん、本実施の形態において電極203,213の存在は必須ではなく、これを省略することができる。その場合には上記の説明において静電容量C2,C12を零として取り扱うことになる。また電極200の幅方向の縁から、これに近い方の浮遊電極201の幅方向の縁を見た仰角が45度以下であることが望ましい。これと同様に電極200の幅方向の縁から、これに近い方の浮遊電極211の幅方向の縁を見た俯角が45度以下であることが望ましい。
【0052】
実施の形態6.
図11は本発明の実施の形態6にかかる半導体装置を示す断面図である。図11に示された構造は、図9に示された電極202を電極202a及び浮遊電極202bに分離し、電極202aに低電位GNDを印加した構成が図11において示されている。よって実施の形態3及び実施の形態4と同じ効果を得ることができる。
【0053】
図12は本実施の形態の変形を示す断面図である。浮遊電極電極201,202b及び浮遊電極201,203はそれぞれ導電性プラグ205,206で相互に接続されている。導電性プラグ205,206は絶縁層102を厚さ方向に貫通して設けられる。浮遊電極211,202b及び浮遊電極211,203はそれぞれ導電性プラグ208,209で相互に接続されている。導電性プラグ208,209は絶縁層101を厚さ方向に貫通して設けられる。
【0054】
本変形は図8に示された構造の変形として把握することもできる。図8に示された構造に対して、半導体基板500と絶縁層101との間に絶縁層105を介挿し、上述の浮遊電極211及び導電性プラグ208,209を追加した構造が図12に示される構造となる。
【0055】
本変形では電極200を囲んで連続する導電材料が現れる高電位配線断面が存在する。しかしながら上述の特許文献3のように当該導電材料には電位GNDが供給されるのではなく、電位GNDが供給される電極202aと静電容量C4を介して接続される。よって既述の通り、絶縁耐性を高めることができるという点で本実施の形態にかかる半導体装置は有利である。
【0056】
実施の形態7.
図13は本発明の実施の形態7にかかる半導体装置の構造を例示する平面図である。また図14は図13の矢視F−Fにおける断面図である。図13では図面の煩雑さを避けるために、図14での層間絶縁膜8よりも上方の構造を省略し、層間絶縁膜18上に形成されている各電極のうち、高耐圧NMOSトランジスタAのドレイン電極15、ソース電極16及びこれに接続される金属配線14のみを記載している。
【0057】
図14に示すように、p−半導体基板1上にn−半導体層3が形成されている。そしてn−半導体層3の表面には分離絶縁膜12a〜12eが形成されている。分離絶縁膜12aは高耐圧NMOSトランジスタAと低電位で動作するロジック回路Eとを分離する。なお図13に示されるように、RESURF(REduced SURface Field)分離領域Bは他のロジック回路Cを囲んで設けられており、両者は高電位島Dを形成している。RESURF分離の技術は例えば米国特許第4292642号に紹介されている。
【0058】
図14ではロジック回路Eのうち、COMSトランジスタを構成するPMOSトランジスタQP、NMOSトランジスタQNが現れている。これらは層間絶縁膜8,18が拡がる方向に沿って金属配線14から離れており、また相互に分離絶縁膜12cによって分離されている。
【0059】
ロジック回路Eにおいて、分離絶縁膜12aの下方にはn−半導体層3を貫通してp−半導体基板1に至るp+不純物領域4が設けられている。p+不純物領域4と分離絶縁膜12aとは耐圧NMOSトランジスタAにおけるn−半導体層3とロジック回路Eにおけるn−半導体層3とを分離している。ロジック回路Eのn−半導体層3において、p−半導体基板1とn−半導体層3の境界には選択的にn+埋め込み不純物領域2が設けられている。n+埋め込み不純物領域2の上方のn−半導体層3の表面には、n+埋め込み不純物領域2と離れてpウェル43が設けられている。
【0060】
pウェル43においてはトランジスタQNが形成されている。pウェル43の表面にはそれぞれドレイン、ソースとして機能するn+不純物領域41,42が離れて設けられている。n+不純物領域41,42に挟まれたpウェル43の上方にはゲート電極46が設けられている。分離絶縁膜12cに対してpウェル43と反対側のn−半導体層3の表面にはトランジスタQNが設けられている。この位置でのn−半導体層3の表面には、それぞれドレイン、ソースとして機能するp+不純物領域31,32が離れて設けられている。p+不純物領域31,32に挟まれたn−半導体層3の上方にはゲート電極36が設けられている。そしてトランジスタQN,QPは層間絶縁膜18によって覆われている。なおn−半導体層3とゲート電極36との間に存在するゲート絶縁膜、pウェル43とゲート電極46との間に存在するゲート絶縁膜は、層間絶縁膜18に含めて示されている。
【0061】
高耐圧NMOSトランジスタAとRESURF分離領域Bとはいずれも層間絶縁膜8,18に対して電極201とは反対側に配置され、分離絶縁膜12bによって相互に分離されている。より正確には、図14では分離絶縁膜12a,12bは別個のものとして現れているが、これらは相互に連結しており、図13において高耐圧NMOSトランジスタAを取り囲むように配置される。分離絶縁膜12bの下方にもn−半導体層3を貫通してp−半導体基板1に至るp+不純物領域4が設けられている。
【0062】
高耐圧NMOSトランジスタAは平面視上の中央において、p−半導体基板1とn−半導体層3の境界に選択的にn+埋め込み不純物領域28aが設けられている。n+埋め込み不純物領域28aの上方のn−半導体層3の表面には、n+不純物領域45aが設けられている。n+不純物領域45aと埋め込み不純物領域28aとの間には、n−半導体層3を貫通してn+不純物領域45aと埋め込み不純物領域28aとを連結するn+不純物領域45bが設けられている。n+不純物領域45a,45bは両者合わせてn+不純物領域451を形成しており、これは高耐圧NMOSトランジスタAのドレインとして機能する。
【0063】
n+不純物領域451の周囲は分離絶縁膜12dが平面視上で取り囲んでおり、更にp不純物領域61が分離絶縁膜12dを平面視上で取り囲んでn−半導体層3の表面上に形成されている。p不純物領域61の表面には選択的にn+不純物領域62が形成される。p不純物領域61及びn+不純物領域62は、それぞれ高耐圧NMOSトランジスタAのバックゲート及びソースとして機能する。但し、金属配線14の下方に位置するp不純物領域61の表面にはn+不純物領域62は形成しないことが望ましく、図14においてもかかる位置のp不純物領域61の表面にはn+不純物領域62は形成していない。金属配線14はドレイン電極15に接続されているために高電位が印加され、その下方にn+不純物領域62が存在すると寄生トランジスタが発生し易いからである。
【0064】
ソース電極16はp不純物領域61とn+不純物領域62の両方に接続して設けられる。ドレイン電極15はn+不純物領域45aに接続して設けられる。
【0065】
分離絶縁膜12d上にはゲート電極群19aが設けられる。ゲート電極群19aは、p不純物領域61からn+不純物領域451へと向かう方向に沿って順に配置されたゲート電極319a,419a,519a,619aを有している。ゲート電極319aはp不純物領域61の端部を接触することなく覆っており、ゲート電位が印加される。ゲート電極619aはn+不純物領域45aの端部に接触している。ゲート電極419a,519aは浮遊電極であり、ゲート電極319a,619aの間に介在してこれらと静電結合することにより、ソース/ドレイン間の電位差に基づく分離絶縁膜12dの表面での電界を緩和する機能を果たす。かかる電界の緩和は例えば米国特許第5455439号において紹介されている。
【0066】
n+不純物領域45a、p不純物領域61、n+不純物領域62、ゲート電極群19aは層間絶縁膜18によって覆われている。但し、ソース電極16及びドレイン電極15は層間絶縁膜18を貫通して設けられる。またゲート電極319aとp不純物領域61、n+不純物領域62との間のゲート絶縁膜は層間絶縁膜18に含めて示されている。
【0067】
なお、ゲート電極群19aの上方で層間絶縁膜18上に配置された浮遊電極群50は、ソース/ドレイン間の電位差に基づく層間絶縁膜18の表面での電界を緩和する機能を果たす。
【0068】
RESURF分離領域Bでは、分離絶縁膜12bの下方に設けられたp+不純物領域4と接触して、n−半導体層3の表面に選択的にp+不純物領域7が形成されている。またRESURF分離領域Bに対して高耐圧NMOSトランジスタAとは反対側にn+不純物領域452が形成されている。p+不純物領域7とn+不純物領域452とは分離絶縁膜12eで分離されている。n+不純物領域452は、n−半導体層3の表面に形成されたn+不純物領域45cと、n−半導体層3を貫通するn+不純物領域45dとで形成されている。n+不純物領域45dの下方において、p−半導体基板1とn−半導体層3の境界には選択的にn+埋め込み不純物領域28bが設けられている。n+不純物領域45dはn+不純物領域45cとn+埋め込み不純物領域28bとを連結する。
【0069】
分離絶縁膜12e上にはゲート電極群19bが設けられる。ゲート電極群19bは、p+不純物領域7からn+不純物領域452へと向かう方向に沿って順に配置されたゲート電極319b,419b,519b,619bを有している。ゲート電極319bはp+不純物領域7の端部に接触しており、ゲート電極619bはn+不純物領域45cの端部に接触している。ゲート電極419b,519bは浮遊電極であり、ゲート電極319b,619bの間に介在してこれらと静電結合することにより、ソース/ドレイン間の電位差に基づく分離絶縁膜12eの表面での電界を緩和する機能を果たす。
【0070】
n+不純物領域45c、p+不純物領域7、ゲート電極群19bは層間絶縁膜18によって覆われている。但し、n+不純物領域45cは層間絶縁膜18を貫通するプラグ59によって配線14と接続されている。
【0071】
金属配線14、ドレイン電極15、ソース電極16、層間絶縁膜18は層間絶縁膜8で覆われる。層間絶縁膜8上には浮遊電極201及び電極202が設けられる。電極202は層間絶縁膜8を貫通してソース電極16に接続される。また浮遊電極201は電極202と静電結合する。層間絶縁膜8、浮遊電極201及び電極202は絶縁層110で覆われる。
【0072】
図15乃至図17は本実施の形態の効果を説明する断面図である。図15及び図16は本発明を適用しない場合を例示し、図17は本発明を適用した場合を例示する。図15においては図14に示された構造に対して浮遊電極201、電極202、絶縁層110を採用せず、層間絶縁膜8上をモールド樹脂120で覆った構造を採っている。そのため、ドレイン電極16や浮遊電極50からトランジスタQN,QPへと向かって発生する電界703により、モールド樹脂120には分極が生じる。図16はかかる分極が招来する問題を示している。図3で説明したのと同様にバンド構造の変化した領域601が発生する。更には分離絶縁膜12dに近い側での空乏層Jの端がドレイン電極15から遠のくように押し出され、n−半導体層3における空乏層Jの伸びを阻む。これは分離絶縁膜12dの下方での電界集中を、ひいては高耐圧NMOSトランジスタAの耐圧低下を招来する。
【0073】
図14に対して絶縁層110上をモールド樹脂120で覆って得られる図17の構造について見れば、ドレイン電極16や浮遊電極50から発生する電界704は浮遊電極201によって遮蔽される。よって領域601の発生や、空乏層Jの伸びの阻止を回避することができる。
【0074】
実施の形態8.
図18は本実施の形態の基本的な概念を示す斜視図である。半導体基板500,絶縁層101,102,103がこの順に下から積層され、絶縁層101上には電極202と、方向Yに沿って延在する電極200とが設けられ、これらはいずれも絶縁層102によって覆われている。また絶縁層102上に方向Xに沿って延在する浮遊電極201a,201b,201cが設けられ、これらは方向Yに沿って配置されている。また浮遊電極201a,201b,201cはいずれも絶縁層103によって覆われている。電極202には電位GNDが、電極200には電位HVが印加される。方向X,Yはいずれも方向Zに垂直であって異なる方向である。方向Zは上方に向かう方向である。図18においては各電極の配置を把握し易くするため、半導体基板500,絶縁層101,102,103を透明であると仮定して描いている。
【0075】
図18に示された構造では高電位配線断面は方向Yに垂直であり、全ての高電位配線断面において電極200の上方に位置する浮遊電極が現れるわけではない。しかし例えば浮遊電極201a,201b,201cのいずれかが現れる高電位配線断面においては、必ず電極200の上方に位置する浮遊電極が現れる。よって実施の形態1で説明された効果を得ることができる。
【0076】
このように高電位が印加される電極の延在する方向に沿って複数の浮遊電極を設けることは、実施の形態7で説明されたRESURF分離領域Bに本発明を適用する上で望ましい態様である。図19は本実施の形態にかかる半導体装置の構造を示す断面図である。図14に示された構造の浮遊電極201が、配線14の延在する方向に沿って配置される複数の浮遊電極201a,201b,201cに分割された構造を有している。浮遊電極201aは電極202と、浮遊電極201bは浮遊電極201aと、浮遊電極201cは浮遊電極201bと、それぞれ静電結合している。電極202及びゲート電極319bには電位GNDが印加されている。このように複数の浮遊電極が、低電位が印加された電極に直接又は間接に静電結合し、高電位が印加された電極を覆う場合も、実施の形態6で説明されたように絶縁耐圧を高めつつ電界を遮蔽できる。
【0077】
図20はゲート配線群19bの近傍を示す斜視図である。図20においても各電極の配置を把握し易くするため、層間絶縁膜18及び絶縁層110を透明であると仮定して描いている。例えば浮遊電極201a,201b,201cがゲート電極419b,519b,619bの上方に配置される。これにより、金属配線14についての高電位配線断面として、浮遊電極201a、金属配線14、ゲート電極419bが現れる断面を選ぶことができる。その場合、当該断面に現れる浮遊電極201a、ゲート電極419b、金属配線14は、それぞれ図10で示された浮遊電極201、浮遊電極211、電極200に相当する。また図20での電極202及びゲート電極319bはそれぞれ図10での電極202及び電極212に相当する。
【0078】
更に、浮遊電極50は、その端部が浮遊電極201aとゲート電極419bの間に位置するように設けることができる。この場合、金属配線14についての高電位配線断面として、浮遊電極201a、金属配線14、ゲート電極419bに加えて浮遊電極50もが現れる断面を選ぶことができる。その場合、当該断面に現れる浮遊電極201a、ゲート電極419b、金属配線14は、それぞれ図11で示された浮遊電極201、浮遊電極211、電極200に相当し、浮遊電極50は図11で示された浮遊電極202b、203に相当する。
【0079】
本実施の形態のように遮蔽のための浮遊電極が、高電位が印加される金属配線14の上方を、その延在する方向において全て覆わないことは、特に金属配線14の下方に寄生トランジスタを形成しないという点で望ましい。同様の観点からは、図19に示されるように分離絶縁膜12dの上方においても、遮蔽のための電極は所々で不連続となって空隙を有していることが望ましい。
【0080】
但し、必ずしも浮遊電極201a,201b,201cは相互に静電結合している必要はなく、図19に現れない箇所で相互に接続されていてもよい。また電極202と接続されていてもよい。
【0081】
図21は本実施の形態の変形を示す斜視図である。図21に示された構造は、図20に示された構造における電極200が、電極202aと浮遊電極202b,202cに分割された構造を呈している。電極202a及びゲート電極319bには電位GNDが印加されており、浮遊電極202bは電極202aと、浮遊電極202cは浮遊電極202bと、それぞれ静電結合している。低電位GNDが印加された電極202aと直接又は間接に静電結合する浮遊電極201a,201b,201c,202b,202cが、高電位が印加された金属配線14の上方を覆うので、絶縁耐圧を高めつつ電界を遮蔽できる。
【0082】
上記の各実施の形態において、各電極、各浮遊電極は金属で形成することができる。
【0083】
【発明の効果】
本発明にかかる半導体装置によれば、第1電極から発生する電界の強さと比較して、第2電極から発生する電界の強さを小さくできる。しかも断面視上で連続する導電材料で囲み、当該導電材料に低電位を供給した場合と比較すると、第1電極と第2電極との間にかかる電圧が減少する。よっ両者間の絶縁層において絶縁破壊を生じにくくする。第1電極と第2電極との間の静電容量、第1電極と第3電極との間の静電容量を制御することができ、遮蔽効果と耐圧とを適切に設定できる。
【図面の簡単な説明】
【図1】本発明の実施の形態1にかかる半導体装置を示す断面図である。
【図2】本発明の実施の形態1の効果を説明する断面図である。
【図3】本発明の実施の形態1の効果を説明する断面図である。
【図4】本発明の実施の形態1の効果を説明する断面図である。
【図5】本発明の実施の形態2にかかる半導体装置を示す断面図である。
【図6】本発明の実施の形態2の変形を示す断面図である。
【図7】本発明の実施の形態3にかかる半導体装置を示す断面図である。
【図8】本発明の実施の形態3の変形を示す断面図である。
【図9】本発明の実施の形態4にかかる半導体装置を示す断面図である。
【図10】本発明の実施の形態5にかかる半導体装置を示す断面図である。
【図11】本発明の実施の形態6にかかる半導体装置を示す断面図である。
【図12】本発明の実施の形態6の変形を示す断面図である。
【図13】本発明の実施の形態7にかかる半導体装置の構造を示す平面図である。
【図14】本発明の実施の形態7にかかる半導体装置の構造を示す断面図である。
【図15】本発明の実施の形態7の効果を説明する断面図である。
【図16】本発明の実施の形態7の効果を説明する断面図である。
【図17】本発明の実施の形態7の効果を説明する断面図である。
【図18】本発明の実施の形態8の基本的な概念を示す斜視図である。
【図19】本発明の実施の形態8にかかる半導体装置の構造を示す断面図である。
【図20】本発明の実施の形態8にかかる半導体装置の構造を示す斜視図である。
【図21】本発明の実施の形態8の変形を示す斜視図である。
【符号の説明】
1 p−半導体基板、8,18 層間絶縁膜、101 絶縁層、200〜211 電極(浮遊電極を含む)、500 半導体基板、A MOSトランジスタ、B RESURF分離領域、QN,QP MOSトランジスタ。
Claims (15)
- 半導体基板と、
前記半導体基板上に設けられた絶縁層と、
前記絶縁層上で延在し、第1電位が印加される第1電極と、
周囲から絶縁されて設けられる第2電極と、
前記第1電位よりも低い第2電位が印加され、前記第2電極と静電結合する第3電極と
を備え、
前記第1電極が延在する方向に垂直で、前記第2電極が前記第1電極に対して前記半導体基板と反対側に位置する断面が存在する半導体装置。 - 前記第3電極は前記第1電極と同じ層に配置される、請求項1記載の半導体装置。
- 前記第3電極は前記第2電極と同じ層に配置される、請求項1記載の半導体装置。
- 前記断面において前記第2電極に対して前記第1電極と反対側に位置し、前記第3電極と接続される第4電極を更に備える、請求項3記載の半導体装置。
- 周囲から絶縁されて設けられる第4電極を更に備え、
前記第3電極は前記第4電極を介して前記第2電極と静電結合する、請求項1記載の半導体装置。 - 前記第1電極と同じ層に配置され、前記第2電極と接続される第4電極を更に備える、請求項1記載の半導体装置。
- 前記断面において前記第1電極に対して前記第2電極と反対側に位置し、前記第3電極と静電結合する第4電極を更に備える、請求項1記載の半導体装置。
- 前記第2電位が印加され、前記第4電極と同じ層に配置される第5電極を更に備える、請求項7記載の半導体装置。
- 周囲から絶縁されて設けられる第5電極を更に備え、
前記第3電極は前記第5電極を介して前記第4電極と静電結合する、請求項7記載の半導体装置。 - 前記断面において前記第1電極に対して前記第2電極と反対側に位置し、前記第2電極と接続される第4電極を更に備える、請求項1記載の半導体装置。
- 前記絶縁層が拡がる方向に沿って前記第1電極と離れて配置され、前記第1電位よりも低い電位で動作するCMOSトランジスタを含む、請求項1乃至請求項10のいずれか一つに記載の半導体装置。
- 前記絶縁層に対して前記第2電極と反対側に配置され、前記第1電位が与えられて動作するMOSトランジスタを含む、請求項1乃至請求項11のいずれか一つに記載の半導体装置。
- 前記絶縁層に対して前記第2電極と反対側に配置され、前記MOSトランジスタを分離するRESURF分離領域を更に備える、請求項12記載の半導体装置。
- 前記第1電極が延在する方向に、前記第2電極が複数の空隙を有する、請求項13記載の半導体装置。
- 前記第1電極が延在する方向に、前記第2電極が相互に静電結合する複数の電極に区分される、請求項14記載の半導体装置。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002345724A JP3846796B2 (ja) | 2002-11-28 | 2002-11-28 | 半導体装置 |
TW092112292A TWI239625B (en) | 2002-11-28 | 2003-05-06 | Semiconductor device |
US10/430,291 US6844613B2 (en) | 2002-11-28 | 2003-05-07 | Semiconductor device |
KR1020030031971A KR100573945B1 (ko) | 2002-11-28 | 2003-05-20 | 반도체 장치 |
DE10335118A DE10335118B4 (de) | 2002-11-28 | 2003-07-31 | Halbleitervorrichtung |
CNB031530567A CN100377349C (zh) | 2002-11-28 | 2003-08-04 | 半导体装置 |
KR1020060017072A KR100666517B1 (ko) | 2002-11-28 | 2006-02-22 | 반도체 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002345724A JP3846796B2 (ja) | 2002-11-28 | 2002-11-28 | 半導体装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2004179496A true JP2004179496A (ja) | 2004-06-24 |
JP2004179496A5 JP2004179496A5 (ja) | 2005-07-14 |
JP3846796B2 JP3846796B2 (ja) | 2006-11-15 |
Family
ID=32322033
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002345724A Expired - Lifetime JP3846796B2 (ja) | 2002-11-28 | 2002-11-28 | 半導体装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6844613B2 (ja) |
JP (1) | JP3846796B2 (ja) |
KR (2) | KR100573945B1 (ja) |
CN (1) | CN100377349C (ja) |
DE (1) | DE10335118B4 (ja) |
TW (1) | TWI239625B (ja) |
Cited By (3)
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US7973382B2 (en) | 2007-02-28 | 2011-07-05 | Mitsubishi Electric Corporation | Semiconductor device |
JP2014007280A (ja) * | 2012-06-25 | 2014-01-16 | Asahi Kasei Electronics Co Ltd | 半導体装置 |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
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US7563261B2 (en) * | 2003-08-11 | 2009-07-21 | Electromedical Associates Llc | Electrosurgical device with floating-potential electrodes |
US7566333B2 (en) * | 2003-08-11 | 2009-07-28 | Electromedical Associates Llc | Electrosurgical device with floating-potential electrode and methods of using the same |
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US8992521B2 (en) | 2010-04-22 | 2015-03-31 | Electromedical Associates, Llc | Flexible electrosurgical ablation and aspiration electrode with beveled active surface |
US9643255B2 (en) | 2010-04-22 | 2017-05-09 | Electromedical Associates, Llc | Flexible electrosurgical ablation and aspiration electrode with beveled active surface |
WO2011143200A2 (en) | 2010-05-11 | 2011-11-17 | Electromedical Associates Llc | Brazed electrosurgical device |
US9888954B2 (en) | 2012-08-10 | 2018-02-13 | Cook Medical Technologies Llc | Plasma resection electrode |
US9786613B2 (en) | 2014-08-07 | 2017-10-10 | Qualcomm Incorporated | EMI shield for high frequency layer transferred devices |
CN106449605B (zh) * | 2015-08-12 | 2018-12-21 | 中芯国际集成电路制造(上海)有限公司 | Mim电容结构 |
CN106723582A (zh) * | 2016-12-13 | 2017-05-31 | 北京智芯微电子科技有限公司 | 一种带有电场分布显示的智能安全帽 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
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-
2002
- 2002-11-28 JP JP2002345724A patent/JP3846796B2/ja not_active Expired - Lifetime
-
2003
- 2003-05-06 TW TW092112292A patent/TWI239625B/zh not_active IP Right Cessation
- 2003-05-07 US US10/430,291 patent/US6844613B2/en not_active Expired - Lifetime
- 2003-05-20 KR KR1020030031971A patent/KR100573945B1/ko active IP Right Grant
- 2003-07-31 DE DE10335118A patent/DE10335118B4/de not_active Expired - Lifetime
- 2003-08-04 CN CNB031530567A patent/CN100377349C/zh not_active Expired - Lifetime
-
2006
- 2006-02-22 KR KR1020060017072A patent/KR100666517B1/ko active IP Right Review Request
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Also Published As
Publication number | Publication date |
---|---|
DE10335118A1 (de) | 2004-06-17 |
TW200409336A (en) | 2004-06-01 |
JP3846796B2 (ja) | 2006-11-15 |
KR20040047526A (ko) | 2004-06-05 |
DE10335118B4 (de) | 2012-11-08 |
TWI239625B (en) | 2005-09-11 |
CN100377349C (zh) | 2008-03-26 |
KR100666517B1 (ko) | 2007-01-11 |
US20040104455A1 (en) | 2004-06-03 |
KR100573945B1 (ko) | 2006-04-26 |
US6844613B2 (en) | 2005-01-18 |
KR20060019634A (ko) | 2006-03-03 |
CN1505145A (zh) | 2004-06-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
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A977 | Report on retrieval |
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|
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|
A521 | Request for written amendment filed |
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|
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|
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|
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|
R150 | Certificate of patent or registration of utility model |
Ref document number: 3846796 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090901 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100901 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110901 Year of fee payment: 5 |
|
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Free format text: PAYMENT UNTIL: 20110901 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120901 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130901 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |