CN104979392A - 半导体装置及其制造方法 - Google Patents

Abstract

一种半导体装置及其制造方法，半导体装置包括：一半导体层，具有一第一导电类型；多个第一掺杂区，沿一第一方向而平行且分隔地设置于这些半导体层的一部分中，其中这些第一掺杂区具有相反于该第一导电类型的一第二导电类型以及长方形的一形状；一栅极结构，沿一第二方向而设置于该半导体层的一部分上，覆盖这些掺杂区的一部分；一第二掺杂区，沿该第二方向而设置于该半导体层内并邻近该栅极结构的一第一侧，具有该第二导电类型；以及一第三掺杂区，沿该第二方向而设置于相对于该栅极结构第一侧的一第二侧的该半导体层内并邻近这些掺杂区，具有该第二导电类型。通过本发明，即使高电压金氧半导体场效晶体管在半导体装置中的尺寸微缩的情况下仍可有效维持半导体装置中的组件的表现。

Description

半导体装置及其制造方法

技术领域

本发明关于集成电路装置，且特别是关于一种具有超接面结构(super junctionstructure)的半导体装置及其制造方法。

背景技术

近年来，随着如功率半导体装置(power semiconductor device)的高电压装置(highvoltage device)的需求增加，对于高电压装置中使用的高电压金氧半导体场效晶体管(high voltage MOSFETs)技术的研究亦逐渐增加。

于传统功率半导体装置中使用的高电压金氧半导体场效晶体管通常采用一超接面结构(super junction structure)，以达成如降低导通电阻(on-resistance)及维持高击穿电压(high breakdown volgate)等功效。

然而，随着半导体制造技术的微缩趋势，所制造出的功率半导体装置中的高电压金氧半导体场效晶体管的组件尺寸亦逐渐缩减，因此便需要思量如何随着功率半导体装置的尺寸微缩而维持与改善其内高电压金氧半导体场效晶体管的如驱动电流、导通电阻、击穿电压等组件表现。

发明内容

本发明的目的是提供了一种半导体装置及其制造方法，以在其尺寸微缩下仍可维持半导体装置如驱动电流、导通电阻、击穿电压等组件的表现。

本发明的技术方案是提供了一种半导体装置，包括：一半导体层，具有一第一导电类型；多个第一掺杂区，沿一第一方向而平行且分隔地设置于所述半导体层的一部分中，其中所述第一掺杂区具有相反于该第一导电类型的一第二导电类型以及长方形的一上视形状；一栅极结构，沿一第二方向而设置于该半导体层的一部分上，其中该栅极结构覆盖所述掺杂区的一部分；一第二掺杂区，沿该第二方向而设置于该半导体层内并邻近该栅极结构的一第一侧，其中该第二掺杂区具有该第二导电类型；以及一第三掺杂区，沿该第二方向而设置于相对于该栅极结构第一侧的一第二侧的该半导体层内并邻近所述掺杂区，其中该第三掺杂区具有该第二导电类型。

本发明还提供了一种半导体装置的制造方法，包括:a.提供一半导体层，具有一第一导电类型；b.沿一第一方向分别形成一开口于该半导体层内的平行且分隔的数个部分内；c.形成一第一掺杂区于邻近该开口的一侧的该半导体层的一部分中；d.形成一绝缘层或一掺杂材料层于该开口中，其中该掺杂材料层具有相反于该第一导电类型的一第二导电类型；e.形成一栅极结构于该半导体层的一部分上，其中该栅极结构沿垂直于该第一方向的一第二方向延伸于该半导体层上；以及f.形成一第二掺杂区于该栅极结构的一第一侧的该半导体层的一部分内以及一第三掺杂区于相对于该栅极结构的该第一侧的一第二侧的该半导体层的一部分内，其中该第二掺杂区与该第三掺杂区具有该第二导电类型。

通过本发明提供的半导体装置及其制造方法，即使高电压金氧半导体场效晶体管在半导体装置中的尺寸微缩的情况下仍可有效维持半导体装置中的组件的表现。

附图说明

图1为一立体示意图，显示了依据本发明的一实施例的半导体装置。

图2为一剖面示意图，显示了沿图1内线段2-2的一剖面情形。

图3、图5、图8、图11为一系列上视示意图，显示了依据本发明的一实施例的半导体装置的制造方法。

图4为一剖面示意图，分别为沿图3内的线段4-4的半导体装置的制作情形。

图6为一剖面示意图，分别为沿图5内的线段6-6的半导体装置的制作情形。

图7为一剖面示意图，分别为沿图5内的线段7-7的半导体装置的制作情形。

图9为一剖面示意图，分别为沿图8内的线段9-9的半导体装置的制作情形。

图10为一剖面示意图，分别为沿图8内的线段10-10的半导体装置的制作情形。

图12为一剖面示意图，分别为沿图11内的线段12-12的半导体装置的制作情形。

图13为一立体示意图，显示了如图11-图12所示的一半导体装置。

图14、图17为一系列上视示意图，显示了依据本发明的另一实施例的半导体装置的制造方法。

图15为一剖面示意图，分别为沿图14内的线段15-15的半导体装置的制作情形。

图16为一剖面示意图，分别为沿图14内的线段16-16的半导体装置的制作情形。

图18为一剖面示意图，分别为沿图17内的线段18-18的半导体装置的制作情形。

图19为一立体示意图，显示了如图17-图18所示的半导体装置。

图20为一立体示意图，显示了依据本发明的一实施例的一种半导体装置。

图21为一立体示意图，显示了依据本发明的另一实施例的一种半导体装置。

图22、图24、图27、图30为一系列上视示意图，显示了依据本发明的又一实施例的半导体装置的制造方法。

图23为一剖面示意图，分别为沿图22内的线段23-23的半导体装置的制作情形。

图25为一剖面示意图，分别为沿图24内的线段25-25的半导体装置的制作情形。

图26为一剖面示意图，分别为沿图24内的线段26-26的半导体装置的制作情形。

图28为一剖面示意图，分别为沿图27内的线段28-28的半导体装置的制作情形。

图29为一剖面示意图，分别为沿图27内的线段29-29的半导体装置的制作情形。

图31为一剖面示意图，分别为沿图30内的线段31-31的半导体装置的制作情形。

图32为一立体示意图，显示了如图30-图31所示的一半导体装置。

图33为一立体示意图，显示了依据本发明的另一实施例的一种半导体装置。

主要元件符号说明

10～半导体装置                  12～绝缘层上覆半导体基板

14～主体半导体层                16～埋设绝缘层

18～半导体层                    20～超接面结构

22～掺杂区                      24～掺杂区

26～栅极结构                    28～掺杂区

30～掺杂区                      32～阱

34～掺杂区                      102～半导体基板

104～主体半导体层               106～埋设绝缘层

108～半导体层                   110～图案化掩膜层

112、112’、116、116’～开口    114、114’～离子注入工艺

118～掺杂区                     120～绝缘层

122、124、126～掺杂区           140～栅极介电层

142～栅极电极层                 150～掺杂材料层

300、300’、300’’、300’’’、400、400’～半导体装置

310～复合掺杂区                 320～掺杂区

330～超接面结构                 α～入射角

G～栅极结构

具体实施方式

为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合所附的图式，作详细说明如下。

请参照图1，显示了为依据本发明的一实施例的一种具有横向超接面结构(lateralsuper junction structure)的半导体装置10的一立体示意图。

在此，半导体装置10为本案发明人所知悉的一半导体装置且是作为一比较例之用，其绘示为一金氧半导体场效晶体管(MOSFET)，以说明本案发明人所发现的半导体装置10随着其尺寸微缩时所遭遇的驱动电流降低问题，且此处的半导体装置10的实施情形并非用于限定本发明的范畴。

如图1所示，半导体装置10包括一绝缘层上覆半导体(semiconductor on insulator，SOI)基板12，其包括一主体半导体层(bulk semiconductor layer)14以及依序形成于主体半导体层14上的一埋设绝缘层(buried insulating layer)16与一半导体层(semiconductor layer)18。主体半导体层14与半导体层18可包括如硅的半导体材料，埋设绝缘层16可包括如二氧化硅的绝缘材料，而半导体层18内则可包括如P型导电类型的第一导电类型的掺质。于半导体装置10中，半导体层18的一部分内形成有一超接面结构(super junction structure)20，其包括相邻且横向地交错设置的数个掺杂区22与24。这些掺杂区24为半导体层18的一部分，因而具有相同于半导体层18的第一导电特性，而这些掺杂区22则为包括相反于半导体层18的第一导电类型的第二导电类型(例如为N型导电类型)的掺质所形成的一掺杂区，其可采用如离子注入方式而形成于半导体层18的数个部分中。这些掺杂区22作为半导体装置10的漂移区(drift-region)之用。另外，于半导体层18的一部分上形成有一栅极结构(gatestructure)26，以及于栅极结构26的相对侧的半导体层18的一部分内则分别形成有相邻的两个掺杂区28与34以及一掺杂区30。掺杂区34为包括于相同于半导体层18的第一导电类型的一掺杂区，而掺杂区28与30为包括相反于半导体层18的第一导电类型的第二导电类型的掺杂区，以分别作为一源极区/漏极区之用。栅极结构26则沿图1上Y方向而延伸于半导体层18的一部分上且部分地覆盖了超接面结构20的这些掺杂区22与24。掺杂区30设置于掺杂区22与24的一部分内且为掺杂区22与24所环绕，而掺杂区28与34则设置于一阱32之内。此阱32为邻近掺杂区28与34的半导体层18的一部分且其为栅极结构26所部分覆盖。阱32具有相同于半导体层18的第一导电类型的掺质，且其底部接触了埋设绝缘层16的顶部，而设置于阱32内的掺杂区28与34则为阱32所环绕。

请参照图2，显示了沿图1内线段2-2的剖面示意图。如图2所示，基于包括交错设置的数个掺杂区22与24所形成的超接面结构20的使用，此半导体装置10便可适用于如功率半导体装置的高电压操作应用。

然而，由于这些掺杂区22针对所在区域的半导体层18的数个部分施行如离子注入与热扩散工艺等工艺所形成。因此，随着半导体装置10的尺寸微缩，半导体装置10的如表面积的组件尺寸亦随的微缩，因此用于形成这些掺杂区22的区域也将随的微缩。由于半导体装置10的驱动电流正比于位于半导体层18内的这些掺杂区22的截面积的总和，因此这些掺杂区22的区域的微缩恐将降低半导体装置10的驱动电流并增大半导体装置10的导通电阻。因此，若欲维持或提升半导体装置10的驱动电流以及维持或减少半导体装置10的导通电阻，则需要增大这些掺杂区22所占区域的表面积，此点需求则与半导体装置10的尺寸微缩情形相抵触。

因此，本发明提供了一种半导体装置及其制造方法，其内包括一超接面结构，且此半导体装置可随着组件尺寸微缩而维持或提高半导体装置的驱动电流以及维持或降低半导体装置的导通电阻。

请参照图3-图13的一系列示意图，以显示了依据本发明的一实施例的半导体装置的制造方法，其中图3、图5、图8、图11为一上视示意图，而图4、图6-图7、图9-图10、图12等图则分别显示了沿图3、图5、图8、图11内一特定线段的一剖面示意图，而图13则显示了图11-图12所示结构的一立体示意图，借以分别解说于半导体装置的制造方法的一中间阶段的制作情形。

请参照图3-图4，首先提供一半导体基板102，而图3显示了此半导体基板102的上视示意图，而图4则显示沿图3内的线段4-4的剖面示意图。

如图4所示，半导体基板102例如为一绝缘层上覆半导体(semiconductor oninsulator，SOI)基板，其包括一主体半导体层104以及依序形成于主体半导体层104上的一埋设绝缘层(buried insulating layer)106与一半导体层108。主体半导体层104与半导体层108可包括如硅的半导体材料，埋设绝缘层106可包括如二氧化硅的绝缘材料，而半导体层108内则可包括如P型导电类型或N型导电类型的第一导电类型的掺质。

请参照图5-图7，接着于半导体层108内形成平行且分隔的数个开口112/116，而这些开口112/116分别露出了埋设绝缘层106的一部分。图5显示了形成有数个开口112/116的半导体基板102的一上视示意图，而图6-图7则分别显示了沿图5内的线段6-6与线段7-7的剖面示意图。

如图5-图6所示，首先形成一图案化掩膜层110于半导体层108之上，而此图案化掩膜层110内形成有平行且分隔的数个开口112，这些开口112沿图5上的X方向延伸并分别露出半导体层108的一部分。在此，图案化掩膜层110可包括如阻剂的掩膜材料，故这些开口112可通过如微影与刻蚀等工艺(未显示)并搭配一适当掩膜(未显示)的使用而形成于图案化掩膜层110之内。接着，采用此图案化掩膜层110作为一刻蚀掩膜并施行一刻蚀工艺(未显示)，以去除为各开口112所露出的半导体层108的此部分，进而将开口112的图案转移至半导体层108内并于半导体层108内形成具有与开口112相同图案的数个开口116，而各开口116则露出了其下埋设绝缘层106的一部分。

接着，再以此图案化掩膜层110作为一注入掩膜以施行一离子注入工艺114，以注入具有相反于半导体层108的第一导电类型的第二导电类型的掺质(未显示)至邻近图5的X方向上的各开口116的一侧(例如为左右两侧其中之一，于图标中显示为右侧)处为图案化掩膜层110所覆盖的半导体层108的一部分内。于一实施例中，离子注入工艺114例如为采用一入射角α与一注入能量(未显示)的一斜角度离子注入工艺。此离子注入工艺114所使用的入射角α与注入能量则可视相关应用中所使用的半导体层108的厚度而适度调整，以注入期望的掺质浓度进入半导体层108内。另外，如图7所示，介于相邻两开口116之间的的半导体层108的一部分则因仍受到图案化掩膜层110的保护，因而不会受到离子注入工艺114内第二导电类型的掺质的注入，因而仍具有原来的第一导电类型。

请参照图8-图10，接着于邻近各开口116的半导体层108的一部分(在此显示为位于各开口116右侧的一部分)内形成一掺杂区118，以及接着于各开口116内形成一绝缘层120。图8显示了其内形成有数个掺杂区118与绝缘层120的半导体层108的一上视示意图，而图9-图10则分别显示了沿图8内线段9-9与线段10-10的一剖面示意图。

如图8-图9所示，于去除图5-图7内形成于半导体层108上的图案化掩膜层110之后，接着可施行一热扩散工艺(未显示)，例如一回火工艺，以分别将位于先前注入于邻近图5的X方向上的各开口116的一侧(例如为右侧)处为图案化掩膜层110所覆盖的半导体层108的一部分内的掺质扩散成为一掺杂区118，而此掺杂区118具有相反于半导体层108的第一导电类型的第二导电类型。如图8所示，此掺杂区118大体形成于邻近各开口116一侧(例如为右侧)的半导体层108的一部分内且具有如大体长方形的上视形状。接着，于半导体层108之上采用如沉积或旋转涂布的一工艺(未显示)以形成如氧化物或氮化物的一绝缘材料(未显示)并填满各开口116，并接着通过如化学机械研磨或回刻蚀的一平坦化工艺(未显示)以去除高于半导体层108表面的绝缘材料，进而于各开口116内形成一绝缘层120。于一实施例中，绝缘层120的顶面与半导体层108的顶面大体共平面。另外，如图10所示，则显示了设置于邻近开口116的一侧(例如为右侧)的半导体层108的一部分内的掺杂区118的剖面情形。

请参照图11-图13，接着于半导体层108内上形成一栅极结构G，以及于栅极结构G的一侧内的半导体层108的一部分内分别形成一掺杂区124与126，以及于栅极结构G的另一侧内的半导体层108的一部分内形成一掺杂区122。图11为一上视示意图，而图12则分别显示了沿图11内的线段12-12的一剖面示意图，而图13则显示了图11-图12所示结构的一立体示意图。

如图11所示，栅极结构G以及掺杂区122、124与126沿着图11上垂直于X方向的Y方向延伸而分别形成于半导体层108之上与之内。栅极结构G部分覆盖了半导体层108的一部分，而掺杂区124与126设置于邻近栅极结构G的一侧(例如为左侧)的半导体层108的一部分内，而掺杂区122形成于栅极结构G的另一侧(例如为右侧)的半导体层108的一部分内且设置于掺杂区118之上，如图12所示。另外，如图12所示，栅极结构G则包括依序设置于半导体层108上的栅极介电层140与栅极电极层142。

在此，如图11-图12中所示的栅极结构G内栅极介电层140与栅极电极层142以及掺杂区122、124与126的制作可采用传统高电压金氧半导体(high voltage MOS)工艺所形成，且栅极介电层140与栅极电极层142可采用传统高电压金氧半导体场效晶体管(MOSFET)的材料，故不在此详述其制作及其应用材料，而掺杂区122、124内可包括相反于半导体层108的第一导电类型的第二导电类型的掺质并可作为源极区/漏极区之用，而掺杂区126则可包括相同于半导体层108的第一导电类型的掺质，而包覆掺杂区124与126的半导体层108的一部分可作为具有第一导电类型的一阱之用。请参照图13，则显示了依据图11-图12所示的半导体装置的一立体示意图。

工艺至此，便大体完成了依据本发明的一实施例的半导体装置300的制作，其为包括一超接面结构330的一金氧半导体晶体管(MOS transistor)。此超接面结构330包括了由数个相分隔的大体长方形的掺杂区118以及设置分别邻近这些掺杂区118之间的半导体层108的一部分所组合而成。而第二导电类型的这些掺杂区118可作为半导体装置300的一漂移区(shift region)之用，因而使得半导体装置300具有可承受高击穿电压的电性表现。

于一实施例中，当图11-图13所示半导体装置300内的半导体层108具有如P型的第一导电类型时，则相关掺杂区中所包括的第二导电类型的掺质为N型掺质，因此所形成的半导体装置300为一P型金氧半导体晶体管(PMOS)。相反地，于另一实施例中，当图11-图12所示的半导体层108具有如N型的第一导电类型，则相关掺杂区中所包括的第二导电类型的掺质为P型掺质，因此所形成的金氧半导体装置300为一N型金氧半导体晶体管(NMOS)。

相较于图1-图2所示的半导体装置10，于如图11-图13所示半导体装置300中，则可依照半导体装置300的驱动电流、导通电阻、击穿电压等组件设计需求而适度减少或增加半导体层108及形成于其内的掺杂区118的厚度。如此，通过半导体层108及形成于其内的掺杂区118的厚度的增减情形，便可于不增大半导体装置300内的超接面结构330内相分隔的数个掺杂区118的表面积前提之下，透过增厚其内半导体层108及形成于其内的掺杂区118的厚度方式而增大这些掺杂区118于整体的半导体层108内的截面积的总和，从而增加半导体装置300的驱动电流并降低半导体装置300的导通电阻。另外，于半导体装置300的外侧的半导体层(例如为半导体层108)的一部分内亦可设置有环绕此半导体装置300的一深沟槽隔离组件(deep trench isolation，未显示)。此深沟槽隔离组件是由设置并穿透半导体层108的一部分且接触埋设绝缘层106的一绝缘材料所形成，例如为二氧化硅的绝缘材料。通过此深沟槽隔离组件(未显示)的设置，可降低外部噪声对于半导体装置300的干扰并可避免半导体装置300的闭锁(latch-up)效应的发生。

接着，请参照图14-图19的一系列示意图，以显示了依据本发明的另一实施例的半导体装置的制造方法，其中图14、图17为一上视示意图，而图15-图16、图18等则分别显示了沿图14、图17内特定线段的一剖面示意图，而图19则显示了图17-图18内所示结构的一立体示意图，借以分别解说于半导体装置的制造方法的一中间阶段的制作情形。在此，如图14-图19所示的实施例由修改如图3-图13所示实施例的制造方法所得到，且基于简化的目的，于图式中相同标号代表相同构件，且于下文中仅解说两个实施例之间的不同实施情形。

首先，参照前述图3-图7所示情形及所述操作情形，提供如图5-图7所示的结构(在此未显示)。请参照图14-图16，接着于邻近各开口116的半导体层108的一侧(例如为右侧)的一部分内形成一掺杂区118以及于各开口116内形成一掺杂材料层150。图14显示了其内形成有数个掺杂区118与掺杂材料层150的半导体层118的一上视示意图，而图15-图16则分别显示了沿图14内线段15-15与线段16-16的一剖面示意图。

图14-图15所示，于去除图5-图7内形成于半导体层108上的图案化掩膜层110之后，接着可施行一热扩散工艺(未显示)，例如一回火工艺，以分别将位于先前注入于邻近图5的X方向上的各开口116的一端(例如为右侧端)处为图案化掩膜层110所覆盖的半导体层108的一部分内为图案化掩膜层110所覆盖半导体层108的一部分内的掺质扩散成为一掺杂区118，而此掺杂区118具有相反于半导体层108的第一导电类型的第二导电类型。如图14所示，此掺杂区118大体设置于邻近各开口116的一侧边(显示为右侧)的半导体层108的一部分内且具有如大体长方形的一上视形状。接着，于半导体层108之上采用如沉积或外延成长的一工艺(未显示)以形成如经过第二导电类型的掺质所掺杂的掺杂多晶硅与掺杂硅的一掺杂材料(未显示)并填满各开口116，并接着通过如化学机械研磨或回刻蚀的一平坦化工艺(未显示)以去除高于半导体层108表面的掺杂材料，进而于各开口116内形成一掺杂材料层150。于一实施例中，掺杂材料层150的顶面与半导体层108的顶面大体共平面，且掺杂材料层150可于其形成时邻场地于其内掺杂第二导电类型的掺质。另外，如图16所示，则显示了设置于邻近开口116的一侧的半导体层108的的一部分内的掺杂区118的剖面情形。

请参照图17-图19，接着于半导体层108内上形成一栅极结构G，以及于栅极结构G的一侧内的半导体层108的一部分内分别形成一掺杂区124与126，以及于栅极结构G的另一侧内的半导体层108的一部分内形成一掺杂区122。图17为一上视示意图，而图18则分别显示了沿图17内的线段18-18的一剖面示意图，而图19则显示了图17-图18所示结构的一立体示意图。

如图17所示，栅极结构G以及掺杂区122、124与126沿着图17上垂直于X方向的Y方向延伸而分别形成于半导体层108之上与之内。栅极结构G部分覆盖了这些掺杂材料层150及其邻近的半导体层108的一部分，而掺杂区124与126设置于邻近栅极结构G的一侧(例如为左侧)的半导体层108的一部分内，而掺杂区122形成于栅极结构G的另一侧(例如为右侧)的半导体层108的一部分内且设置于掺杂区118的一部分上，如图18所示。另外，如图18所示，栅极结构G则包括依序设置于半导体层108上的栅极介电层140与栅极电极层142。

在此，如图17-图18中所示的栅极结构G内栅极介电层140与栅极电极层142以及掺杂区122、124与126的制作可采用传统高电压金氧半导体(high voltage MOS)工艺所形成，且栅极介电层140与栅极电极层142可采用传统高电压金氧半导体场效晶体管(MOSFET)的材料，故不在此详述其制作及其应用材料，而掺杂区122、124内可包括相反于半导体层108的第一导电类型的第二导电类型的掺质并可作为源极区/漏极区之用，而掺杂区126则可包括相同于半导体层108的第一导电类型的掺质，而包覆掺杂区124与126的半导体层108的一部分可作为具有第一导电类型的一阱之用。请参照图19，则显示了依据图17-图18所示的半导体装置的一立体示意图。

工艺至此，便大体完成了依据本发明的另一实施例的半导体装置300’的制作，其为包括一超接面结构330的一金氧半导体晶体管(MOS transistor)。此超接面结构330包括了由长方形的各大体掺杂区118及其邻近的掺杂材料层150所组合而成的分隔的第二导电类型的数个复合掺杂区310以及其邻近的半导体层108的一部分所形成的分隔的第一导电类型的数个掺杂区320。而大体长方形的各掺杂区118及其邻近的掺杂材料层150所组合而成的分隔的第二导电类型的这些复合掺杂区310可作为半导体装置300’的一漂移区(shift region)之用，因而使得半导体装置300’具有可承受高击穿电压的电性表现。

于一实施例中，当图17-图19所示半导体装置300’内的半导体层108具有如P型的第一导电类型时，则相关掺杂区中所包括的第二导电类型的掺质为N型掺质，因此所形成的半导体装置300’为一P型金氧半导体晶体管(PMOS)。相反地，于另一实施例中，当如图17-图19所示的半导体层108具有如N型的第一导电类型，则相关掺杂区中所包括的第二导电类型的掺质为P型掺质，因此所形成的金氧半导体装置300’为一N型金氧半导体晶体管(NMOS)。

相较于图1-图2所示的半导体装置10，于如图17-图19所示半导体装置300’中，则可依照半导体装置300’的驱动电流、导通电阻、击穿电压等组件设计需求而适度减少或增加半导体层108及形成于其内的复合掺杂区310的厚度。如此，通过半导体层108及形成于其内的复合掺杂区310的厚度的增减情形，便可于不增大半导体装置300’内的超接面结构330内相分隔的数个第二导电类型的复合掺杂区310的表面积前提之下，透过增厚其内半导体层108及形成于其内的掺杂区118与掺杂材料层150的厚度方式而增大此复合掺杂区310于整体半导体层内的截面积的总和，从而可增加半导体装置300’的驱动电流并降低半导体装置300’的导通电阻。另外，于半导体装置300’的外侧的半导体层(例如为半导体层108)的一部分内亦可设置有环绕此半导体装置300’的一深沟槽隔离组件(deep trench isolation，未显示)。此深沟槽隔离组件由设置并穿透半导体层108的一部分且接触埋设绝缘层106的一绝缘材料所形成，例如为二氧化硅的绝缘材料。通过此深沟槽隔离组件(未显示)的设置，可降低外部分噪声对于半导体装置300’的干扰并可避免半导体装置300’的闭锁(latch-up)效应的发生。

请参照图20-图21，分别显示了依据本发明的其他实施例的半导体装置的一立体示意图。图20-图21分别显示了一半导体装置300’’与300’’’，其由修改图13与图19所示的半导体装置300与300’所得到。如图20-图21所示，在此半导体装置300’’与300’’’形成于一块状半导体(bulk semiconductor)基板之上，而于图20-图21中此块状半导体基板标示为一半导体层108’，而非为如图13、图19中所示的绝缘层上覆半导体(SOI)基板102。除上述差异之外，图20-图21所示的其余构件则分别相同于图13、图19所示的构件的实施情形，并可采用如图3-图13以及图14-图19所示的制造方法于经过适度调整后所形成，故在此不再重复描述其工艺。于这些实施例中，掺杂区118、绝缘层120及掺杂材料层150仅形成于半导体层108’的一部分中，而包覆掺杂区124与126的半导体层108’的一部分则可作为具有第一导电类型的一阱之用，且图20-图21所示的半导体装置300’’与300’’’可具有相同于图13与19所示的半导体装置300与300’的技术功效。

接着，请参照图22-图32的一系列示意图，以显示了依据本发明的另一实施例的半导体装置的制造方法，其中图22、图24、图27、图30为一上视示意图，而图23、图25-图26、图28-图29、图31等图则分别显示了沿图22、图24、图27、图30内特定线段的一剖面示意图，而图32则分别显示了图30-图31的一立体示意图，借以分别显示于半导体装置的制造方法的一中间阶段的制作情形。在此，如图22-图32所示的实施例由修改如图3-图13所示实施例的制造方法所得到，且不同于图3-图13所示实施例的制造方法，于图22-32所示的半导体装置的制造方法中，绝缘层120及掺杂区118的制作于栅极结构G的形成后实施。然而，基于简化的目的，于图22-图32等图式中相同标号代表相同于图3-图13所示实施例的制造方法中的构件，且于下文中仅解说两个实施例之间的不同实施情形。

请参照图22-图23，首先提供一半导体基板102，并于半导体基板102的一部分上形成一栅极结构G。图22显示了此半导体基板102的上视示意图，而图23则显示沿图22内的线段23-23的剖面示意图。

如图22所示，半导体基板102例如为一绝缘层上覆半导体(semiconductor oninsulator，SOI)基板，其包括一主体半导体层104以及依序形成于主体半导体层104上的一埋设绝缘层(buried insulating layer)106与一半导体层108。主体半导体层104与半导体层108可包括如硅的半导体材料，埋设绝缘层106可包括如二氧化硅的绝缘材料，而半导体层108内则可包括如P型导电类型或N型导电类型的第一导电类型的掺质。而栅极结构G沿着图22上垂直于X方向的Y方向延伸而形成于半导体层108的一部分上。另外，如图23所示，栅极结构G则包括依序设置于半导体层108上的栅极介电层140与栅极电极层142。在此，如图22-图23中所示的栅极结构G内栅极介电层140与栅极电极层142的制作可采用传统高电压金氧半导体(high voltageMOS)工艺所形成，且栅极介电层140与栅极电极层142可采用传统高电压金氧半导体场效晶体管(MOSFET)的材料，故不在此详述其制作及其应用材料。

请参照图24-图26，接着于半导体层108内形成平行且分隔的数个开口112’/116’，而这些开口112’/116’分别露出了邻近栅极结构G的埋设绝缘层106的一部分。图24显示了形成有数个开口112’/116’的半导体基板102的一上视示意图，而图25-图26则分别显示了沿图24内的线段25-25与线段26-26的一剖面示意图。

如图24-图25所示，首先形成一图案化掩膜层110’于半导体层108与栅极结构G之上，而此图案化掩膜层110内形成有平行且分隔的数个开口112’，这些开口112’沿图24上的X方向延伸并分别露出邻近栅极结构G的半导体层108的一部分。在此，图案化掩膜层110’可包括如阻剂的掩膜材料，故这些开口112’可通过如微影与刻蚀等工艺(未显示)并搭配一适当掩膜(未显示)的使用而形成于图案化掩膜层110’之内。接着，采用此图案化掩膜层110’作为一刻蚀掩膜并施行一刻蚀工艺(未显示)，以去除为各开口112’所露出的半导体层108的此部分，进而将开口112’的图案转移至半导体层108内并于半导体层108内形成具有与开口112’相同图案的数个开口116’，而各开口116’则露出了其下埋设绝缘层106的一部分。

接着，再以此图案化掩膜层110’作为一注入掩膜以施行一离子注入工艺114’，以注入具有相反于半导体层108的第一导电类型的第二导电类型的掺质(未显示)至邻近图24的X方向上的各开口116’的一侧(例如为右侧)处为图案化掩膜层110’所覆盖的半导体层108的一部分内为图案化掩膜层110’所覆盖半导体层108的一部分内。于一实施例中，离子注入工艺114’例如为采用一入射角α与一注入能量(未显示)的一斜角度离子注入工艺。此离子注入工艺114’所使用的入射角α与注入能量则可视相关应用中所使用的半导体层108的厚度而适度调整，以注入期望的掺质浓度进入半导体层108内。另外，如图26所示，介于相邻两开口116’之间的的半导体层108的一部分则因仍受到图案化掩膜层110’的保护，因而不会受到离子注入工艺114’内第二导电类型的掺质的注入，因而仍具有原来的第一导电类型。

请参照图27-图29，接着于邻近各开口116’的半导体层108的数部分内形成一掺杂区118以及于各开口116’内形成一绝缘层120。图27显示了其内形成有数个掺杂区118与绝缘层120的半导体层108的一上视示意图，而图28-图29则分别显示了沿图27内线段28-28与线段29-29的一剖面示意图。

如图27-图28所示，于去除图24-图26内形成于半导体层108上的图案化掩膜层110’之后，接着可施行一热扩散工艺(未显示)，例如一回火工艺，以分别将位于先前注入于邻近图24的X方向上的各开口116’的一侧(例如为右侧)处为图案化掩膜层110’所覆盖的半导体层108的一部分内为图案化掩膜层110’所覆盖半导体层108的一部分内的掺质扩散成为一掺杂区118，而此掺杂区118具有相反于半导体层108的第一导电类型的第二导电类型。如图27所示，此掺杂区118大体形成于邻近各开口116’的一侧的半导体层108的一部分内且具有如大体长方形的一上视形状。接着，于半导体层108之上采用如沉积或旋转涂布的一工艺(未显示)以形成如氧化物或氮化物的一绝缘材料(未显示)并填满各开口116’，并接着通过如化学机械研磨或回刻蚀的一平坦化工艺(未显示)以去除高于半导体层108表面的绝缘材料，进而于各开口116’内形成一绝缘层120。于一实施例中，绝缘层120的顶面与半导体层108的顶面大体共平面。另外，如图29所示，则显示了设置于邻近开口116’的一侧的半导体层108的一部分内的掺杂区118的剖面情形。

请参照图30-图33，接着于栅极结构G的一侧内的半导体层108的一部分内分别形成一掺杂区124与126，以及于栅极结构G的另一侧内的半导体层108的一部分内形成一掺杂区122。图30为一上视示意图，而图31则分别显示了沿图30内的线段31-31的一剖面示意图，而图32则显示了图30-图31所示结构的一立体示意图。

如图30所示，掺杂区122、124与126沿着图30上垂直于X方向的Y方向延伸而分别形成于半导体层108的一部分内。掺杂区124与126设置于邻近栅极结构G的一侧(例如为左侧)的半导体层108的一部分内，而掺杂区122形成于栅极结构G的另一侧(例如为右侧)的半导体层108的一部分内且设置于掺杂区118的一部分上，如图31所示。

在此，如图30-图31中所示的掺杂区122、124与126的制作可采用传统高电压金氧半导体(high voltage MOS)工艺所形成，故不在此详述其制作，而掺杂区122、124内可包括相反于半导体层108的第一导电类型的第二导电类型的掺质并可作为源极区/漏极区之用，而掺杂区126则可包括相同于半导体层108的第一导电类型的掺质，而包覆掺杂区124与126的半导体层108的一部分可作为具有第一导电类型的一阱之用。请参照图32，则显示了依据图30-图31所示的半导体装置的为一立体示意图。

工艺至此，便大体完成了依据本发明的一实施例的半导体装置400的制作，其为包括一超接面结构330的一金氧半导体晶体管(MOS transistor)。此超接面结构330包括了由数个相分隔的掺杂区118以及设置分别邻近这些掺杂区118之间的半导体层108的一部分所组合而成。而第二导电类型的这些掺杂区118可作为半导体装置400的一漂移区(shift region)之用，因而使得半导体装置400具有可承受高击穿电压的电性表现。

于一实施例中，当图30-图32所示半导体装置400内的半导体层108具有如P型的第一导电类型时，则相关掺杂区中所包括的第二导电类型的掺质为N型掺质，因此所形成的半导体装置400为一P型金氧半导体晶体管(PMOS)。相反地，于另一实施例中，当图30-图32所示的半导体层108具有如N型的第一导电类型，则相关掺杂区中所包括的第二导电类型的掺质为P型掺质，因此所形成的金氧半导体装置400为一N型金氧半导体晶体管(NMOS)。

相较于图1-图2所示的半导体装置10，于如图30-图32所示半导体装置400中，则可依照半导体装置400的驱动电流、导通电阻、击穿电压等组件设计需求而适度减少或增加半导体层108及形成于其内的掺杂区118的厚度。如此，通过半导体层108及形成于其内的掺杂区118的厚度的增减情形，便可于不增大半导体装置400内的超接面结构330内相分隔的数个掺杂区118的表面积前提之下，透过增厚其内半导体层108及形成于其内的掺杂区118的厚度方式而增大其于整体半导体层内的截面积的总和，从而以增加半导体装置400的驱动电流并降低半导体装置400的导通电阻。另外，于半导体装置400的外侧的半导体层(例如为半导体层108)的一部分内亦可设置有环绕此半导体装置400的一深沟槽隔离组件(deep trench isolation，未显示)。此深沟槽隔离组件由设置并穿透半导体层108的一部分且接触埋设绝缘层106的一绝缘材料所形成，例如为二氧化硅的绝缘材料。通过此深沟槽隔离组件(未显示)的设置，可降低外部分噪声对于半导体装置400的干扰并可避免半导体装置300的闭锁(latch-up)效应的发生。

于另一实施例中，于图22-图32所示的制造方法中，可先不形成绝缘层120，而是于形成如图30-图32所示的结构之后，接着于图30-图32所示结构上形成覆盖栅极结构G与半导体层108的介电材质的一层间介电层(未显示)时同时将此层间介电层的介电材质填入于各开口116’中，进而采用填入于各开口116’中的介电材质作为此绝缘层120之用。

请参照图33，显示了依据本发明的另一实施例的半导体装置400’的立体示意图，其由修改图32所示的一半导体装置400所得到。如图33所示，在此半导体装置400’形成于一块状半导体(bulk semiconductor)基板之上，而于图33中此半导体基板标示为一半导体层108’，而非图32中所示的绝缘层上覆半导体(SOI)基板102。除上述差异之外，图33所示的其余构件则分别相同于图32所示的构件的实施情形，并可采用如图22-图33所示的制造方法于经过适度调整后所形成，故在此不再重复描述其工艺。于这些实施例中，掺杂区118及绝缘层120仅形成于半导体层108’的一部分中，而包覆掺杂区124与126的半导体层108’的一部分则可作为具有第一导电类型的一阱之用，且图33所示的半导体装置400’可具有相同于图32所示的半导体装置400的技术功效。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (20)

1.一种半导体装置，其特征在于，包括：

一半导体层，具有一第一导电类型；

多个第一掺杂区，沿一第一方向而平行且分隔地设置于所述半导体层的一部分中，其中所述第一掺杂区具有相反于该第一导电类型的一第二导电类型以及长方形的一上视形状；

一栅极结构，沿一第二方向而设置于该半导体层的一部分上；

一第二掺杂区，沿该第二方向而设置于该半导体层内并邻近该栅极结构的一第一侧，其中该第二掺杂区具有该第二导电类型，该栅极结构覆盖该第二掺杂区的一部分；以及

一第三掺杂区，沿该第二方向而设置于相对于该栅极结构第一侧的一第二侧的该半导体层内并邻近所述第一掺杂区，其中该第三掺杂区具有该第二导电类型。

2.如权利要求1所述的半导体装置，其特征在于，还包括：

一主体半导体层；以及

一埋设绝缘层，位于该主体半导体层上，其中该半导体层设置于该埋设绝缘层上。

3.如权利要求1所述的半导体装置，其特征在于，该第一导电类型为P型而该第二导电类型为N型。

4.如权利要求1所述的半导体装置，其特征在于，该第一导电类型为N型而该第二导电类型为P型。

5.如权利要求1所述的半导体装置，其特征在于，还包括一绝缘层，设置于该半导体层的数部分内且邻近所述第一掺杂区其中之一。

6.如权利要求1所述的半导体装置，其特征在于，还包括一掺杂材料层，设置于该半导体层的数部分内且邻近所述第一掺杂区其中之一。

7.如权利要求6所述的半导体装置，其特征在于，该掺杂材料层具有该第二导电类型。

8.如权利要求1所述的半导体装置，其特征在于，该第一方向垂直于该第二方向。

9.如权利要求1所述的半导体装置，其特征在于，所述第一掺杂区与其相邻的所述半导体层的一部分形成了一超接面结构。

10.一种半导体装置的制造方法，其特征在于，包括下列步骤：

a、提供一半导体层，具有一第一导电类型；

b、沿一第一方向分别形成一开口于该半导体层内的平行且分隔的数个部分内；

c、形成一第一掺杂区于邻近该开口的一侧的该半导体层的一部分中；

d、形成一绝缘层或一掺杂材料层于该开口中，其中该掺杂材料层具有相反于该第一导电类型的一第二导电类型；

e、形成一栅极结构于该半导体层的一部分上，其中该栅极结构沿垂直于该第一方向的一第二方向延伸于该半导体层上；以及

f、形成一第二掺杂区于该栅极结构的一第一侧的该半导体层的一部分内以及一第三掺杂区于相对于该栅极结构的该第一侧的一第二侧的该半导体层的一部分内，其中该第二掺杂区与该第三掺杂区具有该第二导电类型。

11.如权利要求10所述的半导体装置的制造方法，其特征在于，该半导体层为一块状半导体基板的一部分。

12.如权利要求10所述的半导体装置的制造方法，其特征在于，该半导体层为一绝缘层上覆半导体基板的一部分，而该绝缘层上覆半导体基板还包括一主体半导体层及位于该主体半导体层上的一埋设绝缘层，而该半导体层位于该埋设绝缘层上。

13.如权利要求10所述的半导体装置的制造方法，其特征在于，该第一导电类型为P型而该第二导电类型为N型。

14.如权利要求10所述的半导体装置的制造方法，其特征在于，该第一导电类型为N型而该第二导电类型为P型。

15.如权利要求10所述的半导体装置的制造方法，其特征在于，该第一掺杂区及其邻近的该半导体层的一部分形成了一超接面结构。

16.如权利要求10所述的半导体装置的制造方法，其特征在于，该步骤(e)与该步骤(f)是依序实施。

17.如权利要求10所述的半导体装置的制造方法，其特征在于，该步骤(e)早于该步骤(b)之前实施，而该步骤(f)晚于该步骤(d)之后实施。

18.如权利要求10所述的半导体装置的制造方法，其特征在于，步骤(d)晚于步骤(f)而实施，且于形成覆盖栅极结构与该第二掺杂区与第三掺杂区的一层间介电层时同时形成该绝缘层。

19.如权利要求10所述的半导体装置的制造方法，其特征在于，该第一掺杂区具有长方形的一上视形状。

20.如权利要求10所述的半导体装置的制造方法，其特征在于，该第一掺杂区是由一斜角度离子注入工艺所形成。