JPH07107919B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH07107919B2 JPH07107919B2 JP62111068A JP11106887A JPH07107919B2 JP H07107919 B2 JPH07107919 B2 JP H07107919B2 JP 62111068 A JP62111068 A JP 62111068A JP 11106887 A JP11106887 A JP 11106887A JP H07107919 B2 JPH07107919 B2 JP H07107919B2
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- JP
- Japan
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- mos transistor
- drain
- concentration
- impurity region
- gate
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は静電耐圧を高めた半導体集積回路に関するもの
である。
である。
従来の技術 近年半導体集積回路の高集積化は目覚ましいものであ
り、半導体集積回路内の回路素子の寸法は縮小，微細化
されている。例えば、実用化されている１メガビットダ
イナミックRAMで用いられているMOSトランジスタの最小
ゲート長はおよそ１μｍ程度である。このようなMOSト
ランジスタを実現するために種々の拡散は浅くなる。ま
た、ゲート直下のドレインエッジ近傍の強電界に起因す
るMOSトランジスタの耐圧低下を防ぐため、ドレインの
不純物濃度をゲート近傍で低くし、ドレインのゲート近
傍の電界強度を強める構造が取られている。
り、半導体集積回路内の回路素子の寸法は縮小，微細化
されている。例えば、実用化されている１メガビットダ
イナミックRAMで用いられているMOSトランジスタの最小
ゲート長はおよそ１μｍ程度である。このようなMOSト
ランジスタを実現するために種々の拡散は浅くなる。ま
た、ゲート直下のドレインエッジ近傍の強電界に起因す
るMOSトランジスタの耐圧低下を防ぐため、ドレインの
不純物濃度をゲート近傍で低くし、ドレインのゲート近
傍の電界強度を強める構造が取られている。
以下に従来の高集積された半導体集積回路で用いられる
MOSトランジスタの構成について説明する。第４図は、
ドレインの不純物濃度をゲート近傍で低くしたMOSトラ
ンジスタの断面図であり、１はゲート、２はゲート絶縁
膜、３はドレインの高濃度不純物領域、４はドレインの
低濃度不純物領域、５はソースの高濃度不純物領域、６
はソースの低濃度不純物領域、７はチャネル領域、８は
半導体基板である。
MOSトランジスタの構成について説明する。第４図は、
ドレインの不純物濃度をゲート近傍で低くしたMOSトラ
ンジスタの断面図であり、１はゲート、２はゲート絶縁
膜、３はドレインの高濃度不純物領域、４はドレインの
低濃度不純物領域、５はソースの高濃度不純物領域、６
はソースの低濃度不純物領域、７はチャネル領域、８は
半導体基板である。
第４図に示したMOSトランジスタのゲート近傍のドレイ
ンの低濃度不純物領域４の不純物濃度を低くすることに
より、ゲート１の直下のドレインエッジ近傍の電界集中
を緩和しドレイ耐圧を12〜15V以上に保つ。
ンの低濃度不純物領域４の不純物濃度を低くすることに
より、ゲート１の直下のドレインエッジ近傍の電界集中
を緩和しドレイ耐圧を12〜15V以上に保つ。
発明が解決しようとする問題点 上記従来例の場合、ゲート近傍のドレインの不純物濃度
を低くすることによって、ドレイン耐圧は高められてい
るが、一方、寸法微細化にともない、拡散が浅くなって
いるため、静電耐圧の低下が生じている。このような静
電耐圧の低下は、半導体集積回路の静電破壊を促し、半
導体集積回路を適用した装置の信頼性を著しく低下させ
るという問題点を持つ。
を低くすることによって、ドレイン耐圧は高められてい
るが、一方、寸法微細化にともない、拡散が浅くなって
いるため、静電耐圧の低下が生じている。このような静
電耐圧の低下は、半導体集積回路の静電破壊を促し、半
導体集積回路を適用した装置の信頼性を著しく低下させ
るという問題点を持つ。
本発明の目的は、半導体集積回路の集積度向上を損なう
ことなく、半導体集積回路の静電耐圧を向上させ得る半
導体集積回路の保護回路を得ることにある。
ことなく、半導体集積回路の静電耐圧を向上させ得る半
導体集積回路の保護回路を得ることにある。
問題点を解決するための手段 この目的を達成するために、本発明の半導体集積回路
は、ゲート近傍に低濃度不純物領域を持ち、コンタクト
領域に高濃度不純物領域を持つドレインを有する第１の
MOSトランジスタと、ゲート近傍に前記第１のMOSトラン
ジスタの前記低濃度不純物領域の不純物濃度より高く、
前記高濃度不純物領域の不純物濃度とは異なる不純物領
域を持ち、コンタクト領域に前記第１のMOSトランジス
タの前記高濃度不純物領域と同じ不純物濃度の高濃度不
純物領域を持つ第２のMOSトランジスタとを同一半導体
基板上に備えており、上記第２のMOSトランジスタが、
電源端子と接地間、入力信号端子と接地間、または電源
端子および入力信号端子の両者と接地間に接続される構
成を有する。
は、ゲート近傍に低濃度不純物領域を持ち、コンタクト
領域に高濃度不純物領域を持つドレインを有する第１の
MOSトランジスタと、ゲート近傍に前記第１のMOSトラン
ジスタの前記低濃度不純物領域の不純物濃度より高く、
前記高濃度不純物領域の不純物濃度とは異なる不純物領
域を持ち、コンタクト領域に前記第１のMOSトランジス
タの前記高濃度不純物領域と同じ不純物濃度の高濃度不
純物領域を持つ第２のMOSトランジスタとを同一半導体
基板上に備えており、上記第２のMOSトランジスタが、
電源端子と接地間、入力信号端子と接地間、または電源
端子および入力信号端子の両者と接地間に接続される構
成を有する。
作用 本発明によると、第１のMOSトランジスタは、ドレイン
耐圧を高めるためにドレインに低濃度不純物領域を有す
るが、第２のMOSトランジスタはゲート近傍のドレイン
の低濃度不純物領域の不純物濃度を高めることによっ
て、ドレイン耐圧を上記第１のMOSトランジスタに比べ
て低められている。
耐圧を高めるためにドレインに低濃度不純物領域を有す
るが、第２のMOSトランジスタはゲート近傍のドレイン
の低濃度不純物領域の不純物濃度を高めることによっ
て、ドレイン耐圧を上記第１のMOSトランジスタに比べ
て低められている。
上記第２のMOSトランジスタを、電源端子と接地間に接
続する。電源端子に静電気が印加された場合、電源端子
の電位が上記第２のMOSトランジスタのドレイン耐圧に
達すると、上記第２のMOSトランジスタが導通状態とな
り、電源端子の電位の上昇を抑えて上記第１のMOSトラ
ンジスタで形成された内部回路の静電破壊を防ぐ。上記
第２のMOSトランジスタの実効チャネル幅を充分に大き
くすることによって、上記第２のMOSトランジスタの静
電耐圧を充分に高くすることは可能であり、結果として
半導体集積回路の静電耐圧を向上させ得る。
続する。電源端子に静電気が印加された場合、電源端子
の電位が上記第２のMOSトランジスタのドレイン耐圧に
達すると、上記第２のMOSトランジスタが導通状態とな
り、電源端子の電位の上昇を抑えて上記第１のMOSトラ
ンジスタで形成された内部回路の静電破壊を防ぐ。上記
第２のMOSトランジスタの実効チャネル幅を充分に大き
くすることによって、上記第２のMOSトランジスタの静
電耐圧を充分に高くすることは可能であり、結果として
半導体集積回路の静電耐圧を向上させ得る。
入力信号端子と接地間に上記第２のMOSトランジスタを
接続した場合も、上に述べた電源端子と接地間に上記第
２のMOSトランジスタを接続した場合と同様の作用を
し、入力信号端子に印加された静電気は上記第２のMOS
トランジスタを通して放電し、入力信号端子の電位の上
昇が抑えられるので、内部回路は静電破壊されず、半導
体集積回路の耐圧を向上し得る。
接続した場合も、上に述べた電源端子と接地間に上記第
２のMOSトランジスタを接続した場合と同様の作用を
し、入力信号端子に印加された静電気は上記第２のMOS
トランジスタを通して放電し、入力信号端子の電位の上
昇が抑えられるので、内部回路は静電破壊されず、半導
体集積回路の耐圧を向上し得る。
実施例 以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の電源又は入力端子の保護回路に用いる
MOSトランジスタの断面図を示すものである。第１図に
おいて、１はMOSトランジスタのゲート、２はゲート絶
縁膜、３はドレインの高濃度不純物領域、４はドレイン
のゲート近傍での低濃度不純物領域、５はソースの高濃
度不純物領域、６はソースの低濃度不純物領域、７はチ
ャネル領域、８は半導体基板、９はレインの低濃度不純
物領域４にこれと同一導電型でこれよりも不純物濃度の
高い不純物拡散を行った領域である。第１図に示したMO
トランジスタのゲート近傍のドレインの不純物濃度は第
４図に示した従来のMOSトランジスタのゲート近傍のド
レインの低濃度不純物領域４に比べて高濃度とし、第１
図に示したMOSトランジスタのドレイン耐圧は、第４図
に示したMOSトランジスタのドレイン耐圧に比べて低く
されている。
MOSトランジスタの断面図を示すものである。第１図に
おいて、１はMOSトランジスタのゲート、２はゲート絶
縁膜、３はドレインの高濃度不純物領域、４はドレイン
のゲート近傍での低濃度不純物領域、５はソースの高濃
度不純物領域、６はソースの低濃度不純物領域、７はチ
ャネル領域、８は半導体基板、９はレインの低濃度不純
物領域４にこれと同一導電型でこれよりも不純物濃度の
高い不純物拡散を行った領域である。第１図に示したMO
トランジスタのゲート近傍のドレインの不純物濃度は第
４図に示した従来のMOSトランジスタのゲート近傍のド
レインの低濃度不純物領域４に比べて高濃度とし、第１
図に示したMOSトランジスタのドレイン耐圧は、第４図
に示したMOSトランジスタのドレイン耐圧に比べて低く
されている。
第２図に、第１図に示したMOSトランジスタを用いた電
源静電破壊保護回路の一例を示す。第２図は５トランジ
スタで構成したＮチャネルインバータ回路に、第１図に
示したMOSトランジスタ内蔵の入力保護回路を付加した
ものである。第２図において、Q1,Q2,Q3,Q4,Q5は、第４
図に示す、ゲート近傍のドレインの不純物濃度が低い構
造のMOSトランジスタ、C1は容量、Q6は第１図に示す、
ドレインのゲート近傍の不純物濃度がQ1〜Q5に比べて高
い、低ドレイン耐圧MOSトランジスタである。電源端子
に、静電気が印加された場合、MOSトランジスタQ1,Q3,Q
5,Q6の各ドレインに静電気がかかるが、MOSトランジス
タQ1,Q3,Q5に比べてMOSトランジスタQ6のドレイン耐圧
が低いため、まず同MOSトランジスタQ6が導通し、電源
端子の電位上昇を抑えて、MOSトランジスタQ1,Q3,Q5の
静電破壊を防ぐ。以上述べたように、電源と接地間に、
第１図に示すMOSトランジスタによって構成した保護回
路を接続することによって電源静電耐圧を向上させるこ
とができる。
源静電破壊保護回路の一例を示す。第２図は５トランジ
スタで構成したＮチャネルインバータ回路に、第１図に
示したMOSトランジスタ内蔵の入力保護回路を付加した
ものである。第２図において、Q1,Q2,Q3,Q4,Q5は、第４
図に示す、ゲート近傍のドレインの不純物濃度が低い構
造のMOSトランジスタ、C1は容量、Q6は第１図に示す、
ドレインのゲート近傍の不純物濃度がQ1〜Q5に比べて高
い、低ドレイン耐圧MOSトランジスタである。電源端子
に、静電気が印加された場合、MOSトランジスタQ1,Q3,Q
5,Q6の各ドレインに静電気がかかるが、MOSトランジス
タQ1,Q3,Q5に比べてMOSトランジスタQ6のドレイン耐圧
が低いため、まず同MOSトランジスタQ6が導通し、電源
端子の電位上昇を抑えて、MOSトランジスタQ1,Q3,Q5の
静電破壊を防ぐ。以上述べたように、電源と接地間に、
第１図に示すMOSトランジスタによって構成した保護回
路を接続することによって電源静電耐圧を向上させるこ
とができる。
さらに、第３図に、第１図に示したMOSトランジスタを
用いた入力静電破壊保護回路の一例を示す。Q7〜Q
15は、第４図に示すドレインのゲート近傍の不純物濃度
を低くしたMOSトランジスタ、C2は容量、Q16は第１図に
示すドレインのゲート近傍の不純物濃度がQ7〜Q15に比
べて高い、低ドレイン耐圧MOSトランジスタである。MOS
トランジスタQ7〜Q15は入力回路を構成する。入力信号
端子IN2は入力パッドに接続する。MOSトランジスタQ16
のゲートは接地される。入力信号端子IN2に静電気が印
加された場合、入力信号端子IN2の電位が上昇するが、M
OSトランジスタQ16が導通し、MOSトランジスタQ8,Q9,Q
12,Q13のゲートに高電圧がかかるのを防止する。第１図
に示すMOSトランジスタの領域９の不純物濃度をコント
ロールすることにより、ドレイン耐圧をコントロールす
ることができる。以上のように、第１図に示すMOSトラ
ンジスタによって構成した保護回路を接続することによ
り、入力回路の静電耐圧を向上させることができる。
用いた入力静電破壊保護回路の一例を示す。Q7〜Q
15は、第４図に示すドレインのゲート近傍の不純物濃度
を低くしたMOSトランジスタ、C2は容量、Q16は第１図に
示すドレインのゲート近傍の不純物濃度がQ7〜Q15に比
べて高い、低ドレイン耐圧MOSトランジスタである。MOS
トランジスタQ7〜Q15は入力回路を構成する。入力信号
端子IN2は入力パッドに接続する。MOSトランジスタQ16
のゲートは接地される。入力信号端子IN2に静電気が印
加された場合、入力信号端子IN2の電位が上昇するが、M
OSトランジスタQ16が導通し、MOSトランジスタQ8,Q9,Q
12,Q13のゲートに高電圧がかかるのを防止する。第１図
に示すMOSトランジスタの領域９の不純物濃度をコント
ロールすることにより、ドレイン耐圧をコントロールす
ることができる。以上のように、第１図に示すMOSトラ
ンジスタによって構成した保護回路を接続することによ
り、入力回路の静電耐圧を向上させることができる。
なお、第１図，第４図に示したMOSトランジスタのソー
スの低濃度不純物領域の有無については何等規定するも
のではない。また、第１図，第４図に示すMOSトランジ
スタの不純物拡散層の厚さの関係についても、何等規定
するものではない。また、第１図中の領域９を、半導体
集積回路の製造工程のどの工程で、どのような方法によ
って生成するかに関しても、制限はない。また第２図，
第３図に示す実施例はＮチャネルMOSトラジスタで構成
しているが、Ｐチャネル半導体集積回路、CMOS半導体集
積回路に適用してもよいことは当然である。
スの低濃度不純物領域の有無については何等規定するも
のではない。また、第１図，第４図に示すMOSトランジ
スタの不純物拡散層の厚さの関係についても、何等規定
するものではない。また、第１図中の領域９を、半導体
集積回路の製造工程のどの工程で、どのような方法によ
って生成するかに関しても、制限はない。また第２図，
第３図に示す実施例はＮチャネルMOSトラジスタで構成
しているが、Ｐチャネル半導体集積回路、CMOS半導体集
積回路に適用してもよいことは当然である。
発明の効果 本発明によれば、ゲート近傍に低濃度不純物領域を持つ
ドレインを有するMOSトランジスタを含む半導体集積回
路の電源あるいは入出力端子保護回路に、上記ドレイン
低濃度不純物領域の不純物濃度を高くし、ドレイン耐圧
を低くしたMOSトランジスタを適用することにより、高
静電耐圧半導体集積回路を実現することができる。
ドレインを有するMOSトランジスタを含む半導体集積回
路の電源あるいは入出力端子保護回路に、上記ドレイン
低濃度不純物領域の不純物濃度を高くし、ドレイン耐圧
を低くしたMOSトランジスタを適用することにより、高
静電耐圧半導体集積回路を実現することができる。
さらに、簡単な回路で保護回路を構成することが可能で
あり、高集積化を阻害せず、高集積化が要求される半導
体集積回路に適した静電破壊保護回路を提供することが
できる。
あり、高集積化を阻害せず、高集積化が要求される半導
体集積回路に適した静電破壊保護回路を提供することが
できる。
第１図は本発明実施例に用いられるMOSトランジスタの
断面図、第２図は本発明の一実施例における電源静電保
護回路図、第３図は本発明の一実施例における入力静電
破壊保護回路図、第４図は従来のMOSトランジスタの断
面図である。 １……ゲート、２……ゲート絶縁膜、３……ドレインの
高濃度不純物領域、４……ドレインの低濃度不純物領
域、５……ソースの高濃度不純物領域、６……ソースの
低濃度不純物領域、７……チャネル領域、８……半導体
基板、９……ドレインと同一導電型の領域、Q1〜Q5,Q7
〜Q15……第２図に示す構造のMOSトランジスタ、Q6,Q16
……第１図に示す構造のMOSトランジスタ、C1,C2……容
量、IN1,IN2……信号入力端子、OUT1,OUT2……出力。
断面図、第２図は本発明の一実施例における電源静電保
護回路図、第３図は本発明の一実施例における入力静電
破壊保護回路図、第４図は従来のMOSトランジスタの断
面図である。 １……ゲート、２……ゲート絶縁膜、３……ドレインの
高濃度不純物領域、４……ドレインの低濃度不純物領
域、５……ソースの高濃度不純物領域、６……ソースの
低濃度不純物領域、７……チャネル領域、８……半導体
基板、９……ドレインと同一導電型の領域、Q1〜Q5,Q7
〜Q15……第２図に示す構造のMOSトランジスタ、Q6,Q16
……第１図に示す構造のMOSトランジスタ、C1,C2……容
量、IN1,IN2……信号入力端子、OUT1,OUT2……出力。
Claims (1)
- 【請求項１】ゲート近傍に低濃度不純物領域を持ち、コ
ンタクト領域に高濃度不純物領域を持つドレインを有す
る第１のMOSトランジスタと、ゲート近傍に前記第１のM
OSトランジスタの前記低濃度不純物領域の不純物濃度よ
り高く、前記高濃度不純物領域の不純物濃度とは異なる
不純物領域を持ち、コンタクト領域に前記第１のMOSト
ランジスタの前記高濃度不純物領域と同じ不純物濃度の
高濃度不純物領域を持つ第２のMOSトランジスタとを同
一半導体基板上に備えることを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111068A JPH07107919B2 (ja) | 1987-05-07 | 1987-05-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111068A JPH07107919B2 (ja) | 1987-05-07 | 1987-05-07 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63275160A JPS63275160A (ja) | 1988-11-11 |
| JPH07107919B2 true JPH07107919B2 (ja) | 1995-11-15 |
Family
ID=14551573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62111068A Expired - Fee Related JPH07107919B2 (ja) | 1987-05-07 | 1987-05-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107919B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010010387A (ja) * | 2008-06-26 | 2010-01-14 | Mitsumi Electric Co Ltd | 半導体装置及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0695563B2 (ja) * | 1985-02-01 | 1994-11-24 | 株式会社日立製作所 | 半導体装置 |
| JPH0691206B2 (ja) * | 1984-12-28 | 1994-11-14 | 株式会社東芝 | 半導体装置 |
-
1987
- 1987-05-07 JP JP62111068A patent/JPH07107919B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63275160A (ja) | 1988-11-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |