JP2000299388A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 ＭＯＳトランジスタのゲート絶縁膜の厚さを
増加させることなく、ゲート絶縁膜に加わる電界ストレ
スを緩和し、信頼性を向上させることのできる半導体集
積回路装置を提供する。 【解決手段】 バイパスコンデンサとして動作する第１
導電型のＭＯＳトランジスタ１０のゲート電極６を第２
導電型の半導体層によって形成する。電源電圧線１１、
１２からＭＯＳトランジスタ１０に電圧が供給されたと
きに、半導体基板１に第１導電型のチャネル領域７が生
成されることにより、ゲート絶縁膜５の内部に生成され
る電界が弱められる。
増加させることなく、ゲート絶縁膜に加わる電界ストレ
スを緩和し、信頼性を向上させることのできる半導体集
積回路装置を提供する。 【解決手段】 バイパスコンデンサとして動作する第１
導電型のＭＯＳトランジスタ１０のゲート電極６を第２
導電型の半導体層によって形成する。電源電圧線１１、
１２からＭＯＳトランジスタ１０に電圧が供給されたと
きに、半導体基板１に第１導電型のチャネル領域７が生
成されることにより、ゲート絶縁膜５の内部に生成され
る電界が弱められる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、さらに言えば、金属−酸化物−半導体（Metal-
Oxide-Semiconductor、ＭＯＳ）型の電界効果トランジ
スタ（Field Effect Transistor、ＦＥＴ）（以下、Ｍ
ＯＳトランジスタという）を備えた半導体集積回路装置
に関する。
に関し、さらに言えば、金属−酸化物−半導体（Metal-
Oxide-Semiconductor、ＭＯＳ）型の電界効果トランジ
スタ（Field Effect Transistor、ＦＥＴ）（以下、Ｍ
ＯＳトランジスタという）を備えた半導体集積回路装置
に関する。
【０００２】
【従来の技術】一般に、ＭＯＳトランジスタを備えた半
導体集積回路装置では、正電源電圧および負電源電圧を
供給する一対の電源電圧線間に接続されたバイパスコン
デンサを備えている。このバイパスコンデンサは、高周
波における電源インピーダンスを低減して電源電圧を安
定させると共に、電源電圧に重畳されたノイズを抑制す
るものである。
導体集積回路装置では、正電源電圧および負電源電圧を
供給する一対の電源電圧線間に接続されたバイパスコン
デンサを備えている。このバイパスコンデンサは、高周
波における電源インピーダンスを低減して電源電圧を安
定させると共に、電源電圧に重畳されたノイズを抑制す
るものである。
【０００３】図８は、ＭＯＳトランジスタをバイパスコ
ンデンサとして用いた従来の半導体集積回路装置の一例
を示す。
ンデンサとして用いた従来の半導体集積回路装置の一例
を示す。
【０００４】図８の従来の半導体集積回路装置は、バイ
パスコンデンサとして動作するｎ型ＭＯＳトランジスタ
１１０が形成されたｐ型シリコン基板１０１を備えてい
る。この構成は、最も一般的に用いられているものであ
る。
パスコンデンサとして動作するｎ型ＭＯＳトランジスタ
１１０が形成されたｐ型シリコン基板１０１を備えてい
る。この構成は、最も一般的に用いられているものであ
る。
【０００５】シリコン基板１０１の表面領域には、ｎ+
型拡散層からなるソース・ドレイン領域１０３、１０４
が選択的に形成されている。シリコン基板１０１の表面
には酸化シリコンからなるゲート絶縁膜１０５が形成さ
れており、ゲート絶縁膜１０５がソース・ドレイン領域
１０３および１０４の間のシリコン基板１０１の表面を
覆っている。ゲート絶縁膜１０５の上には、ｎ型不純物
の導入されたポリシリコン層からなるゲート電極１０６
がゲート絶縁膜１０５と完全に重なるように形成されて
いる。それらのソース・ドレイン領域１０３、１０４、
ゲート絶縁膜１０５およびゲート電極１０６によりＭＯ
Ｓトランジスタ１１０が構成される。
型拡散層からなるソース・ドレイン領域１０３、１０４
が選択的に形成されている。シリコン基板１０１の表面
には酸化シリコンからなるゲート絶縁膜１０５が形成さ
れており、ゲート絶縁膜１０５がソース・ドレイン領域
１０３および１０４の間のシリコン基板１０１の表面を
覆っている。ゲート絶縁膜１０５の上には、ｎ型不純物
の導入されたポリシリコン層からなるゲート電極１０６
がゲート絶縁膜１０５と完全に重なるように形成されて
いる。それらのソース・ドレイン領域１０３、１０４、
ゲート絶縁膜１０５およびゲート電極１０６によりＭＯ
Ｓトランジスタ１１０が構成される。
【０００６】ゲート電極１０６は、配線層（図示せず）
を介して正の電源電圧線１１１（電源電圧：ＶDD）に電
気的に接続されている。ソース・ドレイン領域１０３お
よび１０４は、配線層（図示せず）を介して電気的に接
続され、さらに負の電源電圧線１１２（電源電圧：
ＶSS）に電気的に接続されている。
を介して正の電源電圧線１１１（電源電圧：ＶDD）に電
気的に接続されている。ソース・ドレイン領域１０３お
よび１０４は、配線層（図示せず）を介して電気的に接
続され、さらに負の電源電圧線１１２（電源電圧：
ＶSS）に電気的に接続されている。
【０００７】図８において、ゲート電極１０６には電源
電圧ＶDDが供給され、共通接続されたソース・ドレイン
領域１０３、１０４には電源電圧ＶSSが供給される。こ
のため、ソース・ドレイン領域１０３および１０４の間
のシリコン基板１０１の表面領域にはｎ型チャネル領域
１０７が生成される。そして、ソース・ドレイン領域１
０３、１０４およびｎ型チャネル領域１０７とゲート絶
縁膜１０５とゲート電極１０６とによりコンデンサが形
成されることになる。こうして、電源電圧線１１１およ
び１１２間に接続されたＭＯＳトランジスタ１１０はバ
イパスコンデンサとして動作する。
電圧ＶDDが供給され、共通接続されたソース・ドレイン
領域１０３、１０４には電源電圧ＶSSが供給される。こ
のため、ソース・ドレイン領域１０３および１０４の間
のシリコン基板１０１の表面領域にはｎ型チャネル領域
１０７が生成される。そして、ソース・ドレイン領域１
０３、１０４およびｎ型チャネル領域１０７とゲート絶
縁膜１０５とゲート電極１０６とによりコンデンサが形
成されることになる。こうして、電源電圧線１１１およ
び１１２間に接続されたＭＯＳトランジスタ１１０はバ
イパスコンデンサとして動作する。
【０００８】なお、実際には、シリコン基板１０１には
バイパスコンデンサとして動作するＭＯＳトランジスタ
１１０以外にも多数のＭＯＳトランジスタが形成されて
いる。しかし、ここでは説明を簡単にするため、バイパ
スコンデンサとして動作するＭＯＳトランジスタ１１０
についてのみ説明する。この点は以下の説明においても
同様である。
バイパスコンデンサとして動作するＭＯＳトランジスタ
１１０以外にも多数のＭＯＳトランジスタが形成されて
いる。しかし、ここでは説明を簡単にするため、バイパ
スコンデンサとして動作するＭＯＳトランジスタ１１０
についてのみ説明する。この点は以下の説明においても
同様である。
【０００９】図９は、ＭＯＳトランジスタ１１０のゲー
ト・ソース間電圧ＶGSとして ＶGS＝ＶDD−ＶSS を印加した場合に、ゲート電極１０６、ゲート絶縁膜１
０５およびチャネル領域１０７に生じるポテンシャルを
示す。横軸はシリコン基板１０１の表面に対して垂直な
方向、すなわちシリコン基板１０１の深さ方向の位置を
示し、縦軸は電子のポテンシャルエネルギーおよびそれ
に対応する電位を示す。
ト・ソース間電圧ＶGSとして ＶGS＝ＶDD−ＶSS を印加した場合に、ゲート電極１０６、ゲート絶縁膜１
０５およびチャネル領域１０７に生じるポテンシャルを
示す。横軸はシリコン基板１０１の表面に対して垂直な
方向、すなわちシリコン基板１０１の深さ方向の位置を
示し、縦軸は電子のポテンシャルエネルギーおよびそれ
に対応する電位を示す。
【００１０】図９において、ＥC1およびＥV1はゲート電
極１０６を形成するｎ型ポリシリコンの伝導帯および価
電子帯のポテンシャルエネルギー、ＥC2およびＥV2はｎ
型チャネルの伝導帯および価電子帯のポテンシャルエネ
ルギー、ＥGはバンドギャップエネルギーである。シリ
コンのバンドギャップエネルギーは常温において１.１
１ｅＶの値をとる。ΔＥはシリコン（シリコン基板１０
１およびゲート電極１０６）と酸化シリコン（ゲート絶
縁膜１０５）の接合部に生じるポテンシャル障壁であ
る。
極１０６を形成するｎ型ポリシリコンの伝導帯および価
電子帯のポテンシャルエネルギー、ＥC2およびＥV2はｎ
型チャネルの伝導帯および価電子帯のポテンシャルエネ
ルギー、ＥGはバンドギャップエネルギーである。シリ
コンのバンドギャップエネルギーは常温において１.１
１ｅＶの値をとる。ΔＥはシリコン（シリコン基板１０
１およびゲート電極１０６）と酸化シリコン（ゲート絶
縁膜１０５）の接合部に生じるポテンシャル障壁であ
る。
【００１１】なお、厳密には表面準位等の影響で、ポテ
ンシャル障壁ΔＥはゲート電極１０６側とｎ型チャネル
領域１０７側で異なる値をとるが、ここでは説明の簡便
化のため、同じ値であるものとする。この点は、以下の
説明においても同様である。
ンシャル障壁ΔＥはゲート電極１０６側とｎ型チャネル
領域１０７側で異なる値をとるが、ここでは説明の簡便
化のため、同じ値であるものとする。この点は、以下の
説明においても同様である。
【００１２】Ｅ0はゲート絶縁膜１０５の２つの表面
（すなわち、上面と下面）の間に生じるポテンシャル差
を示している。ＦＬ1、ＦＬ2はｎ型ポリシリコンおよび
ｎ型チャネルのフェルミ準位で、フェルミ準位ＦＬ1は
伝導帯ポテンシャルエネルギーＥC1に対して約０.０５
ｅＶ低い値、フェルミ準位ＦＬ2は伝導帯ポテンシャル
エネルギーＥC2に対して約０.１ｅＶ低い値をとる。ま
た、このフェルミ準位ＦＬ1およびＦＬ2は、ゲート電極
１０６およびソース・ドレイン領域１０３、１０４に印
加されている電圧に電子の電荷量ｅを乗じてポテンシャ
ル化した値にそれぞれ一致する。すなわち、フェルミ準
位ＦＬ1、ＦＬ2と電源電圧ＶDD、ＶSSとの間に次の数式
（１ａ）、（１ｂ）が成立する。
（すなわち、上面と下面）の間に生じるポテンシャル差
を示している。ＦＬ1、ＦＬ2はｎ型ポリシリコンおよび
ｎ型チャネルのフェルミ準位で、フェルミ準位ＦＬ1は
伝導帯ポテンシャルエネルギーＥC1に対して約０.０５
ｅＶ低い値、フェルミ準位ＦＬ2は伝導帯ポテンシャル
エネルギーＥC2に対して約０.１ｅＶ低い値をとる。ま
た、このフェルミ準位ＦＬ1およびＦＬ2は、ゲート電極
１０６およびソース・ドレイン領域１０３、１０４に印
加されている電圧に電子の電荷量ｅを乗じてポテンシャ
ル化した値にそれぞれ一致する。すなわち、フェルミ準
位ＦＬ1、ＦＬ2と電源電圧ＶDD、ＶSSとの間に次の数式
（１ａ）、（１ｂ）が成立する。
【００１３】 ＦＬ1＝ＶDD×ｅ （ｅＶ） （１ａ） ＦＬ2＝ＶSS×ｅ （ｅＶ） （１ｂ） ただし、ｅ＝−１．６０２×１０-19（Ｃ）である。
【００１４】よって、ポテンシャル差Ｅ0は、次の数式
（２）で与えられる。
（２）で与えられる。
【００１５】 Ｅ0＝ＦＬ2＋０．１＋ΔＥ −（ＦＬ1＋０．０５＋ΔＥ） （ｅＶ） （２）
【００１６】上記数式（１ａ）、（１ｂ）、（２）よ
り、次の数式（３）が導出される。
り、次の数式（３）が導出される。
【００１７】 Ｅ0／ｅ＝ＶSS−ＶDD−０．０５ （Ｖ） （３）
【００１８】したがって、電位差に換算したポテンシャ
ル差｜Ｅ0／ｅ｜は、次の数式（４）で与えられる。
ル差｜Ｅ0／ｅ｜は、次の数式（４）で与えられる。
【００１９】 ｜Ｅ0／ｅ｜＝ＶDD−ＶSS＋０．０５ （Ｖ） （４）
【００２０】上記数式（４）は、ゲート・ソース間電圧
ＶGSのほとんどがゲート絶縁膜１０５の上下面間に印加
されることを示している。
ＶGSのほとんどがゲート絶縁膜１０５の上下面間に印加
されることを示している。
【００２１】なお、ＭＯＳトランジスタをバイパスコン
デンサに用いた他の従来技術としては、特開平５−１９
８７４２号公報に開示された半導体集積回路装置があ
る。
デンサに用いた他の従来技術としては、特開平５−１９
８７４２号公報に開示された半導体集積回路装置があ
る。
【００２２】また、関連する他の従来技術が特開昭６１
−６１４３号公報、特開昭６２−１２３７３号公報およ
び特開平２−１８９９５１号公報にそれぞれ開示されて
いる。
−６１４３号公報、特開昭６２−１２３７３号公報およ
び特開平２−１８９９５１号公報にそれぞれ開示されて
いる。
【００２３】他方、半導体集積回路装置の中には、絶対
値の異なる２系統の電源電圧が供給されて動作するもの
がある。例えば、ＤＲＡＭ（Dynamic Random-Access Me
mory）を備えたＡＳＩＣ（Application Specific Integ
rated Circuit）場合、ＤＲＡＭ部分に３．３Ｖの電源
電圧が供給され、それ以外の部分に２．５Ｖの電源電圧
が供給される。他に、同一の回路基板上に実装される他
の半導体チップとの関係で、３．３Ｖおよび２．５Ｖの
電源電圧が供給される半導体集積回路装置もある。
値の異なる２系統の電源電圧が供給されて動作するもの
がある。例えば、ＤＲＡＭ（Dynamic Random-Access Me
mory）を備えたＡＳＩＣ（Application Specific Integ
rated Circuit）場合、ＤＲＡＭ部分に３．３Ｖの電源
電圧が供給され、それ以外の部分に２．５Ｖの電源電圧
が供給される。他に、同一の回路基板上に実装される他
の半導体チップとの関係で、３．３Ｖおよび２．５Ｖの
電源電圧が供給される半導体集積回路装置もある。
【００２４】このように、２系統の電源電圧が供給され
る半導体集積回路装置では、低電源電圧（すなわち、
２．５Ｖの電源電圧）が供給されるＭＯＳトランジスタ
のゲート電極をチャネル領域の導電型と同じ導電型のポ
リシリコン層で形成するのが一般的である。それは、低
いスレッショルド電圧が安定して得られるからである。
る半導体集積回路装置では、低電源電圧（すなわち、
２．５Ｖの電源電圧）が供給されるＭＯＳトランジスタ
のゲート電極をチャネル領域の導電型と同じ導電型のポ
リシリコン層で形成するのが一般的である。それは、低
いスレッショルド電圧が安定して得られるからである。
【００２５】
【発明が解決しようとする課題】図８の従来の半導体集
積回路装置では、上述したように、ゲート・ソース間電
圧ＶGSのほとんどがゲート絶縁膜１０５の上下面間に印
加される。このため、ゲート絶縁膜１０５は常に電界ス
トレスに曝されることになるので、バイパスコンデンサ
をとして動作するＭＯＳトランジスタ１１０の信頼性が
低下するという問題がある。
積回路装置では、上述したように、ゲート・ソース間電
圧ＶGSのほとんどがゲート絶縁膜１０５の上下面間に印
加される。このため、ゲート絶縁膜１０５は常に電界ス
トレスに曝されることになるので、バイパスコンデンサ
をとして動作するＭＯＳトランジスタ１１０の信頼性が
低下するという問題がある。
【００２６】この問題を回避するためには、ゲート絶縁
膜１０５の厚さを増して電界ストレスを緩和する方法が
一般的であるが、バイパスコンデンサとしての静電容量
はゲート絶縁膜１０５の厚さに反比例するので、ゲート
絶縁膜１０５を同一面積とした場合に得られる静電容量
が減少してしまう。このため、ゲート絶縁膜１０５の厚
さを増加できないという問題がある。
膜１０５の厚さを増して電界ストレスを緩和する方法が
一般的であるが、バイパスコンデンサとしての静電容量
はゲート絶縁膜１０５の厚さに反比例するので、ゲート
絶縁膜１０５を同一面積とした場合に得られる静電容量
が減少してしまう。このため、ゲート絶縁膜１０５の厚
さを増加できないという問題がある。
【００２７】他方、２系統の電源電圧が供給される半導
体集積回路装置では、高電源電圧（すなわち、３．３Ｖ
の電源電圧）の供給されるＭＯＳトランジスタの耐圧特
性を向上させる必要がある。この場合にもゲート絶縁膜
の厚さを増加すれば、ゲート絶縁膜に加わる電界ストレ
スが減少して耐圧特性は向上する。しかし、低電源電圧
の供給されるＭＯＳトランジスタのゲート絶縁膜の厚さ
を増加することは好ましくない。それは、ゲート絶縁膜
の厚さが増すとスレッショルド電圧の増加を招くからで
ある。
体集積回路装置では、高電源電圧（すなわち、３．３Ｖ
の電源電圧）の供給されるＭＯＳトランジスタの耐圧特
性を向上させる必要がある。この場合にもゲート絶縁膜
の厚さを増加すれば、ゲート絶縁膜に加わる電界ストレ
スが減少して耐圧特性は向上する。しかし、低電源電圧
の供給されるＭＯＳトランジスタのゲート絶縁膜の厚さ
を増加することは好ましくない。それは、ゲート絶縁膜
の厚さが増すとスレッショルド電圧の増加を招くからで
ある。
【００２８】したがって、高電源電圧の供給されるＭＯ
Ｓトランジスタのゲート絶縁膜のみを厚くする必要があ
る。この場合、厚さの異なる２種類のゲート絶縁膜を形
成しなけらばならないので、製造工程が複雑になり製造
コストが増加する。このため、ゲート絶縁膜の厚さを増
すことができず、所望の耐圧特性を得ることができない
ので、信頼性が低下するという問題がある。
Ｓトランジスタのゲート絶縁膜のみを厚くする必要があ
る。この場合、厚さの異なる２種類のゲート絶縁膜を形
成しなけらばならないので、製造工程が複雑になり製造
コストが増加する。このため、ゲート絶縁膜の厚さを増
すことができず、所望の耐圧特性を得ることができない
ので、信頼性が低下するという問題がある。
【００２９】そこで、本発明の目的は、ＭＯＳトランジ
スタのゲート絶縁膜の厚さを増加させることなく、ゲー
ト絶縁膜に加わる電界ストレスを緩和し、信頼性を向上
させることのできる半導体集積回路装置を提供すること
にある。
スタのゲート絶縁膜の厚さを増加させることなく、ゲー
ト絶縁膜に加わる電界ストレスを緩和し、信頼性を向上
させることのできる半導体集積回路装置を提供すること
にある。
【００３０】
【課題を解決するための手段】（１） 本発明の第１の
半導体集積回路装置は、ゲート電極が第１電源電圧線に
電気的に接続されると共に、一対のソース・ドレイン領
域のそれぞれが第２電源電圧線に電気的に接続されるこ
とによって、前記第１および第２の電源電圧線間のバイ
パスコンデンサとして動作する第１導電型のＭＯＳトラ
ンジスタを半導体基板に備えてなる半導体集積回路装置
であって、前記ゲート電極は前記半導体基板上にゲート
絶縁膜を介して形成されると共に、前記第１導電型とは
逆の極性を持つ第２導電型の半導体層からなり、前記第
１および第２の電源電圧線のそれぞれから前記ＭＯＳト
ランジスタに電圧が供給されたときに、前記半導体基板
に前記第１導電型のチャネル領域が生成されることによ
って前記ゲート絶縁膜内部の電界が弱められることを特
徴とする。
半導体集積回路装置は、ゲート電極が第１電源電圧線に
電気的に接続されると共に、一対のソース・ドレイン領
域のそれぞれが第２電源電圧線に電気的に接続されるこ
とによって、前記第１および第２の電源電圧線間のバイ
パスコンデンサとして動作する第１導電型のＭＯＳトラ
ンジスタを半導体基板に備えてなる半導体集積回路装置
であって、前記ゲート電極は前記半導体基板上にゲート
絶縁膜を介して形成されると共に、前記第１導電型とは
逆の極性を持つ第２導電型の半導体層からなり、前記第
１および第２の電源電圧線のそれぞれから前記ＭＯＳト
ランジスタに電圧が供給されたときに、前記半導体基板
に前記第１導電型のチャネル領域が生成されることによ
って前記ゲート絶縁膜内部の電界が弱められることを特
徴とする。
【００３１】（２） 本発明の第１の半導体集積回路装
置では、バイパスコンデンサとして動作する第１導電型
のＭＯＳトランジスタを半導体基板に備えており、その
ＭＯＳトランジスタのゲート電極を第２導電型の半導体
層により形成する。そして、第１および第２の電源電圧
線からＭＯＳトランジスタに電圧が供給されたときに
は、第２導電型のチャネル領域が生成される。生成され
たチャネル領域とゲート電極を形成する半導体層とは互
いに逆極性の導電型を持つため、チャネル領域のフェル
ミ準位と半導体層のフェルミ準位との間に生じるポテン
シャルの差によって半導体基板上のゲート絶縁膜の内部
の電界が弱められる。
置では、バイパスコンデンサとして動作する第１導電型
のＭＯＳトランジスタを半導体基板に備えており、その
ＭＯＳトランジスタのゲート電極を第２導電型の半導体
層により形成する。そして、第１および第２の電源電圧
線からＭＯＳトランジスタに電圧が供給されたときに
は、第２導電型のチャネル領域が生成される。生成され
たチャネル領域とゲート電極を形成する半導体層とは互
いに逆極性の導電型を持つため、チャネル領域のフェル
ミ準位と半導体層のフェルミ準位との間に生じるポテン
シャルの差によって半導体基板上のゲート絶縁膜の内部
の電界が弱められる。
【００３２】よって、ゲート絶縁膜の厚さを増加させな
くとも、ゲート絶縁膜に加わる電界ストレスを緩和する
ことが可能となり、信頼性を向上させることができる。
くとも、ゲート絶縁膜に加わる電界ストレスを緩和する
ことが可能となり、信頼性を向上させることができる。
【００３３】（３） 本発明の第１の半導体集積回路装
置の好ましい例では、前記チャネル領域が前記半導体基
板の表面領域に生成される。換言すれば、バイパスコン
デンサとして動作するＭＯＳトランジスタが表面チャネ
ル型のＭＯＳトランジスタからなる。この場合、ゲート
絶縁膜の内部の電界をより効果的に弱めることができ、
信頼性の向上が一層顕著になる利点がある。
置の好ましい例では、前記チャネル領域が前記半導体基
板の表面領域に生成される。換言すれば、バイパスコン
デンサとして動作するＭＯＳトランジスタが表面チャネ
ル型のＭＯＳトランジスタからなる。この場合、ゲート
絶縁膜の内部の電界をより効果的に弱めることができ、
信頼性の向上が一層顕著になる利点がある。
【００３４】（４） 本発明の第２の半導体集積回路装
置は、半導体基板の表面領域に形成された一対の第１ソ
ース・ドレイン領域と前記半導体基板上に第１ゲート絶
縁膜を介して形成された第１ゲート電極とにより構成さ
れる第１ＭＯＳトランジスタと、前記半導体基板の表面
領域に形成された一対の第２ソース・ドレイン領域と前
記半導体基板上に第２ゲート絶縁膜を介して形成された
第２ゲート電極とにより構成される第２ＭＯＳトランジ
スタとを備えてなり、前記第１ゲート電極は前記第１Ｍ
ＯＳトランジスタの導電型と同じ導電型を持つ半導体層
からなり、前記第２ゲート電極は前記第２ＭＯＳトラン
ジスタの導電型と逆極性の導電型を持つ半導体層からな
り、前記第１ＭＯＳトランジスタは第１電源電圧で駆動
され、前記第２ＭＯＳトランジスタは前記第１電源電圧
より高い第２電源電圧で駆動されることを特徴とする。
置は、半導体基板の表面領域に形成された一対の第１ソ
ース・ドレイン領域と前記半導体基板上に第１ゲート絶
縁膜を介して形成された第１ゲート電極とにより構成さ
れる第１ＭＯＳトランジスタと、前記半導体基板の表面
領域に形成された一対の第２ソース・ドレイン領域と前
記半導体基板上に第２ゲート絶縁膜を介して形成された
第２ゲート電極とにより構成される第２ＭＯＳトランジ
スタとを備えてなり、前記第１ゲート電極は前記第１Ｍ
ＯＳトランジスタの導電型と同じ導電型を持つ半導体層
からなり、前記第２ゲート電極は前記第２ＭＯＳトラン
ジスタの導電型と逆極性の導電型を持つ半導体層からな
り、前記第１ＭＯＳトランジスタは第１電源電圧で駆動
され、前記第２ＭＯＳトランジスタは前記第１電源電圧
より高い第２電源電圧で駆動されることを特徴とする。
【００３５】（５） 本発明の第２の半導体集積回路装
置では、第１ＭＯＳトランジスタを構成する第１ゲート
電極が第１ＭＯＳトランジスタと同じ導電型を持つ半導
体層によって形成され、第１ＭＯＳトランジスタを構成
する第１ゲート電極が第１ＭＯＳトランジスタと同じ導
電型を持つ半導体層によって形成される。そして、第１
ＭＯＳトランジスタは第１電源電圧で駆動され、第２Ｍ
ＯＳトランジスタは第１電源電圧より高い第２電源電圧
で駆動される。
置では、第１ＭＯＳトランジスタを構成する第１ゲート
電極が第１ＭＯＳトランジスタと同じ導電型を持つ半導
体層によって形成され、第１ＭＯＳトランジスタを構成
する第１ゲート電極が第１ＭＯＳトランジスタと同じ導
電型を持つ半導体層によって形成される。そして、第１
ＭＯＳトランジスタは第１電源電圧で駆動され、第２Ｍ
ＯＳトランジスタは第１電源電圧より高い第２電源電圧
で駆動される。
【００３６】よって、第２ＭＯＳトランジスタに対応し
て形成されるチャネル領域の導電型が第２ゲート電極を
形成する半導体層と逆極性の導電型となるため、チャネ
ル領域のフェルミ準位と半導体層のフェルミ準位との間
に生じるポテンシャルの差によって第２ゲート絶縁膜の
内部の電界が弱められる。したがって、第２ゲート絶縁
膜の厚さを増加させなくとも、第２ゲート絶縁膜に加わ
る電界ストレスを緩和することが可能となり、より高い
第２電源電圧で駆動される第２ＭＯＳトランジスタの信
頼性を向上させることができ、ひいては、当該半導体集
積回路装置の信頼性を向上させることができる。
て形成されるチャネル領域の導電型が第２ゲート電極を
形成する半導体層と逆極性の導電型となるため、チャネ
ル領域のフェルミ準位と半導体層のフェルミ準位との間
に生じるポテンシャルの差によって第２ゲート絶縁膜の
内部の電界が弱められる。したがって、第２ゲート絶縁
膜の厚さを増加させなくとも、第２ゲート絶縁膜に加わ
る電界ストレスを緩和することが可能となり、より高い
第２電源電圧で駆動される第２ＭＯＳトランジスタの信
頼性を向上させることができ、ひいては、当該半導体集
積回路装置の信頼性を向上させることができる。
【００３７】さらに、第１ＭＯＳトランジスタに対応し
て形成されるチャネル領域の導電型は、第１ゲート電極
を形成する半導体層の導電型と同じになる。このため、
第１ＭＯＳトランジスタが優れた短チャネル特性を持つ
ことが可能となる。
て形成されるチャネル領域の導電型は、第１ゲート電極
を形成する半導体層の導電型と同じになる。このため、
第１ＭＯＳトランジスタが優れた短チャネル特性を持つ
ことが可能となる。
【００３８】（６） 本発明の第２の半導体集積回路装
置の好ましい例では、前記第２ＭＯＳトランジスタが表
面チャネル型のＭＯＳトランジスタからなる。この場
合、第２ゲート絶縁膜の内部の電界をより効果的に弱め
ることができ、信頼性の向上が一層顕著になる利点があ
る。
置の好ましい例では、前記第２ＭＯＳトランジスタが表
面チャネル型のＭＯＳトランジスタからなる。この場
合、第２ゲート絶縁膜の内部の電界をより効果的に弱め
ることができ、信頼性の向上が一層顕著になる利点があ
る。
【００３９】（７） 本発明の第３の半導体集積回路装
置は、半導体基板の表面領域に形成された一対の第１ソ
ース・ドレイン領域と前記半導体基板上に第１ゲート絶
縁膜を介して形成された第１ゲート電極とにより構成さ
れる第１導電型の第１ＭＯＳトランジスタと、前記半導
体基板の表面領域に形成された一対の第２ソース・ドレ
イン領域と前記半導体基板上に第２ゲート絶縁膜を介し
て形成された第２ゲート電極とにより構成される、前記
第１導電型と逆の極性を持つ第２導電型の第２ＭＯＳト
ランジスタと、前記半導体基板の表面領域に形成された
一対の第３ソース・ドレイン領域と前記半導体基板上に
第３ゲート絶縁膜を介して形成された第３ゲート電極と
により構成される前記第１導電型の第３ＭＯＳトランジ
スタと、前記半導体基板の表面領域に形成された一対の
第４ソース・ドレイン領域と前記半導体基板上に第４ゲ
ート絶縁膜を介して形成された第４ゲート電極とにより
構成される前記第２導電型の第４ＭＯＳトランジスタと
を備えてなり、前記第１および第４のゲート電極のそれ
ぞれは前記第１導電型の半導体層からなり、前記第２お
よび第３のゲート電極のそれぞれは前記第２導電型の半
導体層からなり、前記第１および第２のＭＯＳトランジ
スタのそれぞれは第１電源電圧で駆動され、前記第３お
よび第４のＭＯＳトランジスタのそれぞれは前記第１電
源電圧より高い第２電源電圧で駆動されることを特徴と
する。
置は、半導体基板の表面領域に形成された一対の第１ソ
ース・ドレイン領域と前記半導体基板上に第１ゲート絶
縁膜を介して形成された第１ゲート電極とにより構成さ
れる第１導電型の第１ＭＯＳトランジスタと、前記半導
体基板の表面領域に形成された一対の第２ソース・ドレ
イン領域と前記半導体基板上に第２ゲート絶縁膜を介し
て形成された第２ゲート電極とにより構成される、前記
第１導電型と逆の極性を持つ第２導電型の第２ＭＯＳト
ランジスタと、前記半導体基板の表面領域に形成された
一対の第３ソース・ドレイン領域と前記半導体基板上に
第３ゲート絶縁膜を介して形成された第３ゲート電極と
により構成される前記第１導電型の第３ＭＯＳトランジ
スタと、前記半導体基板の表面領域に形成された一対の
第４ソース・ドレイン領域と前記半導体基板上に第４ゲ
ート絶縁膜を介して形成された第４ゲート電極とにより
構成される前記第２導電型の第４ＭＯＳトランジスタと
を備えてなり、前記第１および第４のゲート電極のそれ
ぞれは前記第１導電型の半導体層からなり、前記第２お
よび第３のゲート電極のそれぞれは前記第２導電型の半
導体層からなり、前記第１および第２のＭＯＳトランジ
スタのそれぞれは第１電源電圧で駆動され、前記第３お
よび第４のＭＯＳトランジスタのそれぞれは前記第１電
源電圧より高い第２電源電圧で駆動されることを特徴と
する。
【００４０】（８） 本発明の第３の半導体集積回路装
置では、第１導電型を持つ第１ＭＯＳトランジスタの第
１ゲート電極が第１導電型の半導体層によって形成さ
れ、第２導電型を持つ第２ＭＯＳトランジスタの第２ゲ
ート電極が第２導電型の半導体層によって形成される。
また、第１導電型を持つ第３ＭＯＳトランジスタの第３
ゲート電極が第２導電型を持つ半導体層によって形成さ
れ、第２導電型を持つ第４ＭＯＳトランジスタの第４ゲ
ート電極が第１導電型を持つ半導体層によって形成され
る。そして、第１および第２のＭＯＳトランジスタのそ
れぞれは第１電源電圧で駆動され、第３および第４のＭ
ＯＳトランジスタのそれぞれは第１電源電圧より高い第
２電源電圧で駆動される。
置では、第１導電型を持つ第１ＭＯＳトランジスタの第
１ゲート電極が第１導電型の半導体層によって形成さ
れ、第２導電型を持つ第２ＭＯＳトランジスタの第２ゲ
ート電極が第２導電型の半導体層によって形成される。
また、第１導電型を持つ第３ＭＯＳトランジスタの第３
ゲート電極が第２導電型を持つ半導体層によって形成さ
れ、第２導電型を持つ第４ＭＯＳトランジスタの第４ゲ
ート電極が第１導電型を持つ半導体層によって形成され
る。そして、第１および第２のＭＯＳトランジスタのそ
れぞれは第１電源電圧で駆動され、第３および第４のＭ
ＯＳトランジスタのそれぞれは第１電源電圧より高い第
２電源電圧で駆動される。
【００４１】よって、第３ＭＯＳトランジスタに対応し
て形成されるチャネル領域の導電型が第３ゲート電極を
形成する半導体層と逆極性の導電型となるため、チャネ
ル領域のフェルミ準位と半導体層のフェルミ準位との間
に生じるポテンシャルの差によって第３ゲート絶縁膜の
内部の電界が弱められる。同様に、第４ＭＯＳトランジ
スタに対応して形成されるチャネル領域の導電型が第４
ゲート電極を形成する半導体層と逆極性の導電型となる
ため、チャネル領域のフェルミ準位と半導体層のフェル
ミ準位との間に生じるポテンシャルの差によって第４ゲ
ート絶縁膜の内部の電界が弱められる。したがって、第
３および第４のゲート絶縁膜の厚さを増加させなくと
も、第３および第４のゲート絶縁膜に加わる電界ストレ
スを緩和することが可能となり、より高い第２電源電圧
で駆動される第３および第４のＭＯＳトランジスタの信
頼性を向上させることができ、ひいては、当該半導体集
積回路装置の信頼性を向上させることができる。
て形成されるチャネル領域の導電型が第３ゲート電極を
形成する半導体層と逆極性の導電型となるため、チャネ
ル領域のフェルミ準位と半導体層のフェルミ準位との間
に生じるポテンシャルの差によって第３ゲート絶縁膜の
内部の電界が弱められる。同様に、第４ＭＯＳトランジ
スタに対応して形成されるチャネル領域の導電型が第４
ゲート電極を形成する半導体層と逆極性の導電型となる
ため、チャネル領域のフェルミ準位と半導体層のフェル
ミ準位との間に生じるポテンシャルの差によって第４ゲ
ート絶縁膜の内部の電界が弱められる。したがって、第
３および第４のゲート絶縁膜の厚さを増加させなくと
も、第３および第４のゲート絶縁膜に加わる電界ストレ
スを緩和することが可能となり、より高い第２電源電圧
で駆動される第３および第４のＭＯＳトランジスタの信
頼性を向上させることができ、ひいては、当該半導体集
積回路装置の信頼性を向上させることができる。
【００４２】さらに、第１および第２のＭＯＳトランジ
スタのそれぞれに対応して形成されるチャネル領域のそ
れぞれの導電型は、第１および第２のゲート電極を形成
するそれぞれの半導体層の導電型と同じになる。このた
め、第１および第２のＭＯＳトランジスタが優れた短チ
ャネル特性を持つことが可能となる。
スタのそれぞれに対応して形成されるチャネル領域のそ
れぞれの導電型は、第１および第２のゲート電極を形成
するそれぞれの半導体層の導電型と同じになる。このた
め、第１および第２のＭＯＳトランジスタが優れた短チ
ャネル特性を持つことが可能となる。
【００４３】（９） 本発明の第３の半導体集積回路装
置の好ましい例では、前記第３および第４のＭＯＳトラ
ンジスタが表面チャネル型のＭＯＳトランジスタからな
る。この場合、第３および第４のゲート絶縁膜の内部の
電界をより効果的に弱めることができ、信頼性の向上が
一層顕著になる利点がある。
置の好ましい例では、前記第３および第４のＭＯＳトラ
ンジスタが表面チャネル型のＭＯＳトランジスタからな
る。この場合、第３および第４のゲート絶縁膜の内部の
電界をより効果的に弱めることができ、信頼性の向上が
一層顕著になる利点がある。
【００４４】
【発明の実施の形態】以下、この発明の好適な実施の形
態を添付図面を参照しながら具体的に説明する。
態を添付図面を参照しながら具体的に説明する。
【００４５】（第１実施形態）図１は、本発明の第１実
施形態の半導体集積回路装置を示す。
施形態の半導体集積回路装置を示す。
【００４６】図１の半導体集積回路装置は、バイパスコ
ンデンサとして動作するｐ型ＭＯＳトランジスタ１０が
形成されたｐ型シリコン基板１を備えている。
ンデンサとして動作するｐ型ＭＯＳトランジスタ１０が
形成されたｐ型シリコン基板１を備えている。
【００４７】シリコン基板１の表面領域には、ｎ型ウェ
ル２が選択的に形成されている。ｎ型ウェル２の表面領
域には、ｐ+型拡散層からなるソース・ドレイン領域
３、４が選択的に形成されている。ｎ型ウェル２の表面
には酸化シリコンからなるゲート絶縁膜５が形成されて
おり、ゲート絶縁膜５がソース・ドレイン領域３および
４の間のｎ型ウェル２の表面を覆っている。ゲート絶縁
膜５の上には、ｎ型不純物の導入されたポリシリコン層
からなるゲート電極６がゲート絶縁膜５と完全に重なる
ように形成されている。それらのソース・ドレイン領域
３、４、ゲート絶縁膜５およびゲート電極６により表面
チャネル型のＭＯＳトランジスタ１０が構成される。
ル２が選択的に形成されている。ｎ型ウェル２の表面領
域には、ｐ+型拡散層からなるソース・ドレイン領域
３、４が選択的に形成されている。ｎ型ウェル２の表面
には酸化シリコンからなるゲート絶縁膜５が形成されて
おり、ゲート絶縁膜５がソース・ドレイン領域３および
４の間のｎ型ウェル２の表面を覆っている。ゲート絶縁
膜５の上には、ｎ型不純物の導入されたポリシリコン層
からなるゲート電極６がゲート絶縁膜５と完全に重なる
ように形成されている。それらのソース・ドレイン領域
３、４、ゲート絶縁膜５およびゲート電極６により表面
チャネル型のＭＯＳトランジスタ１０が構成される。
【００４８】ゲート電極６は、配線層（図示せず）を介
して負の電源電圧線１２（電源電圧：ＶSS）に電気的に
接続されている。ソース・ドレイン領域３および４は、
配線層（図示せず）を介して電気的に接続され、さらに
正の電源電圧線１１（電源電圧：ＶDD）に電気的に接続
されている。
して負の電源電圧線１２（電源電圧：ＶSS）に電気的に
接続されている。ソース・ドレイン領域３および４は、
配線層（図示せず）を介して電気的に接続され、さらに
正の電源電圧線１１（電源電圧：ＶDD）に電気的に接続
されている。
【００４９】図１において、ゲート電極６には電源電圧
ＶSSが供給され、共通接続されたソース・ドレイン領域
３、４には電源電圧ＶDDが供給される。このため、ソー
ス・ドレイン領域３および４の間のｎ型ウェル２の表面
領域にはｐ型チャネル領域７が生成される。そして、ソ
ース・ドレイン領域３、４およびｐ型チャネル領域７と
ゲート絶縁膜５とゲート電極６とによりコンデンサが形
成されることになる。
ＶSSが供給され、共通接続されたソース・ドレイン領域
３、４には電源電圧ＶDDが供給される。このため、ソー
ス・ドレイン領域３および４の間のｎ型ウェル２の表面
領域にはｐ型チャネル領域７が生成される。そして、ソ
ース・ドレイン領域３、４およびｐ型チャネル領域７と
ゲート絶縁膜５とゲート電極６とによりコンデンサが形
成されることになる。
【００５０】図２は、図１のＭＯＳトランジスタ１０を
含んで構成される回路を示す。こうして、電源電圧線１
１および１２間に接続されたＭＯＳトランジスタ１０は
バイパスコンデンサとして動作する。
含んで構成される回路を示す。こうして、電源電圧線１
１および１２間に接続されたＭＯＳトランジスタ１０は
バイパスコンデンサとして動作する。
【００５１】次に、ＭＯＳトランジスタ１０のゲート絶
縁膜５に印加される電圧について説明する。
縁膜５に印加される電圧について説明する。
【００５２】図３は、ＭＯＳトランジスタ１０のゲート
・ソース間電圧ＶGSとして ＶGS＝ＶSS−ＶDD を印加した場合に、ゲート電極６、ゲート絶縁膜５およ
びチャネル領域７に生じるポテンシャルを示す。横軸は
シリコン基板１の表面に対して垂直な方向、すなわちシ
リコン基板１の深さ方向の位置を示し、縦軸は電子のポ
テンシャルエネルギーおよびそれに対応する電位を示
す。
・ソース間電圧ＶGSとして ＶGS＝ＶSS−ＶDD を印加した場合に、ゲート電極６、ゲート絶縁膜５およ
びチャネル領域７に生じるポテンシャルを示す。横軸は
シリコン基板１の表面に対して垂直な方向、すなわちシ
リコン基板１の深さ方向の位置を示し、縦軸は電子のポ
テンシャルエネルギーおよびそれに対応する電位を示
す。
【００５３】図３において、ＥC1およびＥV1はゲート電
極６を形成するｎ型ポリシリコンの伝導帯および価電子
帯のポテンシャルエネルギー、ＥC2およびＥV2はｐ型チ
ャネルの伝導帯および価電子帯のポテンシャルエネルギ
ー、ＥGはバンドギャップエネルギーである。シリコン
のバンドギャップエネルギーは常温において１.１１ｅ
Ｖの値をとる。ΔＥはシリコン（ｎ型ウェル２およびゲ
ート電極６）と酸化シリコン（ゲート絶縁膜５）の接合
部に生じるポテンシャル障壁である。
極６を形成するｎ型ポリシリコンの伝導帯および価電子
帯のポテンシャルエネルギー、ＥC2およびＥV2はｐ型チ
ャネルの伝導帯および価電子帯のポテンシャルエネルギ
ー、ＥGはバンドギャップエネルギーである。シリコン
のバンドギャップエネルギーは常温において１.１１ｅ
Ｖの値をとる。ΔＥはシリコン（ｎ型ウェル２およびゲ
ート電極６）と酸化シリコン（ゲート絶縁膜５）の接合
部に生じるポテンシャル障壁である。
【００５４】Ｅ0はゲート絶縁膜５の２つの表面（すな
わち、上面と下面）の間に生じるポテンシャル差を示し
ている。ＦＬ1、ＦＬ2はｎ型ポリシリコンおよびｐ型チ
ャネルのフェルミ準位で、フェルミ準位ＦＬ1は伝導帯
ポテンシャルエネルギーＥC1に対して約０.０５ｅＶ低
い値、フェルミ準位ＦＬ2は価電子帯ポテンシャルエネ
ルギーＥV2に対して約０.１ｅＶ高い値をとる。また、
このフェルミ準位ＦＬ1およびＦＬ2は、ゲート電極６お
よびソース・ドレイン領域３、４に印加されている電圧
に電子の電荷量ｅを乗じてポテンシャル化した値にそれ
ぞれ一致する。すなわち、フェルミ準位ＦＬ1、ＦＬ2と
電源電圧ＶSS、ＶDDとの間に次の数式（５ａ）、（５
ｂ）が成立する。
わち、上面と下面）の間に生じるポテンシャル差を示し
ている。ＦＬ1、ＦＬ2はｎ型ポリシリコンおよびｐ型チ
ャネルのフェルミ準位で、フェルミ準位ＦＬ1は伝導帯
ポテンシャルエネルギーＥC1に対して約０.０５ｅＶ低
い値、フェルミ準位ＦＬ2は価電子帯ポテンシャルエネ
ルギーＥV2に対して約０.１ｅＶ高い値をとる。また、
このフェルミ準位ＦＬ1およびＦＬ2は、ゲート電極６お
よびソース・ドレイン領域３、４に印加されている電圧
に電子の電荷量ｅを乗じてポテンシャル化した値にそれ
ぞれ一致する。すなわち、フェルミ準位ＦＬ1、ＦＬ2と
電源電圧ＶSS、ＶDDとの間に次の数式（５ａ）、（５
ｂ）が成立する。
【００５５】 ＦＬ1＝ＶSS×ｅ （ｅＶ） （５ａ） ＦＬ2＝ＶDD×ｅ （ｅＶ） （５ｂ） ただし、ｅ＝−１．６０２×１０-19（Ｃ）である。
【００５６】よって、ポテンシャル差Ｅ0は、次の数式
（６）で与えられる。
（６）で与えられる。
【００５７】 Ｅ0＝ＦＬ1＋０．０５＋ΔＥ −（ＦＬ2−０．１＋ＥG＋ΔＥ） （ｅＶ） （６）
【００５８】上記数式（５ａ）、（５ｂ）、（６）およ
びＥG＝１．１１（ｅＶ）より次の数式（７）が導出さ
れる。
びＥG＝１．１１（ｅＶ）より次の数式（７）が導出さ
れる。
【００５９】 Ｅ0／ｅ＝ＶSS−ＶDD＋０．９６ （ｅＶ） （７）
【００６０】したがって、電位差に換算したポテンシャ
ル差｜Ｅ0／ｅ｜は、次の数式（８）で与えられる。
ル差｜Ｅ0／ｅ｜は、次の数式（８）で与えられる。
【００６１】 ｜Ｅ0／ｅ｜＝ＶDD−ＶSS−０．９６ （Ｖ） （８）
【００６２】この数式（８）と上記数式（４）との比較
より、ゲート絶縁膜５の上下面間に印加される電圧が図
８の従来の半導体集積回路装置に対して約１Ｖ低下する
ことが分かる。これは、ｐ型チャネルのフェルミ準位と
ｎ型ポリシリコンのフェルミ準位との間に生じるポテン
シャル差（いわゆる、ビルトイン・ポテンシャル：buil
t-in potential）による。そして、ゲート絶縁膜５の上
下面間に印加される電圧が低下することにより、ゲート
絶縁膜５の内部に生じる電界が弱められる。
より、ゲート絶縁膜５の上下面間に印加される電圧が図
８の従来の半導体集積回路装置に対して約１Ｖ低下する
ことが分かる。これは、ｐ型チャネルのフェルミ準位と
ｎ型ポリシリコンのフェルミ準位との間に生じるポテン
シャル差（いわゆる、ビルトイン・ポテンシャル：buil
t-in potential）による。そして、ゲート絶縁膜５の上
下面間に印加される電圧が低下することにより、ゲート
絶縁膜５の内部に生じる電界が弱められる。
【００６３】上述したように、本発明の第１実施形態の
半導体集積回路装置では、ｐ型ＭＯＳトランジスタ１０
のゲート電極６をｎ型ポリシリコン層で形成することに
より、ゲート絶縁膜５の内部の電界が弱められる。この
ため、ゲート絶縁膜５の厚さを増加させなくとも、ゲー
ト絶縁膜５に加わる電界ストレスを緩和することが可能
となり、信頼性を向上させることができる。
半導体集積回路装置では、ｐ型ＭＯＳトランジスタ１０
のゲート電極６をｎ型ポリシリコン層で形成することに
より、ゲート絶縁膜５の内部の電界が弱められる。この
ため、ゲート絶縁膜５の厚さを増加させなくとも、ゲー
ト絶縁膜５に加わる電界ストレスを緩和することが可能
となり、信頼性を向上させることができる。
【００６４】なお、本発明の第１実施形態の半導体集積
回路装置において、ＭＯＳトランジスタ１０のゲート電
極６の接続される電源電圧線１２の電源電圧を「０
Ｖ」、すなわち接地電位とすることも勿論可能であり、
その場合にも同様の効果が得られる。
回路装置において、ＭＯＳトランジスタ１０のゲート電
極６の接続される電源電圧線１２の電源電圧を「０
Ｖ」、すなわち接地電位とすることも勿論可能であり、
その場合にも同様の効果が得られる。
【００６５】（第２実施形態）図４は、本発明の第２実
施形態の半導体集積回路装置を示す。
施形態の半導体集積回路装置を示す。
【００６６】図４の半導体集積回路装置は、バイパスコ
ンデンサとして動作するｎ型ＭＯＳトランジスタ３０が
形成されたｐ型シリコン基板１を備えている。
ンデンサとして動作するｎ型ＭＯＳトランジスタ３０が
形成されたｐ型シリコン基板１を備えている。
【００６７】シリコン基板１の表面領域には、ｎ+型拡
散層からなるソース・ドレイン領域２３、２４が選択的
に形成されている。シリコン基板１の表面には酸化シリ
コンからなるゲート絶縁膜２５が形成されており、ゲー
ト電極２５がソース・ドレイン領域２３および２４の間
のシリコン基板１の表面を覆っている。ゲート絶縁膜２
５の上には、ｐ型不純物の導入されたポリシリコン層か
らなるゲート電極２６がゲート絶縁膜２５と完全に重な
るように形成されている。それらのソース・ドレイン領
域２３、２４、ゲート絶縁膜２５およびゲート電極２６
により表面チャネル型のＭＯＳトランジスタ３０が構成
される。
散層からなるソース・ドレイン領域２３、２４が選択的
に形成されている。シリコン基板１の表面には酸化シリ
コンからなるゲート絶縁膜２５が形成されており、ゲー
ト電極２５がソース・ドレイン領域２３および２４の間
のシリコン基板１の表面を覆っている。ゲート絶縁膜２
５の上には、ｐ型不純物の導入されたポリシリコン層か
らなるゲート電極２６がゲート絶縁膜２５と完全に重な
るように形成されている。それらのソース・ドレイン領
域２３、２４、ゲート絶縁膜２５およびゲート電極２６
により表面チャネル型のＭＯＳトランジスタ３０が構成
される。
【００６８】ゲート電極２６は、配線層（図示せず）を
介して正の電源電圧線１１（電源電圧：ＶDD）に電気的
に接続されている。ソース・ドレイン領域２３および２
４は、配線層（図示せず）を介して電気的に接続され、
さらに負の電源電圧線１２（電源電圧：ＶSS）に電気的
に接続されている。
介して正の電源電圧線１１（電源電圧：ＶDD）に電気的
に接続されている。ソース・ドレイン領域２３および２
４は、配線層（図示せず）を介して電気的に接続され、
さらに負の電源電圧線１２（電源電圧：ＶSS）に電気的
に接続されている。
【００６９】図４において、ゲート電極２６には電源電
圧ＶDDが供給され、共通接続されたソース・ドレイン領
域２３、２４には電源電圧ＶSSが供給される。このた
め、ソース・ドレイン領域２３および２４の間のシリコ
ン基板１の表面領域にはｎ型チャネル領域２７が生成さ
れる。そして、ソース・ドレイン領域２３、２４および
ｎ型チャネル領域２７とゲート絶縁膜２５とゲート電極
２６とによりコンデンサが形成されることになる。
圧ＶDDが供給され、共通接続されたソース・ドレイン領
域２３、２４には電源電圧ＶSSが供給される。このた
め、ソース・ドレイン領域２３および２４の間のシリコ
ン基板１の表面領域にはｎ型チャネル領域２７が生成さ
れる。そして、ソース・ドレイン領域２３、２４および
ｎ型チャネル領域２７とゲート絶縁膜２５とゲート電極
２６とによりコンデンサが形成されることになる。
【００７０】図５は、図４のＭＯＳトランジスタ３０を
含んで構成される回路を示す。こうして、電源電圧線１
１および１２間に接続されたＭＯＳトランジスタ３０は
バイパスコンデンサとして動作する。
含んで構成される回路を示す。こうして、電源電圧線１
１および１２間に接続されたＭＯＳトランジスタ３０は
バイパスコンデンサとして動作する。
【００７１】次に、ＭＯＳトランジスタ３０のゲート絶
縁膜２５に印加される電圧について説明する。
縁膜２５に印加される電圧について説明する。
【００７２】図６は、ＭＯＳトランジスタ３０のゲート
・ソース間電圧ＶGSとして ＶGS＝ＶDD−ＶSS を印加した場合に、ゲート電極２６、ゲート絶縁膜２５
およびチャネル領域２７に生じるポテンシャルを示す。
・ソース間電圧ＶGSとして ＶGS＝ＶDD−ＶSS を印加した場合に、ゲート電極２６、ゲート絶縁膜２５
およびチャネル領域２７に生じるポテンシャルを示す。
【００７３】図６おいて、ＥC1およびＥV1はゲート電極
２６を形成するｐ型ポリシリコンの伝導帯および価電子
帯のポテンシャルエネルギー、ＥC2およびＥV2はｎ型チ
ャネルの伝導帯および価電子帯のポテンシャルエネルギ
ー、ＥGはバンドギャップエネルギーである。ΔＥはシ
リコン（シリコン基板１およびゲート電極２６）と酸化
シリコン（ゲート絶縁膜２５）の接合部に生じるポテン
シャル障壁である。
２６を形成するｐ型ポリシリコンの伝導帯および価電子
帯のポテンシャルエネルギー、ＥC2およびＥV2はｎ型チ
ャネルの伝導帯および価電子帯のポテンシャルエネルギ
ー、ＥGはバンドギャップエネルギーである。ΔＥはシ
リコン（シリコン基板１およびゲート電極２６）と酸化
シリコン（ゲート絶縁膜２５）の接合部に生じるポテン
シャル障壁である。
【００７４】Ｅ0はゲート絶縁膜５の２つの表面（すな
わち、上面と下面）の間に生じるポテンシャル差を示し
ている。ＦＬ1、ＦＬ2はｐ型ポリシリコンおよびｎ型チ
ャネルのフェルミ準位で、フェルミ準位ＦＬ1は価電子
帯ポテンシャルエネルギーＥV 1に対して約０.０５ｅＶ
高い値、フェルミ準位ＦＬ2は伝導帯ポテンシャルエネ
ルギーＥC2に対して約０.１ｅＶ低い値をとる。また、
このフェルミ準位ＦＬ1およびＦＬ2は、ゲート電極２６
およびソース・ドレイン領域２３、２４に印加されてい
る電圧に電子の電荷量ｅを乗じてポテンシャル化した値
にそれぞれ一致する。すなわち、フェルミ準位ＦＬ1、
ＦＬ2と電源電圧ＶDD、ＶSSとの間に次の数式（９
ａ）、（９ｂ）が成立する。
わち、上面と下面）の間に生じるポテンシャル差を示し
ている。ＦＬ1、ＦＬ2はｐ型ポリシリコンおよびｎ型チ
ャネルのフェルミ準位で、フェルミ準位ＦＬ1は価電子
帯ポテンシャルエネルギーＥV 1に対して約０.０５ｅＶ
高い値、フェルミ準位ＦＬ2は伝導帯ポテンシャルエネ
ルギーＥC2に対して約０.１ｅＶ低い値をとる。また、
このフェルミ準位ＦＬ1およびＦＬ2は、ゲート電極２６
およびソース・ドレイン領域２３、２４に印加されてい
る電圧に電子の電荷量ｅを乗じてポテンシャル化した値
にそれぞれ一致する。すなわち、フェルミ準位ＦＬ1、
ＦＬ2と電源電圧ＶDD、ＶSSとの間に次の数式（９
ａ）、（９ｂ）が成立する。
【００７５】 ＦＬ1＝ＶDD×ｅ （ｅＶ） （９ａ） ＦＬ2＝ＶSS×ｅ （ｅＶ） （９ｂ） ただし、ｅ＝−１．６０２×１０-19（Ｃ）である。
【００７６】よって、ポテンシャル差Ｅ0は、次の数式
（１０）で与えられる。
（１０）で与えられる。
【００７７】 Ｅ0＝ＦＬ2＋０．１＋ΔＥ −（ＦＬ1−０．０５＋ＥG＋ΔＥ） （ｅＶ） （１０）
【００７８】上記数式（９ａ）、（９ｂ）、（１０）お
よびＥG＝１．１１（ｅＶ）より次の数式（１１）が導
出される。
よびＥG＝１．１１（ｅＶ）より次の数式（１１）が導
出される。
【００７９】 Ｅ0／ｅ＝ＶSS−ＶDD＋０．９６ （ｅＶ） （１１）
【００８０】したがって、電位差に換算したポテンシャ
ル差、すなわち電位差｜Ｅ0／ｅ｜は、次の数式（１
２）で与えられる。
ル差、すなわち電位差｜Ｅ0／ｅ｜は、次の数式（１
２）で与えられる。
【００８１】 ｜Ｅ0／ｅ｜＝ＶDD−ＶSS−０．９６ （Ｖ） （１２）
【００８２】この数式（１２）と上記数式（４）との比
較より、ゲート絶縁膜２５の上下面間に印加される電圧
が図８の従来の半導体集積回路装置に対して約１Ｖ低下
することが分かる。これは、ｎ型チャネルのフェルミ準
位とｐ型ポリシリコンのフェルミ準位との間に生じるポ
テンシャル差（すなわち、ビルトイン・ポテンシャル）
による。そして、ゲート絶縁膜２５の上下面間に印加さ
れる電圧が低下することにより、ゲート絶縁膜２５の内
部に生じる電界が弱められる。
較より、ゲート絶縁膜２５の上下面間に印加される電圧
が図８の従来の半導体集積回路装置に対して約１Ｖ低下
することが分かる。これは、ｎ型チャネルのフェルミ準
位とｐ型ポリシリコンのフェルミ準位との間に生じるポ
テンシャル差（すなわち、ビルトイン・ポテンシャル）
による。そして、ゲート絶縁膜２５の上下面間に印加さ
れる電圧が低下することにより、ゲート絶縁膜２５の内
部に生じる電界が弱められる。
【００８３】上述したように、本発明の第２実施形態の
半導体集積回路装置では、ｎ型ＭＯＳトランジスタ３０
のゲート電極２６をｐ型ポリシリコン層で形成すること
により、ゲート絶縁膜２５の内部の電界が弱められる。
このため、ゲート絶縁膜２５の厚さを増加させなくと
も、ゲート絶縁膜に加わる電界ストレスを緩和すること
が可能となり、信頼性を向上させることができる。
半導体集積回路装置では、ｎ型ＭＯＳトランジスタ３０
のゲート電極２６をｐ型ポリシリコン層で形成すること
により、ゲート絶縁膜２５の内部の電界が弱められる。
このため、ゲート絶縁膜２５の厚さを増加させなくと
も、ゲート絶縁膜に加わる電界ストレスを緩和すること
が可能となり、信頼性を向上させることができる。
【００８４】なお、本発明の第２実施形態の半導体集積
回路装置において、ＭＯＳトランジスタ３０のソース・
ドレイン領域２３、２４の接続される電源電圧線１１の
電源電圧を「０Ｖ」、すなわち接地電位とすることも勿
論可能であり、その場合にも同様の効果が得られる。
回路装置において、ＭＯＳトランジスタ３０のソース・
ドレイン領域２３、２４の接続される電源電圧線１１の
電源電圧を「０Ｖ」、すなわち接地電位とすることも勿
論可能であり、その場合にも同様の効果が得られる。
【００８５】（第３実施形態）図７は、本発明の第３実
施形態の半導体集積回路装置を示す。
施形態の半導体集積回路装置を示す。
【００８６】図７の半導体集積回路装置は、それぞれＣ
ＭＯＳ（Complementary MOS：相補型ＭＯＳ）型の回路
構成からなる低電圧回路形成部６５および高耐圧回路形
成部６６を有するｐ型シリコン基板４１を備えている。
ＭＯＳ（Complementary MOS：相補型ＭＯＳ）型の回路
構成からなる低電圧回路形成部６５および高耐圧回路形
成部６６を有するｐ型シリコン基板４１を備えている。
【００８７】低電圧回路形成部６５において、シリコン
基板４１の表面領域にはｎ型ウェル４２Ａが形成されて
いる。シリコン基板４１の表面には酸化シリコンからな
るフィールド絶縁膜４８Ａが形成されており、フィール
ド絶縁膜４８Ａからｎ型ウェル４２Ａとシリコン基板４
１の表面が露出している。
基板４１の表面領域にはｎ型ウェル４２Ａが形成されて
いる。シリコン基板４１の表面には酸化シリコンからな
るフィールド絶縁膜４８Ａが形成されており、フィール
ド絶縁膜４８Ａからｎ型ウェル４２Ａとシリコン基板４
１の表面が露出している。
【００８８】フィールド絶縁膜４８Ａから露出するｎ型
ウェル４２Ａの表面領域には、ｐ+型拡散層からなるソ
ース・ドレイン領域４３Ａ、４４Ａが選択的に形成され
ている。フィールド絶縁膜４８Ａから露出するｎ型ウェ
ル４２Ａの表面には酸化シリコンからなるゲート絶縁膜
４５Ａが形成されており、ゲート絶縁膜４５Ａがソース
・ドレイン領域４３Ａおよび４４Ａの間のｎ型ウェル４
２Ａの表面を覆っている。ゲート絶縁膜４５Ａの上に
は、ｐ型不純物の導入されたポリシリコン層からなるゲ
ート電極４６Ａがゲート絶縁膜４５Ａと完全に重なるよ
うに形成されている。それらのソース・ドレイン領域４
３Ａ、４４Ａ、ゲート絶縁膜４５Ａおよびゲート電極４
６Ａにより表面チャネル型のｐ型ＭＯＳトランジスタ６
１Ａが構成される。
ウェル４２Ａの表面領域には、ｐ+型拡散層からなるソ
ース・ドレイン領域４３Ａ、４４Ａが選択的に形成され
ている。フィールド絶縁膜４８Ａから露出するｎ型ウェ
ル４２Ａの表面には酸化シリコンからなるゲート絶縁膜
４５Ａが形成されており、ゲート絶縁膜４５Ａがソース
・ドレイン領域４３Ａおよび４４Ａの間のｎ型ウェル４
２Ａの表面を覆っている。ゲート絶縁膜４５Ａの上に
は、ｐ型不純物の導入されたポリシリコン層からなるゲ
ート電極４６Ａがゲート絶縁膜４５Ａと完全に重なるよ
うに形成されている。それらのソース・ドレイン領域４
３Ａ、４４Ａ、ゲート絶縁膜４５Ａおよびゲート電極４
６Ａにより表面チャネル型のｐ型ＭＯＳトランジスタ６
１Ａが構成される。
【００８９】フィールド絶縁膜４８Ａから露出するシリ
コン基板４１の表面領域には、ｎ+型拡散層からなるソ
ース・ドレイン領域５３Ａ、５４Ａが選択的に形成され
ている。フィールド絶縁膜４８Ａから露出するシリコン
基板４１の表面には酸化シリコンからなるゲート絶縁膜
５５Ａが形成されており、ゲート絶縁膜５５Ａがソース
・ドレイン領域５３Ａおよび５４Ａの間のシリコン基板
４１の表面を覆っている。ゲート絶縁膜５５Ａの上に
は、ｎ型不純物の導入されたポリシリコン層からなるゲ
ート電極５６Ａがゲート絶縁膜５５Ａと完全に重なるよ
うに形成されている。それらのソース・ドレイン領域５
３Ａ、５４Ａ、ゲート絶縁膜５５Ａおよびゲート電極５
６Ａにより表面チャネル型のｎ型ＭＯＳトランジスタ６
２Ａが構成される。
コン基板４１の表面領域には、ｎ+型拡散層からなるソ
ース・ドレイン領域５３Ａ、５４Ａが選択的に形成され
ている。フィールド絶縁膜４８Ａから露出するシリコン
基板４１の表面には酸化シリコンからなるゲート絶縁膜
５５Ａが形成されており、ゲート絶縁膜５５Ａがソース
・ドレイン領域５３Ａおよび５４Ａの間のシリコン基板
４１の表面を覆っている。ゲート絶縁膜５５Ａの上に
は、ｎ型不純物の導入されたポリシリコン層からなるゲ
ート電極５６Ａがゲート絶縁膜５５Ａと完全に重なるよ
うに形成されている。それらのソース・ドレイン領域５
３Ａ、５４Ａ、ゲート絶縁膜５５Ａおよびゲート電極５
６Ａにより表面チャネル型のｎ型ＭＯＳトランジスタ６
２Ａが構成される。
【００９０】低電圧回路形成部６５には第１電源電圧
（例えば、２．５Ｖの電源電圧）が供給されており、Ｍ
ＯＳトランジスタ６１Ａ、６２Ａは第１電源電圧で駆動
されて動作する。ＭＯＳトランジスタ６１Ａの動作時に
は、ソース・ドレイン領域４３Ａおよび４４Ａの間のｎ
型ウェル４２Ａの表面領域にはｐ型チャネル領域４７Ａ
が生成される。生成されるチャネル領域４７Ａは、ゲー
ト電極４６Ａを形成する半導体層と同じ導電型を持つ。
このため、ＭＯＳトランジスタ６１Ａは優れた短チャネ
ル特性を有する。
（例えば、２．５Ｖの電源電圧）が供給されており、Ｍ
ＯＳトランジスタ６１Ａ、６２Ａは第１電源電圧で駆動
されて動作する。ＭＯＳトランジスタ６１Ａの動作時に
は、ソース・ドレイン領域４３Ａおよび４４Ａの間のｎ
型ウェル４２Ａの表面領域にはｐ型チャネル領域４７Ａ
が生成される。生成されるチャネル領域４７Ａは、ゲー
ト電極４６Ａを形成する半導体層と同じ導電型を持つ。
このため、ＭＯＳトランジスタ６１Ａは優れた短チャネ
ル特性を有する。
【００９１】また、ＭＯＳトランジスタ６２Ａの動作時
には、ソース・ドレイン領域５３Ａおよび５４Ａの間の
シリコン基板４１の表面領域にはｎ型チャネル領域５７
Ａが生成される。生成されるチャネル領域５７Ａは、ゲ
ート電極５６Ａを形成する半導体層と同じ導電型を持
つ。このため、ＭＯＳトランジスタ６２Ａは優れた短チ
ャネル特性を有する。
には、ソース・ドレイン領域５３Ａおよび５４Ａの間の
シリコン基板４１の表面領域にはｎ型チャネル領域５７
Ａが生成される。生成されるチャネル領域５７Ａは、ゲ
ート電極５６Ａを形成する半導体層と同じ導電型を持
つ。このため、ＭＯＳトランジスタ６２Ａは優れた短チ
ャネル特性を有する。
【００９２】他方、高耐圧回路形成部６６において、シ
リコン基板４１の表面領域にはｎ型ウェル４２Ｂが形成
されている。シリコン基板４１の表面には酸化シリコン
からなるフィールド絶縁膜４８Ｂが形成されており、フ
ィールド絶縁膜４８Ｂからｎ型ウェル４２Ｂとシリコン
基板４１の表面が露出している。
リコン基板４１の表面領域にはｎ型ウェル４２Ｂが形成
されている。シリコン基板４１の表面には酸化シリコン
からなるフィールド絶縁膜４８Ｂが形成されており、フ
ィールド絶縁膜４８Ｂからｎ型ウェル４２Ｂとシリコン
基板４１の表面が露出している。
【００９３】フィールド絶縁膜４８Ｂから露出するｎ型
ウェル４２Ｂの表面領域には、ｐ+型拡散層からなるソ
ース・ドレイン領域４３Ｂ、４４Ｂが選択的に形成され
ている。フィールド絶縁膜４８Ｂから露出するｎ型ウェ
ル４２Ｂの表面には酸化シリコンからなるゲート絶縁膜
４５Ｂが形成されており、ゲート絶縁膜４５Ｂがソース
・ドレイン領域４３Ｂおよび４４Ｂの間のｎ型ウェル４
２Ｂの表面を覆っている。ゲート絶縁膜４５Ｂの上に
は、ｎ型不純物の導入されたポリシリコン層からなるゲ
ート電極４６Ｂがゲート絶縁膜４５Ｂと完全に重なるよ
うに形成されている。それらのソース・ドレイン領域４
３Ｂ、４４Ｂ、ゲート絶縁膜４５Ｂおよびゲート電極４
６Ｂにより表面チャネル型のｐ型ＭＯＳトランジスタ６
１Ｂが構成される。
ウェル４２Ｂの表面領域には、ｐ+型拡散層からなるソ
ース・ドレイン領域４３Ｂ、４４Ｂが選択的に形成され
ている。フィールド絶縁膜４８Ｂから露出するｎ型ウェ
ル４２Ｂの表面には酸化シリコンからなるゲート絶縁膜
４５Ｂが形成されており、ゲート絶縁膜４５Ｂがソース
・ドレイン領域４３Ｂおよび４４Ｂの間のｎ型ウェル４
２Ｂの表面を覆っている。ゲート絶縁膜４５Ｂの上に
は、ｎ型不純物の導入されたポリシリコン層からなるゲ
ート電極４６Ｂがゲート絶縁膜４５Ｂと完全に重なるよ
うに形成されている。それらのソース・ドレイン領域４
３Ｂ、４４Ｂ、ゲート絶縁膜４５Ｂおよびゲート電極４
６Ｂにより表面チャネル型のｐ型ＭＯＳトランジスタ６
１Ｂが構成される。
【００９４】フィールド絶縁膜４８Ｂから露出するシリ
コン基板４１の表面領域には、ｎ+型拡散層からなるソ
ース・ドレイン領域５３Ｂ、５４Ｂが選択的に形成され
ている。フィールド絶縁膜４８Ｂから露出するシリコン
基板４１の表面には酸化シリコンからなるゲート絶縁膜
５５Ｂが形成されており、ゲート絶縁膜５５Ｂがソース
・ドレイン領域５３Ｂおよび５４Ｂの間のシリコン基板
４１の表面を覆っている。ゲート絶縁膜５５Ｂの上に
は、ｐ型不純物の導入されたポリシリコン層からなるゲ
ート電極５６Ｂがゲート絶縁膜５５Ｂと完全に重なるよ
うに形成されている。それらのソース・ドレイン領域５
３Ｂ、５４Ｂ、ゲート絶縁膜５５Ｂおよびゲート電極５
６Ｂにより表面チャネル型のｎ型ＭＯＳトランジスタ６
２Ｂが構成される。
コン基板４１の表面領域には、ｎ+型拡散層からなるソ
ース・ドレイン領域５３Ｂ、５４Ｂが選択的に形成され
ている。フィールド絶縁膜４８Ｂから露出するシリコン
基板４１の表面には酸化シリコンからなるゲート絶縁膜
５５Ｂが形成されており、ゲート絶縁膜５５Ｂがソース
・ドレイン領域５３Ｂおよび５４Ｂの間のシリコン基板
４１の表面を覆っている。ゲート絶縁膜５５Ｂの上に
は、ｐ型不純物の導入されたポリシリコン層からなるゲ
ート電極５６Ｂがゲート絶縁膜５５Ｂと完全に重なるよ
うに形成されている。それらのソース・ドレイン領域５
３Ｂ、５４Ｂ、ゲート絶縁膜５５Ｂおよびゲート電極５
６Ｂにより表面チャネル型のｎ型ＭＯＳトランジスタ６
２Ｂが構成される。
【００９５】なお、実際には、低電圧回路形成部６５お
よび高耐圧回路形成部６６にはＭＯＳトランジスタ６１
Ａ、６２Ａ、６１Ｂ、６２Ｂ以外にも多数のＭＯＳトラ
ンジスタが形成されている。しかし、ここでは説明を簡
単にするため、ＭＯＳトランジスタ６１Ａ、６２Ａ、６
１Ｂ、６２Ｂのみを図示する。
よび高耐圧回路形成部６６にはＭＯＳトランジスタ６１
Ａ、６２Ａ、６１Ｂ、６２Ｂ以外にも多数のＭＯＳトラ
ンジスタが形成されている。しかし、ここでは説明を簡
単にするため、ＭＯＳトランジスタ６１Ａ、６２Ａ、６
１Ｂ、６２Ｂのみを図示する。
【００９６】高耐圧回路形成部６６には第１電源電圧よ
り高い第２電源電圧（例えば、３．３Ｖの電源電圧）が
供給されており、ＭＯＳトランジスタ６１Ｂ、６２Ｂは
第２電源電圧で駆動されて動作する。ＭＯＳトランジス
タ６１Ｂの動作時には、ソース・ドレイン領域４３Ｂお
よび４４Ｂの間のｎ型ウェル４２Ｂの表面領域にはｐ型
チャネル領域４７Ｂが生成される。生成されるチャネル
領域４７Ｂは、ゲート電極４６Ｂを形成する半導体層と
逆極性の導電型を持つ。このため、図１のＭＯＳトラン
ジスタ１０と同様に、ｐ型チャネルのフェルミ準位とｎ
型ポリシリコンのフェルミ準位との間に生じるポテンシ
ャル差（いわゆる、ビルトイン・ポテンシャル）によっ
てゲート絶縁膜４５Ｂの上下面間に印加される電圧が低
下することにより、ゲート絶縁膜４５Ｂの内部に生じる
電界が弱められる。したがって、ゲート絶縁膜４５Ｂの
厚さを増加させなくとも、ゲート絶縁膜４５に加わる電
界ストレスを緩和することが可能となり、ＭＯＳトラン
ジスタ６１Ｂの信頼性が向上する。
り高い第２電源電圧（例えば、３．３Ｖの電源電圧）が
供給されており、ＭＯＳトランジスタ６１Ｂ、６２Ｂは
第２電源電圧で駆動されて動作する。ＭＯＳトランジス
タ６１Ｂの動作時には、ソース・ドレイン領域４３Ｂお
よび４４Ｂの間のｎ型ウェル４２Ｂの表面領域にはｐ型
チャネル領域４７Ｂが生成される。生成されるチャネル
領域４７Ｂは、ゲート電極４６Ｂを形成する半導体層と
逆極性の導電型を持つ。このため、図１のＭＯＳトラン
ジスタ１０と同様に、ｐ型チャネルのフェルミ準位とｎ
型ポリシリコンのフェルミ準位との間に生じるポテンシ
ャル差（いわゆる、ビルトイン・ポテンシャル）によっ
てゲート絶縁膜４５Ｂの上下面間に印加される電圧が低
下することにより、ゲート絶縁膜４５Ｂの内部に生じる
電界が弱められる。したがって、ゲート絶縁膜４５Ｂの
厚さを増加させなくとも、ゲート絶縁膜４５に加わる電
界ストレスを緩和することが可能となり、ＭＯＳトラン
ジスタ６１Ｂの信頼性が向上する。
【００９７】また、ＭＯＳトランジスタ６２Ｂの動作時
には、ソース・ドレイン領域５３Ｂおよび５４Ｂの間の
シリコン基板４１の表面領域にはｎ型チャネル領域４７
Ｂが生成される。生成されるｎ型チャネル領域５７Ｂ
は、ゲート電極５６Ｂを形成する半導体層と逆極性の導
電型を持つ。このため、図２のＭＯＳトランジスタ３０
と同様に、ｎ型チャネルのフェルミ準位とｐ型ポリシリ
コンのフェルミ準位との間に生じるポテンシャル差（い
わゆる、ビルトイン・ポテンシャル）によってゲート絶
縁膜５５Ｂの上下面間に印加される電圧が低下すること
により、ゲート絶縁膜５５Ｂの内部に生じる電界が弱め
られる。したがって、ゲート絶縁膜５５Ｂの厚さを増加
させなくとも、ゲート絶縁膜５５に加わる電界ストレス
を緩和することが可能となり、ＭＯＳトランジスタ６２
Ｂの信頼性が向上する。
には、ソース・ドレイン領域５３Ｂおよび５４Ｂの間の
シリコン基板４１の表面領域にはｎ型チャネル領域４７
Ｂが生成される。生成されるｎ型チャネル領域５７Ｂ
は、ゲート電極５６Ｂを形成する半導体層と逆極性の導
電型を持つ。このため、図２のＭＯＳトランジスタ３０
と同様に、ｎ型チャネルのフェルミ準位とｐ型ポリシリ
コンのフェルミ準位との間に生じるポテンシャル差（い
わゆる、ビルトイン・ポテンシャル）によってゲート絶
縁膜５５Ｂの上下面間に印加される電圧が低下すること
により、ゲート絶縁膜５５Ｂの内部に生じる電界が弱め
られる。したがって、ゲート絶縁膜５５Ｂの厚さを増加
させなくとも、ゲート絶縁膜５５に加わる電界ストレス
を緩和することが可能となり、ＭＯＳトランジスタ６２
Ｂの信頼性が向上する。
【００９８】上述したように、本発明の第３実施形態の
半導体集積回路装置では、ゲート絶縁膜４５Ｂ、５５Ｂ
の厚さを増加させることなく、高耐圧回路形成部６６の
ＭＯＳトランジスタ６１Ｂ、６２Ｂの信頼性を向上させ
ることができ、当該半導体集積回路装置全体の信頼性を
向上させることが可能となる。そして、低電圧回路形成
部６５および高耐圧回路形成部６６のそれぞれに形成さ
れるＭＯＳトランジスタ６１Ａ、６２Ａおよび６１Ｂ、
６２Ｂを同じ厚さのゲート絶縁膜によって構成すること
ができるので、厚さの異なるゲート絶縁膜を形成するこ
とに伴う製造コストの増加も生じない。
半導体集積回路装置では、ゲート絶縁膜４５Ｂ、５５Ｂ
の厚さを増加させることなく、高耐圧回路形成部６６の
ＭＯＳトランジスタ６１Ｂ、６２Ｂの信頼性を向上させ
ることができ、当該半導体集積回路装置全体の信頼性を
向上させることが可能となる。そして、低電圧回路形成
部６５および高耐圧回路形成部６６のそれぞれに形成さ
れるＭＯＳトランジスタ６１Ａ、６２Ａおよび６１Ｂ、
６２Ｂを同じ厚さのゲート絶縁膜によって構成すること
ができるので、厚さの異なるゲート絶縁膜を形成するこ
とに伴う製造コストの増加も生じない。
【００９９】さらに、低電圧回路形成部６５において、
チャネル領域４７Ａ、５７Ａの導電型はゲート電極４６
Ａ、４６Ｂを形成するそれぞれの半導体層の導電型と同
じになる。このため、低電圧回路形成部６５に形成され
るＭＯＳトランジスタ６１Ａ、６２Ａは、優れた短チャ
ネル特性を持つ。
チャネル領域４７Ａ、５７Ａの導電型はゲート電極４６
Ａ、４６Ｂを形成するそれぞれの半導体層の導電型と同
じになる。このため、低電圧回路形成部６５に形成され
るＭＯＳトランジスタ６１Ａ、６２Ａは、優れた短チャ
ネル特性を持つ。
【０１００】なお、図７の半導体集積回路装置では、低
電圧回路形成部６５および高耐圧回路形成部６６のそれ
ぞれはＣＭＯＳ型の回路構成を持つが、低電圧回路形成
部６５および高耐圧回路形成部６６の一方あるいは両方
をｎ型またはｐ型のＭＯＳトランジスタで構成すること
もできる。その場合にも、図７の半導体集積回路装置と
同様の効果が得られる。
電圧回路形成部６５および高耐圧回路形成部６６のそれ
ぞれはＣＭＯＳ型の回路構成を持つが、低電圧回路形成
部６５および高耐圧回路形成部６６の一方あるいは両方
をｎ型またはｐ型のＭＯＳトランジスタで構成すること
もできる。その場合にも、図７の半導体集積回路装置と
同様の効果が得られる。
【０１０１】
【発明の効果】以上説明した通り、本発明の半導体集積
回路装置によれば、ＭＯＳトランジスタのゲート絶縁膜
の厚さを増加させることなく、ゲート絶縁膜に加わる電
界ストレスを緩和し、信頼性を向上させることができ
る。
回路装置によれば、ＭＯＳトランジスタのゲート絶縁膜
の厚さを増加させることなく、ゲート絶縁膜に加わる電
界ストレスを緩和し、信頼性を向上させることができ
る。
【図１】本発明の第１実施形態の半導体集積回路装置を
示す要部概略断面図である。
示す要部概略断面図である。
【図２】本発明の第１実施形態の半導体集積回路装置の
バイパスコンデンサとして動作するＭＯＳトランジスタ
の接続を示す回路図である。
バイパスコンデンサとして動作するＭＯＳトランジスタ
の接続を示す回路図である。
【図３】本発明の第１実施形態の半導体集積回路装置の
バイパスコンデンサとして動作するＭＯＳトランジスタ
のゲート絶縁膜およびチャネル領域に生じるポテンシャ
ルを示すグラフである。
バイパスコンデンサとして動作するＭＯＳトランジスタ
のゲート絶縁膜およびチャネル領域に生じるポテンシャ
ルを示すグラフである。
【図４】本発明の第２実施形態の半導体集積回路装置を
示す要部概略断面図である。
示す要部概略断面図である。
【図５】本発明の第２実施形態の半導体集積回路装置の
バイパスコンデンサとして動作するＭＯＳトランジスタ
の接続を示す回路図である。
バイパスコンデンサとして動作するＭＯＳトランジスタ
の接続を示す回路図である。
【図６】本発明の第２実施形態の半導体集積回路装置の
バイパスコンデンサとして動作するＭＯＳトランジスタ
のゲート絶縁膜およびチャネル領域に生じるポテンシャ
ルを示すグラフである。
バイパスコンデンサとして動作するＭＯＳトランジスタ
のゲート絶縁膜およびチャネル領域に生じるポテンシャ
ルを示すグラフである。
【図７】本発明の第３実施形態の半導体集積回路装置を
示す要部概略断面図である。
示す要部概略断面図である。
【図８】従来の半導体集積回路装置を示す要部概略断面
図である。
図である。
【図９】従来の半導体集積回路装置のバイパスコンデン
サとして動作するＭＯＳトランジスタのゲート絶縁膜お
よびチャネル領域に生じるポテンシャルを示すグラフで
ある。
サとして動作するＭＯＳトランジスタのゲート絶縁膜お
よびチャネル領域に生じるポテンシャルを示すグラフで
ある。
１ ｐ型シリコン基板 ２ ｎ型ウェル ３、４ ｐ+型ソース・ドレイン領域 ５ ゲート絶縁膜 ６ ゲート電極 ７ ｐ型チャネル領域 １０ ｐ型ＭＯＳトランジスタ １１ 正の電源電圧線 １２ 負の電源電圧線 ２３、２４ ｎ+型ソース・ドレイン領域 ２５ ゲート絶縁膜 ２６ ゲート電極 ２７ ｎ型チャネル領域 ３０ ｎ型ＭＯＳトランジスタ ４１ ｐ型シリコン基板 ４２Ａ、４２Ｂ ｎ型ウェル ４３Ａ、４３Ｂ、４４Ａ、４４Ｂ ｐ+型ソース・ドレ
イン領域 ４５Ａ、４５Ｂ ゲート絶縁膜 ４６Ａ、４６Ｂ ゲート電極 ４７Ａ、４７Ｂ ｐ型チャネル領域 ４８Ａ、４８Ｂ フィールド絶縁膜 ５３Ａ、５３Ｂ、５４Ａ、５４Ｂ ｎ+型ソース・ドレ
イン領域 ５５Ａ、５５Ｂ ゲート絶縁膜 ５６Ａ、５６Ｂ ゲート電極 ５７Ａ、５７Ｂ ｎ型チャネル領域 ６１Ａ、６１Ｂ ｐ型ＭＯＳトランジスタ ６２Ａ、６２Ｂ ｎ型ＭＯＳトランジスタ ６５ 低電圧回路形成部 ６６ 高耐圧回路形成部 ＥC1 ポリシリコン（ゲート電極）の伝導帯のポテンシ
ャルエネルギー ＥV1 ポリシリコン（ゲート電極）の価電子帯のポテン
シャルエネルギー ＦＬ1 ポリシリコン（ゲート電極）のフェルミ準位 ＥC2 ＭＯＳトランジスタのチャネル領域の伝導帯 ＥV2 ＭＯＳトランジスタのチャネル領域の価電子帯 ＦＬ2 ＭＯＳトランジスタのチャネル領域のフェルミ
準位 ＥG シリコンのバンドギャップエネルギー Ｅ0 ゲート絶縁膜に生じるポテンシャル差 △Ｅ シリコン基板またはウェルとゲート絶縁膜と接合
部に生じるポテンシャル障壁
イン領域 ４５Ａ、４５Ｂ ゲート絶縁膜 ４６Ａ、４６Ｂ ゲート電極 ４７Ａ、４７Ｂ ｐ型チャネル領域 ４８Ａ、４８Ｂ フィールド絶縁膜 ５３Ａ、５３Ｂ、５４Ａ、５４Ｂ ｎ+型ソース・ドレ
イン領域 ５５Ａ、５５Ｂ ゲート絶縁膜 ５６Ａ、５６Ｂ ゲート電極 ５７Ａ、５７Ｂ ｎ型チャネル領域 ６１Ａ、６１Ｂ ｐ型ＭＯＳトランジスタ ６２Ａ、６２Ｂ ｎ型ＭＯＳトランジスタ ６５ 低電圧回路形成部 ６６ 高耐圧回路形成部 ＥC1 ポリシリコン（ゲート電極）の伝導帯のポテンシ
ャルエネルギー ＥV1 ポリシリコン（ゲート電極）の価電子帯のポテン
シャルエネルギー ＦＬ1 ポリシリコン（ゲート電極）のフェルミ準位 ＥC2 ＭＯＳトランジスタのチャネル領域の伝導帯 ＥV2 ＭＯＳトランジスタのチャネル領域の価電子帯 ＦＬ2 ＭＯＳトランジスタのチャネル領域のフェルミ
準位 ＥG シリコンのバンドギャップエネルギー Ｅ0 ゲート絶縁膜に生じるポテンシャル差 △Ｅ シリコン基板またはウェルとゲート絶縁膜と接合
部に生じるポテンシャル障壁
Claims (6)
- 【請求項１】 ゲート電極が第１電源電圧線に電気的に
接続されると共に、一対のソース・ドレイン領域のそれ
ぞれが第２電源電圧線に電気的に接続されることによっ
て、前記第１および第２の電源電圧線間のバイパスコン
デンサとして動作する第１導電型のＭＯＳＦＥＴを半導
体基板に備えてなる半導体集積回路装置であって、 前記ゲート電極は前記半導体基板上にゲート絶縁膜を介
して形成されると共に、前記第１導電型とは逆の極性を
持つ第２導電型の半導体層からなり、 前記第１および第２の電源電圧線のそれぞれから前記Ｍ
ＯＳＦＥＴに電圧が供給されたときに、前記半導体基板
に前記第１導電型のチャネル領域が生成されることによ
って前記ゲート絶縁膜内部の電界が弱められることを特
徴とする半導体集積回路装置。 - 【請求項２】 前記チャネル領域が前記半導体基板の表
面領域に生成される請求項１に記載の半導体集積回路装
置。 - 【請求項３】 半導体基板の表面領域に形成された一対
の第１ソース・ドレイン領域と前記半導体基板上に第１
ゲート絶縁膜を介して形成された第１ゲート電極とによ
り構成される第１ＭＯＳＦＥＴと、 前記半導体基板の表面領域に形成された一対の第２ソー
ス・ドレイン領域と前記半導体基板上に第２ゲート絶縁
膜を介して形成された第２ゲート電極とにより構成され
る第２ＭＯＳＦＥＴとを備えてなり、 前記第１ゲート電極は前記第１ＭＯＳＦＥＴの導電型と
同じ導電型を持つ半導体層からなり、 前記第２ゲート電極は前記第２ＭＯＳＦＥＴの導電型と
逆極性の導電型を持つ半導体層からなり、 前記第１ＭＯＳＦＥＴは第１電源電圧で駆動され、 前記第２ＭＯＳＦＥＴは前記第１電源電圧より高い第２
電源電圧で駆動されることを特徴とする半導体集積回路
装置。 - 【請求項４】 前記第２ＭＯＳＦＥＴが表面チャネル型
のＭＯＳＦＥＴからなる請求項３に記載の半導体集積回
路装置。 - 【請求項５】 半導体基板の表面領域に形成された一対
の第１ソース・ドレイン領域と前記半導体基板上に第１
ゲート絶縁膜を介して形成された第１ゲート電極とによ
り構成される第１導電型の第１ＭＯＳＦＥＴと、 前記半導体基板の表面領域に形成された一対の第２ソー
ス・ドレイン領域と前記半導体基板上に第２ゲート絶縁
膜を介して形成された第２ゲート電極とにより構成され
る、前記第１導電型と逆の極性を持つ第２導電型の第２
ＭＯＳＦＥＴと、 前記半導体基板の表面領域に形成された一対の第３ソー
ス・ドレイン領域と前記半導体基板上に第３ゲート絶縁
膜を介して形成された第３ゲート電極とにより構成され
る前記第１導電型の第３ＭＯＳＦＥＴと、 前記半導体基板の表面領域に形成された一対の第４ソー
ス・ドレイン領域と前記半導体基板上に第４ゲート絶縁
膜を介して形成された第４ゲート電極とにより構成され
る前記第２導電型の第４ＭＯＳＦＥＴとを備えてなり、 前記第１および第４のゲート電極のそれぞれは前記第１
導電型の半導体層からなり、 前記第２および第３のゲート電極のそれぞれは前記第２
導電型の半導体層からなり、 前記第１および第２のＭＯＳＦＥＴのそれぞれは第１電
源電圧で駆動され、 前記第３および第４のＭＯＳＦＥＴのそれぞれは前記第
１電源電圧より高い第２電源電圧で駆動されることを特
徴とする半導体集積回路装置。 - 【請求項６】 前記第３および第４のＭＯＳＦＥＴが表
面チャネル型のＭＯＳＦＥＴからなる請求項５に記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11106117A JP2000299388A (ja) | 1999-04-14 | 1999-04-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11106117A JP2000299388A (ja) | 1999-04-14 | 1999-04-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000299388A true JP2000299388A (ja) | 2000-10-24 |
Family
ID=14425521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11106117A Pending JP2000299388A (ja) | 1999-04-14 | 1999-04-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000299388A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006073859A (ja) * | 2004-09-03 | 2006-03-16 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| CN100359694C (zh) * | 2003-04-10 | 2008-01-02 | 恩益禧电子股份有限公司 | 半导体集成电路器件 |
| CN112187232A (zh) * | 2020-09-07 | 2021-01-05 | 上海威固信息技术股份有限公司 | 一种上电检测电路及上电检测方法 |
-
1999
- 1999-04-14 JP JP11106117A patent/JP2000299388A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100359694C (zh) * | 2003-04-10 | 2008-01-02 | 恩益禧电子股份有限公司 | 半导体集成电路器件 |
| JP2006073859A (ja) * | 2004-09-03 | 2006-03-16 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| CN112187232A (zh) * | 2020-09-07 | 2021-01-05 | 上海威固信息技术股份有限公司 | 一种上电检测电路及上电检测方法 |
| CN112187232B (zh) * | 2020-09-07 | 2024-01-26 | 上海威固信息技术股份有限公司 | 一种上电检测电路及上电检测方法 |
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