JP3821799B2 - 閾値制御装置およびその動作方法 - Google Patents
閾値制御装置およびその動作方法 Download PDFInfo
- Publication number
- JP3821799B2 JP3821799B2 JP2003175104A JP2003175104A JP3821799B2 JP 3821799 B2 JP3821799 B2 JP 3821799B2 JP 2003175104 A JP2003175104 A JP 2003175104A JP 2003175104 A JP2003175104 A JP 2003175104A JP 3821799 B2 JP3821799 B2 JP 3821799B2
- Authority
- JP
- Japan
- Prior art keywords
- carrier
- well
- layer
- semiconductor substrate
- control device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路を構成する絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）における閾値制御装置およびその動作方法に関する。
【０００２】
【従来の技術】
従来のＭＩＳＦＥＴの閾値制御装置は、図１１に示すように、例えば、Ｐ導電型の半導体基板７０１上に形成したＮウェル７０２、Ｎウェル７０２内に形成したＰウェル７０３、Ｐウェル７０３に形成したＰウェル用Ｐ型拡散層７０４、Ｐウェル７０３内に形成したＮチャネル（ｃｈ）型ＭＯＳトランジスタで構成される。ここで、Ｎｃｈ型ＭＯＳトランジスタは、上記Ｐウェル７０３内に形成されたソース用Ｎ型拡散層７０５、ドレイン用Ｎ型拡散層７０６、これ等に挟まれたゲート絶縁膜７０７、ゲート電極７０８で構成されている。そして、Ｐウェル用Ｐ型拡散層７０４にＰウェル電圧Ｖｓｕｂｎを印加し、上記Ｎｃｈ型ＭＯＳトランジスタの閾値を制御する。同様にして、Ｎウェル７０２に形成したＮウェル用Ｎ型拡散層７０９にＮウェル電圧Ｖｓｕｂｐを印加し、Ｎウェル７０２内に形成したＰｃｈ型ＭＯＳトランジスタの閾値を制御する。ここで、Ｐｃｈ型ＭＯＳトランジスタは、上記Ｎウェル７０２内に形成されたソース用Ｐ型拡散層７１０、ドレイン用Ｐ拡散層７１１、これ等に挟まれたゲート絶縁膜７１２、ゲート電極７１３で構成されている。なお、ソース用Ｎ型拡散層７０５（ソース用Ｐ型拡散層７１０）にソース電圧Ｖｓｎ（Ｖｓｐ）が、ドレイン用Ｎ型拡散層７０６（ドレイン用Ｐ拡散層７１１）にドレイン電圧Ｖｄｎ（Ｖｄｐ）が、そしてゲート電極７０８（７１３）にゲート電圧Ｖｇｎ（Ｖｇｐ）がそれぞれ印加される。
【０００３】
この閾値制御装置の動作は、Ｎｃｈ型ＭＯＳトランジスタの場合、その導通状態の時、すなわちゲート電極７０８のゲート電圧Ｖｇｎがアクティブ状態の時、Ｐウェル電圧Ｖｓｕｂｎを上昇させることによりソース用Ｎ型拡散層７０５とＰウェル７０３との間の閾値を下げ、スイッチング動作を速くする。
【０００４】
他方、Ｐｃｈ型ＭＯＳトランジスタの場合、その導通状態の時、すなわちゲート電極７１３のゲート電圧Ｖｇｐがアクティブ状態の時、Ｎウェル電圧Ｖｓｕｂｐを降下させることによりソース用Ｐ型拡散層７１０とＮウェル７０２との間の閾値を下げ、スイッチング動作を速くする。
【０００５】
この技術について調査をしたが、電界集中による劣化を防止するために酸化膜耐圧を高める方法（例えば特許文献１参照）程度の文献しか存在を確認できなかった。
【０００６】
【特許文献１】
特開平２−１４５２９号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のＭＩＳＦＥＴの閾値制御装置においては、Ｎｃｈ型ＭＯＳトランジスタの場合、第１に、Ｐウェル用Ｐ型拡散層７０４にかかるＰウェル電圧Ｖｓｕｂｎを降下させることによりゲート電極７０８−Ｐウェル７０３間の電位差が広がり、ゲート絶縁膜７０７の絶縁耐圧の劣化が起こり易くなる。第２に、Ｐウェル電圧Ｖｓｕｂｎとソース電圧Ｖｓｎが異なる電源から供給されるために、片方のみにサージが侵入してきた場合、Ｐウェル７０３とソース用Ｎ型拡散層７０５間の電位差上昇を招き、Ｎウェル７０２をコレクタ領域、Ｐウェル７０３をベース領域、ソース用Ｎ型拡散層７０５をエミッタ領域とする寄生ＮＰＮバイポーラトランジスタが作動し易くなり、いわゆるラッチアップ耐圧が低下する。第３に、Ｐウェル用Ｐ型拡散層７０４に接続する電極とソース用Ｎ型拡散層７０５に接続する電極を共通化できず、それぞれの独立した電極配線が必要となり半導体チップの面積が増大するという問題があった。
【０００８】
同様に、Ｐｃｈ型ＭＯＳトランジスタの場合、第１に、Ｎウェル用Ｎ型拡散層７０９にかかるＮウェル電圧Ｖｓｕｂｐを上昇することによりゲート電極７１３−Ｎウェル７０２間の電位差が広がり、ゲート絶縁膜７１２の絶縁耐圧の劣化が起こり易くなる。第２に、Ｎウェル電圧Ｖｓｕｂｐとソース電圧Ｖｓｐが異なる電源から供給されるために、片方のみにサージが侵入してきた場合、Ｎウェル７０２とソース用Ｐ型拡散層７１０間の電位差上昇を招き、Ｐウェル７０３をコレクタ領域、Ｎウェル７０２をベース領域、ソース用Ｐ型拡散層７１０をエミッタ領域とする寄生ＰＮＰバイポーラトランジスタが作動し易くなり、いわゆるラッチアップ耐圧が低下する。第３に、Ｎウェル用Ｎ型拡散層７０２に接続する電極とソース用Ｐ型拡散層７１０に接続する電極を共通化できず、それぞれの独立した電極配線が必要となり半導体チップの面積が増大するという問題があった。
【０００９】
本発明は、前記実情に鑑みてなされたもので、半導体集積回路に用いられるＭＩＳＦＥＴの閾値制御による高速化において、ゲート絶縁膜の絶縁耐圧の劣化を防止し、動作時のサージから生じるラッチアップ耐性の低下を防止し、更には半導体集積回路の高密度化を可能にすることのできる閾値制御装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の閾値制御装置は、半導体基板上のＭＩＳＦＥＴの閾値を調整する閾値制御装置であって、前記ＭＩＳＦＥＴのソース電極と、前記ＭＩＳＦＥＴの形成された前記半導体基板とを同電位とし、前記半導体基板へのキャリア注入あるいは前記半導体基板からのキャリア吸引によって前記ＭＩＳＦＥＴの導通状態にその閾値を減少させ前記ＭＩＳＦＥＴの非導通状態にその閾値を増大させるキャリア注入／吸引手段を具備した構成を有している。ここで、前記ＭＩＳＦＥＴが前記半導体基板上に形成したウェル層に設けられてもよい。
【００１１】
この構成により、ＭＩＳＦＥＴのソース電圧と半導体基板の電圧、あるいはソース電圧とウェル電圧を同じにして動作させるため、上述した従来の閾値制御装置と異なり、ゲート電極と半導体基板あるいはウェル層間の電位差は大きくならず、ゲート絶縁膜の絶縁耐圧の劣化は防止される。また、従来の技術で説明したような寄生バイポーラ動作は生じなくなりラッチアップ耐圧が大幅に向上する。また、ＭＩＳＦＥＴのスイッチング特性の高速化を可能にする。更に、半導体基板あるいはウェル層とＭＩＳＦＥＴのソース拡散層とを結線し共通配線に接続することが可能になる。従って、上記共通配線により、半導体集積回路の高密度化が容易になる。
【００１２】
そして、前記キャリア注入／吸引手段は、前記半導体基板表面あるいは前記ウェル層表面に積層したキャリア導電層／キャリア絶縁層の構造を含んで成るか、あるいは、前記キャリア注入／吸引手段は、前記ウェル層の底部の少なくとも一部あるいは側部の少なくとも一部に設けられたキャリア導電層／キャリア絶縁層の積層構造を含んで成る。ここで、前記半導体基板、絶縁分離層、キャリア導電層、キャリア絶縁層、ウェル層の順に積層した構造になっている。
【００１３】
この閾値制御装置において、上記キャリア導電層は半導体基板あるいはウェル層へのキャリア供給源として機能し、キャリア絶縁層はウェル層とキャリア導電層間でのキャリアバリアとして機能する。このような構成では、従来の技術のような電圧Ｖｓｕｂｎ（ｐ）を半導体基板あるいはウェル層に特別に印加する必要はなくなり、上述のようにＭＩＳＦＥＴのソース電圧と半導体基板の電圧、あるいはソース電圧とウェル電圧を同じにすることができるようになる。
【００１４】
そして、本発明の閾値制御装置では、前記半導体基板の不純物濃度が前記キャリア絶縁層との界面領域で高くなる、あるいは、前記ウェル層の不純物濃度が前記キャリア絶縁層との界面領域で高くなっている。
【００１５】
この構成により、キャリア導電層にキャリア注入／吸引のための電圧を印加するとき、半導体基板あるいはウェル層との界面領域での空乏層形成が抑制され、キャリア絶縁層に高い電界が生じるようになるために、キャリア注入／吸引が効率的にできるようになる。
【００１６】
また、本発明の閾値制御装置では、前記ＭＩＳＦＥＴがＮチャネル型ＭＩＳＦＥＴであり、前記キャリア導電層がＰ+ 型多結晶シリコンを含んで成り、前記キャリア絶縁層が窒化シリコンあるいは酸窒化シリコンを含んで成る。あるいは、前記ＭＩＳＦＥＴがＰチャネル型ＭＩＳＦＥＴであり、前記キャリア導電層がＮ+ 型多結晶シリコンを含んで成り、前記キャリア絶縁層が酸化シリコンを含んで成る。
【００１７】
このようなキャリア導電層の構成により、更にキャリア注入／吸引が効率的になる。また、上記のキャリア絶縁層の構成により、キャリアの注入／吸引時で生じ易いキャリア絶縁層の疲労／劣化が小さく抑えられるようになる。
【００１８】
本発明の閾値制御装置の動作方法は、前記Ｎチャネル型ＭＩＳＦＥＴが導通状態では、前記半導体基板あるいは前記ウェル層よりも高い電圧を前記キャリア導電層に印加し、前記キャリア絶縁層を通して、前記キャリア導電層から前記半導体基板あるいは前記ウェル層に正孔を注入し、前記Ｎチャネル型ＭＩＳＦＥＴが非導通状態では、前記半導体基板あるいは前記ウェル層よりも低い電圧を前記キャリア導電層に印加し、前記キャリア絶縁層を通して、前記半導体基板あるいは前記ウェル層から前記キャリア導電層に正孔を吸引する。
【００１９】
また、本発明の閾値制御装置の動作方法は、前記Ｐチャネル型ＭＩＳＦＥＴが導通状態では、前記半導体基板あるいは前記ウェル層よりも低い電圧を前記キャリア導電層に印加し、前記キャリア絶縁層を通して、前記キャリア導電層から前記半導体基板あるいは前記ウェル層に電子を注入し、前記Ｐチャネル型ＭＩＳＦＥＴが非導通状態では、前記半導体基板あるいは前記ウェル層よりも高い電圧を前記キャリア導電層に印加し、前記キャリア絶縁層を通して、前記半導体基板あるいは前記ウェル層から前記キャリア導電層に電子を吸引する。
【００２０】
この動作方法により、ＭＩＳＦＥＴのスイッチング特性の高速化、半導体集積回路のスタンバイ時のリーク電流の低減を可能にすると共に、ゲート絶縁膜の絶縁耐圧の劣化防止による絶縁耐性の向上、ＣＭＯＳ回路のサージラッチアップ耐性の向上、更には半導体集積回路の高密度化を容易にする。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態の閾値制御装置およびその動作方法について、図面を用いて説明する。
本発明の第１の実施形態の閾値制御装置の断面図を図１に示す。これはＮｃｈ型ＭＯＳトランジスタの場合の閾値制御装置である。図１において、閾値制御装置は、半導体基板１０１とＰウェル１０２との間に設けられたキャリア導電層であるキャリア調整用導電層１０３と、キャリア調整用導電層１０３および上記Ｐウェル１０２間で行われる正孔の注入あるいは吸引を調整する、Ｐウェル１０２とキャリア調整用導電層１０３との間に設けられた、キャリア絶縁層であるキャリア調整用絶縁層１０４と、上記キャリア調整用導電層１０３と半導体基板１０１との間に設けられた絶縁分離層１０５とを有する構成である。すなわち、ＭＩＳＦＥＴの周囲を囲むように、キャリア調整用絶縁層１０４、さらにその外側にキャリア調整用導電層１０３、絶縁分離層１０５が順次形成されている。ここで、半導体基板１０１がシリコン基板では、キャリア調整用導電層１０３はＰ+型の多結晶シリコン膜で構成し、キャリア調整用絶縁層１０４は膜厚２ｎｍ〜５ｎｍの窒化シリコン膜あるいは酸窒化シリコン膜で構成する。ここで、Ｐウェル１０２とキャリア調整用絶縁層１０４の間に０．２ｎｍ厚の酸化シリコン膜を形成するとよい。また、絶縁分離層１０５は膜厚５０ｎｍ程度の酸化シリコン膜で構成する。このような閾値制御装置の基本構造においては、キャリア導電層であるキャリア調整用導電層１０３にキャリア調整電圧Ｖｑｎに２種類の電圧が印加され、Ｐウェル１０２は後述するＰウェル用Ｐ型拡散層１０６を通してソース電圧Ｖｓｎに固定される。
【００２２】
そして、上記Ｐウェル１０２内には閾値制御されるＮｃｈ型ＭＯＳトランジスタが形成される。すなわち、Ｐウェル１０２にＰウェル用Ｐ型拡散層１０６が形成され、ソース用Ｎ型拡散層１０７とドレイン用Ｎ型拡散層１０８間の領域にゲート絶縁膜１０９、ゲート電極１１０が形成されている。上記ゲート絶縁膜１０９は酸化シリコン膜、金属酸化膜あるいは金属シリケート誘電体膜等で構成され、ゲート電極１１０は高融点金属のポリサイド膜、ポリメタル膜等で構成される。そして、Ｐウェル用Ｐ型拡散層１０６とソース用Ｎ型拡散層１０７の共通結線を行い、Ｐウェル１０２とソース用Ｎ型拡散層１０７にソース電圧Ｖｓｎが、ドレイン用Ｎ型拡散層１０８にドレイン電圧Ｖｄｎが、そしてゲート電極１１０にゲート電圧Ｖｇｎがそれぞれ印加される。
【００２３】
以上のように構成された閾値制御装置について、図２と図３を用いてその動作を説明する。図２は、本発明の動作時での印加電圧のタイミングチャートであり、図３は正孔注入／吸引時でのバンドダイヤグラムである。
【００２４】
図２に示すように、Ｐウェル１０２のＰウェル電圧をソース電圧Ｖｓｎ＝０Ｖに固定する。そして、ゲート電圧Ｖｇｎ＝０ＶとしＮｃｈ型ＭＯＳトランジスタが非導通状態の場合には、上述のキャリア調整用導電層１０３に印加するキャリア調整電圧Ｖｑｎ＝−５〜−１０Ｖと負電圧にし、上記Ｐウェル１０２のＰウェル電圧よりも低電圧にすることで、Ｐウェル１０２に存在する正孔をキャリア調整用導電層１０３側に吸引しＰウェル１０２内の正孔濃度を下げる。この様子を図３（ａ）で説明すると、キャリア調整用導電層１０３の電子エネルギーはＰウェル１０２のそれよりも高くなり、キャリア絶縁層であるキャリア調整用絶縁層１０４に１〜５×１０７Ｖ／ｃｍ程度の高電界が生じる。この高電界により、Ｐウェル１０２内の正孔をキャリア調整用導電層１０３側に吸引させる。これにより、ソース用Ｎ型拡散層１０７とＰウェル１０２との接合面における電位障壁が高くなりＮｃｈ型ＭＯＳトランジスタの閾値が上がり、その動作のサブスレショールド域での電子の拡散電流が減少する。
【００２５】
これに対して、図２に示すようにＮｃｈ型ＭＯＳトランジスタの動作電圧、例えばゲート電圧Ｖｇｎ＝２〜３ＶとしＮｃｈ型ＭＯＳトランジスタが導通状態の場合には、上述キャリア調整電圧Ｖｑｎ＝５〜１０Ｖ程度にすることで、キャリア調整用導電層１０３よりＰウェル１０２に正孔を注入しキャリア濃度を上げる。この様子を図３（ｂ）で説明すると、今度はＰウェル１０２の電子エネルギーがキャリア調整用導電層１０３のそれよりも高くなり、キャリア調整用絶縁層１０４にかかる４×１０7 Ｖ／ｃｍ程度の高電界により、Ｐウェル１０２内に正孔が注入される。これにより、ソース用Ｎ型拡散層１０７とＰウェル１０２との接合面における電位障壁を下げ、Ｎｃｈ型ＭＯＳトランジスタの閾値を下げてスイッチング速度を速くする。
【００２６】
このような本発明の第１の実施形態の閾値制御装置によれば、Ｎｃｈ型ＭＯＳトランジスタを形成するＰウェルに接する領域にキャリア絶縁層であるキャリア調整用絶縁層とキャリア導電層であるキャリア調整用導電層とを設け、Ｐウェルの正孔の注入／吸引を通して、Ｎｃｈ型ＭＯＳトランジスタの閾値を自在に調整・制御することができ、Ｎｃｈ型ＭＯＳトランジスタの非導通状態の時にはリーク電流を低減して低消費電力化し、導通状態の時には動作の高速化が可能になる。そして、上記閾値制御装置によれば、Ｐウェル１０２とソース用Ｎ型拡散層１０７は共通結線しソース電圧Ｖｓｎ＝０Ｖに固定するために、ゲート電極１１０−Ｐウェル１０２間の電位差は余り大きくならず、ゲート絶縁膜の絶縁耐圧の劣化は防止される。また、Ｐウェル１０２は、キャリア調整用絶縁層１０４で囲われているために、従来の技術で説明したような寄生バイポーラ動作は全く生じなくなりラッチアップ耐圧を大幅に向上させるようになる。更に、Ｐウェル用Ｐ型拡散層１０６に接続する電極とソース用Ｎ型拡散層１０７に接続する電極を共通化し１つの配線にできるために、半導体集積回路の高密度化が容易になる。本発明の閾値制御装置では、上記キャリア導電層はキャリア供給源として機能し、キャリア絶縁層はウェル層とキャリア導電層間でのキャリアバリアとして機能している。このような機能は、特に言及しなくても以下の全ての実施形態で同じである。
【００２７】
上記の実施形態では、正孔の注入／吸引を行うキャリア調整用導電層１０３とキャリア調整用絶縁層１０４をＰウェルの底面全域および側面全域に形成していた。本発明はこれに限定するものではなく、積層するキャリア調整用導電層とキャリア調整用絶縁層をＰウェルの底面の一部あるいは側面の一部に形成してもよい。また、上記の実施形態では、キャリア調整用絶縁層に接するＰウェル層を高濃度領域にするのがのぞましい。このようにすると正孔の注入が効率的になる。これは、図３（ｂ）で説明したところで、キャリア調整電圧Ｖｑｎに正電圧が印加される時に、Ｐウェル１０２とキャリア調整用絶縁層１０４の界面領域でのバンドベンディングが小さくなり、キャリア調整用絶縁層１０４に高電界が形成でき易くなるからである。なお、上記実施形態では正孔の注入／吸引について説明しているが、逆に正孔の注入に対して電子の吸引を行い、正孔の吸引に対して電子の注入を行っても同様になることに触れておく。
【００２８】
次に、本発明の第２の実施形態の閾値制御装置の断面図を図４に示す。これは、Ｐｃｈ型ＭＯＳトランジスタの場合の閾値制御装置である。図４において、閾値制御装置は、半導体基板２０１とＮウェル２０２との間に設けられたキャリア調整用導電層２０３と、キャリア調整用導電層２０３および上記Ｎウェル２０２間で行われる電子の注入あるいは吸引を調整する、Ｎウェル２０２とキャリア調整用導電層２０３と間に設けられたキャリア調整用絶縁層２０４と、上記キャリア調整用導電層２０３と半導体基板２０１との間に設けられた絶縁分離層２０５とを有する構成である。ここで、キャリア調整用絶縁層２０４と接する領域のＮウェル２０２の不純物濃度を高くし、Ｎウェル高濃度領域２０２ａを形成する。そして、半導体基板２０１がシリコン基板では、キャリア調整用導電層２０３はＮ+ 型の多結晶シリコン膜で構成し、キャリア調整用絶縁層２０４は膜厚３ｎｍ〜６ｎｍの酸化シリコン膜で構成する。なお、絶縁分離層２０５は膜厚５０ｎｍ程度の酸化シリコン膜で構成する。これがＰｃｈ型ＭＯＳトランジスタに適用する閾値制御装置の基本構造である。この場合も、キャリア調整用導電層２０３に調整電圧Ｖｑｐに２種類の電圧が印加され、Ｎウェル２０２は後述するＮウェル用Ｎ型拡散層２０６を通してソース電圧Ｖｓｐに固定される。
【００２９】
そして、上記Ｎウェル２０２内には閾値制御されるＰｃｈ型ＭＯＳトランジスタが形成される。すなわち、Ｎウェル２０２にＮウェル用Ｎ型拡散層２０６が形成され、ソース用Ｐ型拡散層２０７とドレイン用Ｐ拡散層２０８間の領域にゲート絶縁膜２０９、ゲート電極２１０が形成される。ここで、Ｎウェル用Ｎ型拡散層２０６とソース用Ｐ型拡散層２０７の共通結線を行い、Ｎウェル２０２とソース用Ｐ型拡散層２０７にソース電圧Ｖｓｐが、ドレイン用Ｐ型拡散層２０８にドレイン電圧Ｖｄｐが、そしてゲート電極２１０にゲート電圧Ｖｇｐがそれぞれ印加される。
【００３０】
以上のように構成された閾値制御装置について、図５と図６を用いてその動作を説明する。図５は、この実施形態の場合の印加電圧のタイミングチャートであり、図６は電子注入／吸引時でのバンドダイヤグラムである。
【００３１】
図５に示すように、Ｎウェル２０２のＮウェル電圧はソース用Ｐ型拡散層２０７と共に、Ｐｃｈ型ＭＯＳトランジスタの動作電圧、例えばソース電圧Ｖｓｐ＝２〜３Ｖの正電圧に固定する。そして、ゲート電圧Ｖｇｐ＝２〜３Ｖの正電圧となりＰｃｈ型ＭＯＳトランジスタが非導通状態の場合には、上述のキャリア調整用導電層２０３に印加するキャリア調整電圧Ｖｑｐ＝５〜１０Ｖにし、上記Ｎウェル２０２のＮウェル電圧より高電圧にすることで、Ｎウェル２０２の電子を吸引しＮウェル２０２の電子濃度を下げる。この様子を図６R>６（ａ）で説明すると、キャリア調整用導電層２０３の電子エネルギーはＮウェル２０２のそれよりも低くなり、キャリア調整用絶縁層２０４に２×１０７Ｖ／ｃｍ程度の高電界が生じる。この高電界により、Ｎウェル２０２内の電子はキャリア調整用導電層２０３側に吸引させる。これにより、ソース用Ｐ型拡散層２０７とＮウェル２０２との接合面における電位障壁を高くすることで、Ｐｃｈ型ＭＯＳトランジスタの閾値を上げその動作のサブスレショールド域での正孔の拡散電流を減少させる。
【００３２】
これに対して、図５に示すようにゲート電圧Ｖｇｐ＝０ＶとなりＰｃｈ型ＭＯＳトランジスタが導通状態の場合には、上述キャリア調整電圧Ｖｑｐ＝−５Ｖ程度の負電圧とし上記Ｎウェル２０２のＮウェル電圧すなわちＶｓｐ＝２〜３Ｖより低電圧にすることで、キャリア調整用導電層２０３よりＮウェル２０２に電子を注入しＮウェル２０２の電子濃度を上げる。この様子を図６（ｂ）で説明すると、今度はＮウェル２０２の電子エネルギーがキャリア調整用導電層２０３のそれよりも低くなり、キャリア調整用絶縁層２０４にかかる２×１０7 Ｖ／ｃｍ程度の高電界により、Ｎウェル２０２内に電子が注入される。これにより、ソース用Ｐ型拡散層２０７とＮウェル２０２との接合面における電位障壁を下げ、Ｐｃｈ型ＭＯＳトランジスタの閾値を下げてスイッチング速度を速くする。
【００３３】
このような本発明の第２の実施形態の閾値制御装置によれば、Ｐｃｈ型ＭＯＳトランジスタを形成するＮウェル２０２に接する領域にキャリア調整用絶縁層２０４とキャリア調整用導電層２０３とを設け、Ｎウェルの電子の注入／吸引を通して、Ｐｃｈ型ＭＯＳトランジスタの閾値を自在に調整・制御することができ、Ｐｃｈ型ＭＯＳトランジスタの非導通状態の時にはリーク電流を低減して低消費電力化し、導通状態の時には動作の高速化が可能になる。そして、上記閾値制御装置によれば、Ｎウェル２０２とソース用Ｎ型拡散層２０７は共通結線しソース電圧Ｖｓｎ＝０Ｖに固定するために、ゲート電極２１０−Ｎウェル２０２間の電位差は余り大きくならず、ゲート絶縁膜の絶縁耐圧の劣化は防止される。また、Ｎウェル２０２は、キャリア調整用絶縁層２０４で囲われているために、従来の技術で説明したような寄生バイポーラ動作は全く生じなくなりラッチアップ耐圧を大幅に向上させるようになる。更に、Ｎウェル用Ｎ型拡散層２０６に接続する電極とソース用Ｎ型拡散層２０７に接続する電極を共通化し１つの配線にできるために、半導体集積回路の高密度化が容易になる。
【００３４】
上記の実施形態では、電子の注入／吸引を行うキャリア調整用導電層２０３とキャリア調整用絶縁層２０４をＮウェル２０２の底面全域および側面全域に形成していた。本発明では、これに限定するものではなく、積層するキャリア調整用導電層とキャリア調整用絶縁層をＮウェル２０２の底面の一部あるいは側面の一部に形成してもよい。なお、上記実施形態では電子の注入／吸引について説明しているが、その正反対の正孔の吸引／注入で行っても同様になることに触れておく。
【００３５】
次に、本発明の第３の実施形態の閾値制御装置の断面図を図７に示す。これは、Ｎｃｈ型ＭＯＳトランジスタの場合の閾値制御装置である。第１、第２の実施形態と異なり、この場合の特徴は、図７において、キャリア絶縁層であるキャリア調整用絶縁層３０３とキャリア導電層であるキャリア調整用電極３０４とをＰウェル３０２の上面に有する構成にある。図に示すように、Ｎ導電型の半導体基板３０１上にＰウェル３０２が形成され、このＰウェル３０２のＮｃｈ型ＭＯＳトランジスタを形成しない表面上に、キャリア調整用絶縁層３０３を介してキャリア調整用電極３０４が備えられ、キャリア調整用電極３０４およびＰウェル３０２間で正孔の注入あるいは吸引を行うようにする。ここで、キャリア調整用絶縁層３０３直下にＰウェル高濃度領域３０２ａを設けている。なお、キャリア調整用電極３０４と半導体基板３０１との間には第１層間絶縁膜３０５を設け絶縁分離するようにする。そして、第１の実施形態と同様に、半導体基板３０１がシリコン基板では、キャリア調整用電極３０４はＰ+ 型の多結晶シリコン膜、あるいはＰ+ 型の多結晶シリコンと高融点金属シリサイドの積層するポリサイド膜で構成し、キャリア調整用絶縁層３０４は膜厚２ｎｍ〜５ｎｍの窒化シリコン膜または酸窒化シリコン膜で構成する。あるいは、上記Ｐウェル高濃度領域３０２ａとキャリア調整用絶縁層３０４の間に０．２ｎｍ程度の酸化シリコン膜を形成する。このような閾値制御装置の基本構造において、Ｐウェル３０２は後述のＰウェル用Ｐ型拡散層を通して後述のソース電圧Ｖｓｎに固定される。
【００３６】
そして、上記Ｐウェル３０２内には閾値制御されるＮｃｈ型ＭＯＳトランジスタが形成される。すなわち、Ｐウェル３０２にＰウェル用Ｐ型拡散層３０６が形成され、コンタクトプラグ３０７を通してソース／ウェル共用配線３０８に接続される。同様に、ソース用Ｎ型拡散層３０９もコンタクトプラグ３０７を通してソース／ウェル共用配線３０８に接続され、ドレイン用Ｎ型拡散層３１０がコンタクトプラグを通してドレイン用配線３１１に接続される。そして、ソース用Ｎ型拡散層３０８とドレイン用Ｎ型拡散層３１０間の領域にゲート絶縁膜３１２、ゲート電極３１３が形成され、ゲート電極３１３はコンタクトプラグを通してゲート用配線３１４に接続される。更には、全面を被覆する第２層間絶縁膜３１５が形成される。ここで、ソース／ウェル共用配線３０８にはソース電圧Ｖｓｎが、ドレイン用配線３１１にはドレイン電圧Ｖｄｎが、そしてゲート用配線３１４にはゲート電圧Ｖｇｎがそれぞれ印加される。
【００３７】
以上のように構成された閾値制御装置について、その動作は、第１の実施形態で図２と図３を用いて説明した動作と同じである。この実施形態の閾値制御装置は、第１および第２の実施形態の場合よりもその製造方法が簡便であり、従来の半導体集積回路の製造方法と全く同様にして形成できるようになる。また、Ｐウェル用Ｐ型拡散層３０６とソース用Ｎ型拡散層３０９とを一部で重ねて形成し電極を共通化し１つの配線にするために、キャリア調整用絶縁層３０３とキャリア調整用電極３０４とをＰウェル３０２の上面に有する構成となるこの実施形態であっても半導体集積回路の高密度化が損なわれることはない。そして、第１および第２の実施形態で説明したのと全く同様の効果が生じるようになる。
【００３８】
次に、本発明の第４の実施形態の閾値制御装置の断面図を図８に示す。これは、Ｐｃｈ型ＭＯＳトランジスタの場合の閾値制御装置である。この場合も第３の実施形態と同様に、その特徴は、上述したキャリア調整用絶縁層とキャリア調整用電極とをＮウェルの上面に有する構成である。図８において、Ｐ導電型の半導体基板４０１上にＮウェル４０２が形成され、Ｐｃｈ型ＭＯＳトランジスタが形成されない上記Ｎウェル４０２の表面上に、キャリア調整用絶縁層４０３を介してキャリア調整用電極４０４が備えられ、キャリア調整用電極４０４およびＰウェル４０２間で電子の注入あるいは吸引を行うようにする。ここで、キャリア調整用絶縁層４０３直下にＮウェル高濃度領域４０２ａを設ける。なお、キャリア調整用電極４０４と半導体基板４０１との間には第１層間絶縁膜４０５を設け絶縁分離するようにする。そして、第２の実施形態と同様に、半導体基板４０１がシリコン基板では、キャリア調整用電極４０４はＮ+ 型の多結晶シリコン膜、あるいはＮ+ 型の多結晶シリコンと高融点金属シリサイドの積層するポリサイド膜で構成し、キャリア調整用絶縁層４０４は膜厚４ｎｍ〜６ｎｍの酸化シリコン膜で構成する。このような閾値制御装置の基本構造においては、Ｎウェル４０２は後述のＮウェル用Ｎ型拡散層を通して後述のソース電圧Ｖｓｐに固定される。
【００３９】
そして、上記Ｎウェル４０２内には閾値制御されるＰｃｈ型ＭＯＳトランジスタが形成される。すなわち、Ｎウェル４０２にＮウェル用Ｎ型拡散層４０６が形成され、コンタクトプラグ４０７を通してソース／ウェル共用配線４０８に接続される。同様に、ソース用Ｐ型拡散層４０９がコンタクトプラグ４０７を通してソース／ウェル共用配線４０８に接続され、ドレイン用Ｐ拡散層４１０がコンタクトプラグを通してドレイン用配線４１１に接続される。そして、ソース用Ｐ型拡散層４０９とドレイン用Ｐ拡散層４１０間の領域にゲート絶縁膜４１２、ゲート電極４１３が形成され、ゲート電極４１３はコンタクトプラグを通してゲート用配線４１４に接続される。更には、全面を被覆する第２層間絶縁膜４１５が形成される。ここで、ソース／ウェル共用配線４０８にはソース電圧Ｖｓｐが、ドレイン用配線４１１にはドレイン電圧Ｖｄｐが、そしてゲート用配線４１４にはゲート電圧Ｖｇｐがそれぞれ印加される。
【００４０】
以上のように構成された閾値制御装置について、その動作は、第２の実施形態で図５と図６を用いて説明した動作と同じである。この実施形態の閾値制御装置も、第３の実施形態で説明したように従来の半導体集積回路の製造方法と全く同様にして形成できる。また、ＮウェルＮ型拡散層４０６とソース用Ｐ型拡散層４０９とを一部で重ねて形成し電極を共通化し１つの配線にするために、キャリア調整用絶縁層４０３とキャリア調整用電極４０４とをＮウェル４０２の上面に有する構成となるこの実施形態であっても半導体集積回路の高密度化が損なわれることはない。そして、この場合も第１および第２の実施形態で説明したのと全く同様の効果が生じるようになる。
【００４１】
次に、本発明の第５の実施形態の閾値制御装置の断面図を図９に示す。これはＣＭＯＳトランジスタの場合の閾値制御装置であり、第１および第２の実施形態を併せた構造を有する構成である。以下、簡単に説明する。図９において、半導体基板５０１とＰウェル５０２との間にキャリア調整用導電層５０３が備えられ、キャリア調整用導電層５０３およびＰウェル５０２間で正孔の注入あるいは吸引を行うようにするキャリア調整用絶縁層５０４が上記キャリア調整用導電層５０３とＰウェル５０２間に備えられている。ここで、キャリア調整用絶縁層５０４と接する領域のＰウェル５０２の不純物濃度を高くし、Ｐウェル高濃度領域５０２ａが形成される。そして、上記キャリア調整用導電層５０３と半導体基板５０１との間には絶縁分離層５０５が設けられている。
【００４２】
そして、上記Ｐウェル５０２内には閾値制御されるＮｃｈ型ＭＯＳトランジスタが形成される。すなわち、Ｐウェル５０２にＰウェル用Ｐ型拡散層５０６が形成され、ソース用Ｎ型拡散層５０７とドレイン用Ｎ型拡散層５０８間の領域にゲート絶縁膜５０９、ゲート電極５１０が形成されている。ここで、Ｐウェル用Ｐ型拡散層５０６とソース用Ｎ型拡散層５０７にソース電圧Ｖｓｎが、ドレイン用Ｎ型拡散層５０８にドレイン電圧Ｖｄｎが、そしてゲート電極５１０にゲート電圧Ｖｇｎがそれぞれ印加される。
【００４３】
同様に、半導体基板５０１とＮウェル５１１との間にキャリア調整用導電層５１２が備えられ、キャリア調整用導電層５１２およびＮウェル５１１間で電子の注入あるいは吸引を行うようにするキャリア調整用絶縁層５１３が上記キャリア調整用導電層５１２とＮウェル５１１間に備えられる。ここで、キャリア調整用絶縁層５１３と接する領域のＮウェル５１１の不純物濃度を高くし、Ｎウェル高濃度領域５１１ａが形成される。そして、上記キャリア調整用導電層５１２と半導体基板５０１との間には絶縁分離層５０５が設けられている。
【００４４】
そして、上記Ｎウェル５１１内には閾値制御されるＰｃｈ型ＭＯＳトランジスタが形成される。すなわち、Ｎウェル５１１にＮウェル用Ｎ型拡散層５１４が形成され、ソース用Ｐ型拡散層５１５とドレイン用Ｐ拡散層５１６間の領域にゲート絶縁膜５１７、ゲート電極５１８が形成され、Ｎウェル用Ｎ型拡散層５１４とソース用Ｐ型拡散層５１５にソース電圧Ｖｓｐが、ドレイン用Ｐ型拡散層５１６にドレイン電圧Ｖｄｐが、そしてゲート電極５１８にゲート電圧Ｖｇｐがそれぞれ印加される。
【００４５】
第５の実施形態に基づいてＣＭＯＳ回路を形成すれば、半導体集積回路のスイッチング時の高速動作およびスタンバイ時の低消費電力化が可能になり、且つ、第１，２の実施形態で説明したゲート絶縁膜の絶縁耐圧の劣化防止、半導体集積回路の高密度化および半導体チップの面積低減化が容易になる。また、キャリア調整用絶縁層５０４，５１３あるいは絶縁分離層５０５のために、ＣＭＯＳ回路特有のサージラッチアップは皆無になる。
【００４６】
次に、本発明の第６の実施形態の閾値制御装置の断面図を図１０に示す。これもＣＭＯＳトランジスタの場合の閾値制御装置であり、第３および第４の実施形態を併せた構造を有する構成である。以下、簡単に説明する。Ｐ- 導電型の半導体基板６０１上にＰウェル６０２が形成され、このＰウェル６０２のＮｃｈ型ＭＯＳトランジスタが形成されない表面上に、キャリア調整用絶縁層６０３を介してキャリア調整用電極６０４が備えられ、キャリア調整用電極６０４およびＰウェル６０２間で正孔の注入あるいは吸引を行うようにする。ここで、キャリア調整用絶縁層６０３と接する領域のＰウェル６０２の不純物濃度を高くしてもよい。なお、キャリア調整用電極６０４と半導体基板６０１との間には第１層間絶縁膜６０５を設け絶縁分離するようにする。
【００４７】
そして、Ｐウェル６０２内に閾値制御されるＮｃｈ型ＭＯＳトランジスタが形成される。すなわち、Ｐウェル６０２にＰウェル用Ｐ型拡散層６０６が形成され、コンタクトプラグ６０７を通してソース／ウェル共用配線６０８に接続される。同様に、ソース用Ｎ型拡散層６０９がコンタクトプラグ６０７を通してソース／ウェル共用配線６０８に接続され、ドレイン用Ｎ型拡散層６１０がコンタクトプラグを通してドレイン用配線６１１に接続される。そして、ソース用Ｎ型拡散層６０８とドレイン用Ｎ型拡散層６１０間の領域にゲート絶縁膜６１２、ゲート電極６１３が形成され、ゲート電極６１３はコンタクトプラグを通してゲート用配線６１４に接続される。ここで、ソース／ウェル共用配線６０８にはソース電圧Ｖｓｎが、ドレイン用配線６１１にはドレイン電圧Ｖｄｎが、そしてゲート用配線６１４にはゲート電圧Ｖｇｎがそれぞれ印加される。
【００４８】
同様に、Ｐ- 導電型の半導体基板６０１上にＮウェル６１５が形成され、このＮウェル６１５のＰｃｈ型ＭＯＳトランジスタが形成されない表面上に、キャリア調整用絶縁層６１６を介してキャリア調整用電極６１７が備えられ、キャリア調整用電極６１７およびＮウェル６１５間で電子の注入あるいは吸引を行うようにする。ここで、キャリア調整用絶縁層６１６と接する領域のＮウェル６１５の不純物濃度を高くしてもよい。
【００４９】
そして、Ｎウェル６１５内には閾値制御されるＰｃｈ型ＭＯＳトランジスタが形成される。すなわち、Ｎウェル６１５にＮウェル用Ｎ型拡散層６１８が形成され、コンタクトプラグ６１９を通してソース／ウェル共用配線６２０に接続される。同様に、ソース用Ｐ型拡散層６２１がコンタクトプラグ６１９を通してソース／ウェル共用配線６２０に接続され、ドレイン用Ｐ拡散層６２２がコンタクトプラグを通してドレイン用配線６２３に接続される。そして、ソース用Ｐ型拡散層６２１とドレイン用Ｐ拡散層６２２間の領域にゲート絶縁膜６２４、ゲート電極６２５が形成され、ゲート電極６２５はコンタクトプラグを通してゲート用配線６２６に接続される。更には、全面を被覆する第２層間絶縁膜６２７が形成される。ここで、ソース／ウェル共用配線６２０にはソース電圧Ｖｓｐが、ドレイン用配線６２３にはドレイン電圧Ｖｄｐが、そしてゲート用配線６２６にはゲート電圧Ｖｇｐがそれぞれ印加される。
【００５０】
第６の実施形態に基づいてＣＭＯＳ回路を形成すれば、半導体集積回路のスイッチング時の高速動作およびスタンバイ時の低消費電力化が可能になり、ソース／ウェル共用電極の設置による素子面積増大の低減が容易で、半導体集積回路の高密度化および半導体チップの面積低減化が可能になる。そして、第３，４の実施形態に基づくゲート絶縁膜の絶縁耐圧の劣化防止が可能であり、ＣＭＯＳ回路特有のサージラッチアップも大幅に低減する。
【００５１】
上述したように、本発明の閾値制御装置では、キャリア導電層はキャリア供給源として機能し、キャリア絶縁層はウェルとキャリア導電層間でのキャリアバリアとして機能している。上記の実施形態では、キャリア導電層であるキャリア調整用導電層１０３，２０３，５０３，５１２、あるいはキャリア調整用電極３０４，４０４，６０４，６１７を多結晶シリコンで構成した場合について説明したが、その他の導電体材料たとえば高融点金属あるいはそのシリサイドについても同様に実施可能である。そして、キャリア絶縁層であるキャリア調整用絶縁層１０４，２０４，３０３，４０３，５０４，５１３，６０３，６１６として酸化タンタル膜、酸化ハフニウム膜等の金属酸化膜を用いても同様に実施可能である。
【００５２】
また、本発明は、上記の実施形態に限定されず、本発明の技術思想の範囲内において、実施形態は適宜に変更されうる。例えば、上記半導体基板としてＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いてもよい。このような基板の場合には、上記の実施形態において、必ずしもＰウェル、Ｎウェルを形成する必要はない。更には、半導体基板として化合物半導体基板を用いてもよい。このような場合には、キャリア絶縁層の代わりに基板よりもバンド幅の広い半導体膜を用いてもよいし、金属とのショットキー接合層を用いてもよい。これらもキャリア絶縁層と同様にキャリアバリアとして機能するからである。
【００５３】
【発明の効果】
以上のように本発明は、半導体基板へのキャリア注入あるいは半導体基板からのキャリア吸引によって、半導体基板上のＭＩＳＦＥＴの導通状態にその閾値を減少させ、上記ＭＩＳＦＥＴの非導通状態にその閾値を増大させるキャリア注入／吸引手段を設けることにより、ＭＩＳＦＥＴのスイッチング特性の高速化を可能にすると共に、ＭＩＳＦＥＴのゲート絶縁膜の絶縁耐性の向上、ＣＭＯＳ回路のサージラッチアップ耐性の向上、更には半導体集積回路の高密度化を可能にするという効果を有する閾値制御装置を提供することができるものである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における閾値制御装置の断面図
【図２】本発明の第１の実施形態における閾値制御装置の動作説明のタイミングチャート図
【図３】（ａ）本発明の第１の実施形態における正孔吸引動作でのバンドダイヤグラム
（ｂ）本発明の第１の実施形態における正孔注入動作でのバンドダイヤグラム
【図４】本発明の第２の実施形態における閾値制御装置の断面図
【図５】本発明の第２の実施形態における閾値制御装置の動作説明のタイミングチャート図
【図６】（ａ）本発明の第２の実施形態における電子吸引動作でのバンドダイヤグラム
（ｂ）本発明の第２の実施形態における電子注入動作でのバンドダイヤグラム
【図７】本発明の第３の実施形態における閾値制御装置の断面図
【図８】本発明の第４の実施形態における閾値制御装置の断面図
【図９】本発明の第５の実施形態における閾値制御装置の断面図
【図１０】本発明の第６の実施形態における閾値制御装置の断面図
【図１１】従来の閾値制御装置の断面図
【符号の説明】
１０１，２０１，３０１，４０１，５０１，６０１ 半導体基板
１０２，３０２，５０２，６０２ Ｐウェル
１０３，２０３，５０３，５１２ キャリア調整用導電層
１０４，２０４，３０３，４０３ キャリア調整用絶縁層
１０５，２０５，５０５ 絶縁分離層
１０６，３０６，５０６，６０６ Ｐウェル用Ｐ型拡散層
１０７，３０９，５０７，６０９ ソース用Ｎ型拡散層
１０８，３１０，５０８，６１０ ドレイン用Ｎ型拡散層
１０９，２０９，３１２，４１２ ゲート絶縁膜
１１０，２１０，３１３，４１３ ゲート電極
２０２，４０２，５１１，６１５ Ｎウェル
２０２ａ，４０２ａ，５１１ａ Ｎウェル高濃度領域
２０６，４０６，５１４，６１８ Ｎウェル用Ｎ型拡散層
２０７，４０９，５１５，６２１ ソース用Ｐ型拡散層
２０８，４１０，５１６，６２２ ドレイン用Ｐ型拡散層
３０２ａ，５０２ａ Ｐウェル高濃度領域
３０４，４０４，６０４，６１７ キャリア調整用電極
３０７，４０７，６０７ コンタクトプラグ
３０８，４０８，６０８，６２０ ソース／ウェル共用配線
３１１，４１１，６１１，６２３ ドレイン用配線
３１４，４１４，６１４，６２６ ゲート用配線
５０４，５１３，６０３，６１６ キャリア調整用絶縁層
５０９，５１７，６１２，６２４ ゲート絶縁膜
５１０，５１８，６１３，６２５ ゲート電極
Ｖｑｎ、Ｖｑｐ キャリア調整電圧
Ｖｓｎ、Ｖｓｐ ソース電圧
Ｖｇｎ、Ｖｇｐ ゲート電圧
Ｖｄｎ、Ｖｄｐ ドレイン電圧
【発明の属する技術分野】
本発明は、半導体集積回路を構成する絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）における閾値制御装置およびその動作方法に関する。
【０００２】
【従来の技術】
従来のＭＩＳＦＥＴの閾値制御装置は、図１１に示すように、例えば、Ｐ導電型の半導体基板７０１上に形成したＮウェル７０２、Ｎウェル７０２内に形成したＰウェル７０３、Ｐウェル７０３に形成したＰウェル用Ｐ型拡散層７０４、Ｐウェル７０３内に形成したＮチャネル（ｃｈ）型ＭＯＳトランジスタで構成される。ここで、Ｎｃｈ型ＭＯＳトランジスタは、上記Ｐウェル７０３内に形成されたソース用Ｎ型拡散層７０５、ドレイン用Ｎ型拡散層７０６、これ等に挟まれたゲート絶縁膜７０７、ゲート電極７０８で構成されている。そして、Ｐウェル用Ｐ型拡散層７０４にＰウェル電圧Ｖｓｕｂｎを印加し、上記Ｎｃｈ型ＭＯＳトランジスタの閾値を制御する。同様にして、Ｎウェル７０２に形成したＮウェル用Ｎ型拡散層７０９にＮウェル電圧Ｖｓｕｂｐを印加し、Ｎウェル７０２内に形成したＰｃｈ型ＭＯＳトランジスタの閾値を制御する。ここで、Ｐｃｈ型ＭＯＳトランジスタは、上記Ｎウェル７０２内に形成されたソース用Ｐ型拡散層７１０、ドレイン用Ｐ拡散層７１１、これ等に挟まれたゲート絶縁膜７１２、ゲート電極７１３で構成されている。なお、ソース用Ｎ型拡散層７０５（ソース用Ｐ型拡散層７１０）にソース電圧Ｖｓｎ（Ｖｓｐ）が、ドレイン用Ｎ型拡散層７０６（ドレイン用Ｐ拡散層７１１）にドレイン電圧Ｖｄｎ（Ｖｄｐ）が、そしてゲート電極７０８（７１３）にゲート電圧Ｖｇｎ（Ｖｇｐ）がそれぞれ印加される。
【０００３】
この閾値制御装置の動作は、Ｎｃｈ型ＭＯＳトランジスタの場合、その導通状態の時、すなわちゲート電極７０８のゲート電圧Ｖｇｎがアクティブ状態の時、Ｐウェル電圧Ｖｓｕｂｎを上昇させることによりソース用Ｎ型拡散層７０５とＰウェル７０３との間の閾値を下げ、スイッチング動作を速くする。
【０００４】
他方、Ｐｃｈ型ＭＯＳトランジスタの場合、その導通状態の時、すなわちゲート電極７１３のゲート電圧Ｖｇｐがアクティブ状態の時、Ｎウェル電圧Ｖｓｕｂｐを降下させることによりソース用Ｐ型拡散層７１０とＮウェル７０２との間の閾値を下げ、スイッチング動作を速くする。
【０００５】
この技術について調査をしたが、電界集中による劣化を防止するために酸化膜耐圧を高める方法（例えば特許文献１参照）程度の文献しか存在を確認できなかった。
【０００６】
【特許文献１】
特開平２−１４５２９号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のＭＩＳＦＥＴの閾値制御装置においては、Ｎｃｈ型ＭＯＳトランジスタの場合、第１に、Ｐウェル用Ｐ型拡散層７０４にかかるＰウェル電圧Ｖｓｕｂｎを降下させることによりゲート電極７０８−Ｐウェル７０３間の電位差が広がり、ゲート絶縁膜７０７の絶縁耐圧の劣化が起こり易くなる。第２に、Ｐウェル電圧Ｖｓｕｂｎとソース電圧Ｖｓｎが異なる電源から供給されるために、片方のみにサージが侵入してきた場合、Ｐウェル７０３とソース用Ｎ型拡散層７０５間の電位差上昇を招き、Ｎウェル７０２をコレクタ領域、Ｐウェル７０３をベース領域、ソース用Ｎ型拡散層７０５をエミッタ領域とする寄生ＮＰＮバイポーラトランジスタが作動し易くなり、いわゆるラッチアップ耐圧が低下する。第３に、Ｐウェル用Ｐ型拡散層７０４に接続する電極とソース用Ｎ型拡散層７０５に接続する電極を共通化できず、それぞれの独立した電極配線が必要となり半導体チップの面積が増大するという問題があった。
【０００８】
同様に、Ｐｃｈ型ＭＯＳトランジスタの場合、第１に、Ｎウェル用Ｎ型拡散層７０９にかかるＮウェル電圧Ｖｓｕｂｐを上昇することによりゲート電極７１３−Ｎウェル７０２間の電位差が広がり、ゲート絶縁膜７１２の絶縁耐圧の劣化が起こり易くなる。第２に、Ｎウェル電圧Ｖｓｕｂｐとソース電圧Ｖｓｐが異なる電源から供給されるために、片方のみにサージが侵入してきた場合、Ｎウェル７０２とソース用Ｐ型拡散層７１０間の電位差上昇を招き、Ｐウェル７０３をコレクタ領域、Ｎウェル７０２をベース領域、ソース用Ｐ型拡散層７１０をエミッタ領域とする寄生ＰＮＰバイポーラトランジスタが作動し易くなり、いわゆるラッチアップ耐圧が低下する。第３に、Ｎウェル用Ｎ型拡散層７０２に接続する電極とソース用Ｐ型拡散層７１０に接続する電極を共通化できず、それぞれの独立した電極配線が必要となり半導体チップの面積が増大するという問題があった。
【０００９】
本発明は、前記実情に鑑みてなされたもので、半導体集積回路に用いられるＭＩＳＦＥＴの閾値制御による高速化において、ゲート絶縁膜の絶縁耐圧の劣化を防止し、動作時のサージから生じるラッチアップ耐性の低下を防止し、更には半導体集積回路の高密度化を可能にすることのできる閾値制御装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の閾値制御装置は、半導体基板上のＭＩＳＦＥＴの閾値を調整する閾値制御装置であって、前記ＭＩＳＦＥＴのソース電極と、前記ＭＩＳＦＥＴの形成された前記半導体基板とを同電位とし、前記半導体基板へのキャリア注入あるいは前記半導体基板からのキャリア吸引によって前記ＭＩＳＦＥＴの導通状態にその閾値を減少させ前記ＭＩＳＦＥＴの非導通状態にその閾値を増大させるキャリア注入／吸引手段を具備した構成を有している。ここで、前記ＭＩＳＦＥＴが前記半導体基板上に形成したウェル層に設けられてもよい。
【００１１】
この構成により、ＭＩＳＦＥＴのソース電圧と半導体基板の電圧、あるいはソース電圧とウェル電圧を同じにして動作させるため、上述した従来の閾値制御装置と異なり、ゲート電極と半導体基板あるいはウェル層間の電位差は大きくならず、ゲート絶縁膜の絶縁耐圧の劣化は防止される。また、従来の技術で説明したような寄生バイポーラ動作は生じなくなりラッチアップ耐圧が大幅に向上する。また、ＭＩＳＦＥＴのスイッチング特性の高速化を可能にする。更に、半導体基板あるいはウェル層とＭＩＳＦＥＴのソース拡散層とを結線し共通配線に接続することが可能になる。従って、上記共通配線により、半導体集積回路の高密度化が容易になる。
【００１２】
そして、前記キャリア注入／吸引手段は、前記半導体基板表面あるいは前記ウェル層表面に積層したキャリア導電層／キャリア絶縁層の構造を含んで成るか、あるいは、前記キャリア注入／吸引手段は、前記ウェル層の底部の少なくとも一部あるいは側部の少なくとも一部に設けられたキャリア導電層／キャリア絶縁層の積層構造を含んで成る。ここで、前記半導体基板、絶縁分離層、キャリア導電層、キャリア絶縁層、ウェル層の順に積層した構造になっている。
【００１３】
この閾値制御装置において、上記キャリア導電層は半導体基板あるいはウェル層へのキャリア供給源として機能し、キャリア絶縁層はウェル層とキャリア導電層間でのキャリアバリアとして機能する。このような構成では、従来の技術のような電圧Ｖｓｕｂｎ（ｐ）を半導体基板あるいはウェル層に特別に印加する必要はなくなり、上述のようにＭＩＳＦＥＴのソース電圧と半導体基板の電圧、あるいはソース電圧とウェル電圧を同じにすることができるようになる。
【００１４】
そして、本発明の閾値制御装置では、前記半導体基板の不純物濃度が前記キャリア絶縁層との界面領域で高くなる、あるいは、前記ウェル層の不純物濃度が前記キャリア絶縁層との界面領域で高くなっている。
【００１５】
この構成により、キャリア導電層にキャリア注入／吸引のための電圧を印加するとき、半導体基板あるいはウェル層との界面領域での空乏層形成が抑制され、キャリア絶縁層に高い電界が生じるようになるために、キャリア注入／吸引が効率的にできるようになる。
【００１６】
また、本発明の閾値制御装置では、前記ＭＩＳＦＥＴがＮチャネル型ＭＩＳＦＥＴであり、前記キャリア導電層がＰ+ 型多結晶シリコンを含んで成り、前記キャリア絶縁層が窒化シリコンあるいは酸窒化シリコンを含んで成る。あるいは、前記ＭＩＳＦＥＴがＰチャネル型ＭＩＳＦＥＴであり、前記キャリア導電層がＮ+ 型多結晶シリコンを含んで成り、前記キャリア絶縁層が酸化シリコンを含んで成る。
【００１７】
このようなキャリア導電層の構成により、更にキャリア注入／吸引が効率的になる。また、上記のキャリア絶縁層の構成により、キャリアの注入／吸引時で生じ易いキャリア絶縁層の疲労／劣化が小さく抑えられるようになる。
【００１８】
本発明の閾値制御装置の動作方法は、前記Ｎチャネル型ＭＩＳＦＥＴが導通状態では、前記半導体基板あるいは前記ウェル層よりも高い電圧を前記キャリア導電層に印加し、前記キャリア絶縁層を通して、前記キャリア導電層から前記半導体基板あるいは前記ウェル層に正孔を注入し、前記Ｎチャネル型ＭＩＳＦＥＴが非導通状態では、前記半導体基板あるいは前記ウェル層よりも低い電圧を前記キャリア導電層に印加し、前記キャリア絶縁層を通して、前記半導体基板あるいは前記ウェル層から前記キャリア導電層に正孔を吸引する。
【００１９】
また、本発明の閾値制御装置の動作方法は、前記Ｐチャネル型ＭＩＳＦＥＴが導通状態では、前記半導体基板あるいは前記ウェル層よりも低い電圧を前記キャリア導電層に印加し、前記キャリア絶縁層を通して、前記キャリア導電層から前記半導体基板あるいは前記ウェル層に電子を注入し、前記Ｐチャネル型ＭＩＳＦＥＴが非導通状態では、前記半導体基板あるいは前記ウェル層よりも高い電圧を前記キャリア導電層に印加し、前記キャリア絶縁層を通して、前記半導体基板あるいは前記ウェル層から前記キャリア導電層に電子を吸引する。
【００２０】
この動作方法により、ＭＩＳＦＥＴのスイッチング特性の高速化、半導体集積回路のスタンバイ時のリーク電流の低減を可能にすると共に、ゲート絶縁膜の絶縁耐圧の劣化防止による絶縁耐性の向上、ＣＭＯＳ回路のサージラッチアップ耐性の向上、更には半導体集積回路の高密度化を容易にする。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態の閾値制御装置およびその動作方法について、図面を用いて説明する。
本発明の第１の実施形態の閾値制御装置の断面図を図１に示す。これはＮｃｈ型ＭＯＳトランジスタの場合の閾値制御装置である。図１において、閾値制御装置は、半導体基板１０１とＰウェル１０２との間に設けられたキャリア導電層であるキャリア調整用導電層１０３と、キャリア調整用導電層１０３および上記Ｐウェル１０２間で行われる正孔の注入あるいは吸引を調整する、Ｐウェル１０２とキャリア調整用導電層１０３との間に設けられた、キャリア絶縁層であるキャリア調整用絶縁層１０４と、上記キャリア調整用導電層１０３と半導体基板１０１との間に設けられた絶縁分離層１０５とを有する構成である。すなわち、ＭＩＳＦＥＴの周囲を囲むように、キャリア調整用絶縁層１０４、さらにその外側にキャリア調整用導電層１０３、絶縁分離層１０５が順次形成されている。ここで、半導体基板１０１がシリコン基板では、キャリア調整用導電層１０３はＰ+型の多結晶シリコン膜で構成し、キャリア調整用絶縁層１０４は膜厚２ｎｍ〜５ｎｍの窒化シリコン膜あるいは酸窒化シリコン膜で構成する。ここで、Ｐウェル１０２とキャリア調整用絶縁層１０４の間に０．２ｎｍ厚の酸化シリコン膜を形成するとよい。また、絶縁分離層１０５は膜厚５０ｎｍ程度の酸化シリコン膜で構成する。このような閾値制御装置の基本構造においては、キャリア導電層であるキャリア調整用導電層１０３にキャリア調整電圧Ｖｑｎに２種類の電圧が印加され、Ｐウェル１０２は後述するＰウェル用Ｐ型拡散層１０６を通してソース電圧Ｖｓｎに固定される。
【００２２】
そして、上記Ｐウェル１０２内には閾値制御されるＮｃｈ型ＭＯＳトランジスタが形成される。すなわち、Ｐウェル１０２にＰウェル用Ｐ型拡散層１０６が形成され、ソース用Ｎ型拡散層１０７とドレイン用Ｎ型拡散層１０８間の領域にゲート絶縁膜１０９、ゲート電極１１０が形成されている。上記ゲート絶縁膜１０９は酸化シリコン膜、金属酸化膜あるいは金属シリケート誘電体膜等で構成され、ゲート電極１１０は高融点金属のポリサイド膜、ポリメタル膜等で構成される。そして、Ｐウェル用Ｐ型拡散層１０６とソース用Ｎ型拡散層１０７の共通結線を行い、Ｐウェル１０２とソース用Ｎ型拡散層１０７にソース電圧Ｖｓｎが、ドレイン用Ｎ型拡散層１０８にドレイン電圧Ｖｄｎが、そしてゲート電極１１０にゲート電圧Ｖｇｎがそれぞれ印加される。
【００２３】
以上のように構成された閾値制御装置について、図２と図３を用いてその動作を説明する。図２は、本発明の動作時での印加電圧のタイミングチャートであり、図３は正孔注入／吸引時でのバンドダイヤグラムである。
【００２４】
図２に示すように、Ｐウェル１０２のＰウェル電圧をソース電圧Ｖｓｎ＝０Ｖに固定する。そして、ゲート電圧Ｖｇｎ＝０ＶとしＮｃｈ型ＭＯＳトランジスタが非導通状態の場合には、上述のキャリア調整用導電層１０３に印加するキャリア調整電圧Ｖｑｎ＝−５〜−１０Ｖと負電圧にし、上記Ｐウェル１０２のＰウェル電圧よりも低電圧にすることで、Ｐウェル１０２に存在する正孔をキャリア調整用導電層１０３側に吸引しＰウェル１０２内の正孔濃度を下げる。この様子を図３（ａ）で説明すると、キャリア調整用導電層１０３の電子エネルギーはＰウェル１０２のそれよりも高くなり、キャリア絶縁層であるキャリア調整用絶縁層１０４に１〜５×１０７Ｖ／ｃｍ程度の高電界が生じる。この高電界により、Ｐウェル１０２内の正孔をキャリア調整用導電層１０３側に吸引させる。これにより、ソース用Ｎ型拡散層１０７とＰウェル１０２との接合面における電位障壁が高くなりＮｃｈ型ＭＯＳトランジスタの閾値が上がり、その動作のサブスレショールド域での電子の拡散電流が減少する。
【００２５】
これに対して、図２に示すようにＮｃｈ型ＭＯＳトランジスタの動作電圧、例えばゲート電圧Ｖｇｎ＝２〜３ＶとしＮｃｈ型ＭＯＳトランジスタが導通状態の場合には、上述キャリア調整電圧Ｖｑｎ＝５〜１０Ｖ程度にすることで、キャリア調整用導電層１０３よりＰウェル１０２に正孔を注入しキャリア濃度を上げる。この様子を図３（ｂ）で説明すると、今度はＰウェル１０２の電子エネルギーがキャリア調整用導電層１０３のそれよりも高くなり、キャリア調整用絶縁層１０４にかかる４×１０7 Ｖ／ｃｍ程度の高電界により、Ｐウェル１０２内に正孔が注入される。これにより、ソース用Ｎ型拡散層１０７とＰウェル１０２との接合面における電位障壁を下げ、Ｎｃｈ型ＭＯＳトランジスタの閾値を下げてスイッチング速度を速くする。
【００２６】
このような本発明の第１の実施形態の閾値制御装置によれば、Ｎｃｈ型ＭＯＳトランジスタを形成するＰウェルに接する領域にキャリア絶縁層であるキャリア調整用絶縁層とキャリア導電層であるキャリア調整用導電層とを設け、Ｐウェルの正孔の注入／吸引を通して、Ｎｃｈ型ＭＯＳトランジスタの閾値を自在に調整・制御することができ、Ｎｃｈ型ＭＯＳトランジスタの非導通状態の時にはリーク電流を低減して低消費電力化し、導通状態の時には動作の高速化が可能になる。そして、上記閾値制御装置によれば、Ｐウェル１０２とソース用Ｎ型拡散層１０７は共通結線しソース電圧Ｖｓｎ＝０Ｖに固定するために、ゲート電極１１０−Ｐウェル１０２間の電位差は余り大きくならず、ゲート絶縁膜の絶縁耐圧の劣化は防止される。また、Ｐウェル１０２は、キャリア調整用絶縁層１０４で囲われているために、従来の技術で説明したような寄生バイポーラ動作は全く生じなくなりラッチアップ耐圧を大幅に向上させるようになる。更に、Ｐウェル用Ｐ型拡散層１０６に接続する電極とソース用Ｎ型拡散層１０７に接続する電極を共通化し１つの配線にできるために、半導体集積回路の高密度化が容易になる。本発明の閾値制御装置では、上記キャリア導電層はキャリア供給源として機能し、キャリア絶縁層はウェル層とキャリア導電層間でのキャリアバリアとして機能している。このような機能は、特に言及しなくても以下の全ての実施形態で同じである。
【００２７】
上記の実施形態では、正孔の注入／吸引を行うキャリア調整用導電層１０３とキャリア調整用絶縁層１０４をＰウェルの底面全域および側面全域に形成していた。本発明はこれに限定するものではなく、積層するキャリア調整用導電層とキャリア調整用絶縁層をＰウェルの底面の一部あるいは側面の一部に形成してもよい。また、上記の実施形態では、キャリア調整用絶縁層に接するＰウェル層を高濃度領域にするのがのぞましい。このようにすると正孔の注入が効率的になる。これは、図３（ｂ）で説明したところで、キャリア調整電圧Ｖｑｎに正電圧が印加される時に、Ｐウェル１０２とキャリア調整用絶縁層１０４の界面領域でのバンドベンディングが小さくなり、キャリア調整用絶縁層１０４に高電界が形成でき易くなるからである。なお、上記実施形態では正孔の注入／吸引について説明しているが、逆に正孔の注入に対して電子の吸引を行い、正孔の吸引に対して電子の注入を行っても同様になることに触れておく。
【００２８】
次に、本発明の第２の実施形態の閾値制御装置の断面図を図４に示す。これは、Ｐｃｈ型ＭＯＳトランジスタの場合の閾値制御装置である。図４において、閾値制御装置は、半導体基板２０１とＮウェル２０２との間に設けられたキャリア調整用導電層２０３と、キャリア調整用導電層２０３および上記Ｎウェル２０２間で行われる電子の注入あるいは吸引を調整する、Ｎウェル２０２とキャリア調整用導電層２０３と間に設けられたキャリア調整用絶縁層２０４と、上記キャリア調整用導電層２０３と半導体基板２０１との間に設けられた絶縁分離層２０５とを有する構成である。ここで、キャリア調整用絶縁層２０４と接する領域のＮウェル２０２の不純物濃度を高くし、Ｎウェル高濃度領域２０２ａを形成する。そして、半導体基板２０１がシリコン基板では、キャリア調整用導電層２０３はＮ+ 型の多結晶シリコン膜で構成し、キャリア調整用絶縁層２０４は膜厚３ｎｍ〜６ｎｍの酸化シリコン膜で構成する。なお、絶縁分離層２０５は膜厚５０ｎｍ程度の酸化シリコン膜で構成する。これがＰｃｈ型ＭＯＳトランジスタに適用する閾値制御装置の基本構造である。この場合も、キャリア調整用導電層２０３に調整電圧Ｖｑｐに２種類の電圧が印加され、Ｎウェル２０２は後述するＮウェル用Ｎ型拡散層２０６を通してソース電圧Ｖｓｐに固定される。
【００２９】
そして、上記Ｎウェル２０２内には閾値制御されるＰｃｈ型ＭＯＳトランジスタが形成される。すなわち、Ｎウェル２０２にＮウェル用Ｎ型拡散層２０６が形成され、ソース用Ｐ型拡散層２０７とドレイン用Ｐ拡散層２０８間の領域にゲート絶縁膜２０９、ゲート電極２１０が形成される。ここで、Ｎウェル用Ｎ型拡散層２０６とソース用Ｐ型拡散層２０７の共通結線を行い、Ｎウェル２０２とソース用Ｐ型拡散層２０７にソース電圧Ｖｓｐが、ドレイン用Ｐ型拡散層２０８にドレイン電圧Ｖｄｐが、そしてゲート電極２１０にゲート電圧Ｖｇｐがそれぞれ印加される。
【００３０】
以上のように構成された閾値制御装置について、図５と図６を用いてその動作を説明する。図５は、この実施形態の場合の印加電圧のタイミングチャートであり、図６は電子注入／吸引時でのバンドダイヤグラムである。
【００３１】
図５に示すように、Ｎウェル２０２のＮウェル電圧はソース用Ｐ型拡散層２０７と共に、Ｐｃｈ型ＭＯＳトランジスタの動作電圧、例えばソース電圧Ｖｓｐ＝２〜３Ｖの正電圧に固定する。そして、ゲート電圧Ｖｇｐ＝２〜３Ｖの正電圧となりＰｃｈ型ＭＯＳトランジスタが非導通状態の場合には、上述のキャリア調整用導電層２０３に印加するキャリア調整電圧Ｖｑｐ＝５〜１０Ｖにし、上記Ｎウェル２０２のＮウェル電圧より高電圧にすることで、Ｎウェル２０２の電子を吸引しＮウェル２０２の電子濃度を下げる。この様子を図６R>６（ａ）で説明すると、キャリア調整用導電層２０３の電子エネルギーはＮウェル２０２のそれよりも低くなり、キャリア調整用絶縁層２０４に２×１０７Ｖ／ｃｍ程度の高電界が生じる。この高電界により、Ｎウェル２０２内の電子はキャリア調整用導電層２０３側に吸引させる。これにより、ソース用Ｐ型拡散層２０７とＮウェル２０２との接合面における電位障壁を高くすることで、Ｐｃｈ型ＭＯＳトランジスタの閾値を上げその動作のサブスレショールド域での正孔の拡散電流を減少させる。
【００３２】
これに対して、図５に示すようにゲート電圧Ｖｇｐ＝０ＶとなりＰｃｈ型ＭＯＳトランジスタが導通状態の場合には、上述キャリア調整電圧Ｖｑｐ＝−５Ｖ程度の負電圧とし上記Ｎウェル２０２のＮウェル電圧すなわちＶｓｐ＝２〜３Ｖより低電圧にすることで、キャリア調整用導電層２０３よりＮウェル２０２に電子を注入しＮウェル２０２の電子濃度を上げる。この様子を図６（ｂ）で説明すると、今度はＮウェル２０２の電子エネルギーがキャリア調整用導電層２０３のそれよりも低くなり、キャリア調整用絶縁層２０４にかかる２×１０7 Ｖ／ｃｍ程度の高電界により、Ｎウェル２０２内に電子が注入される。これにより、ソース用Ｐ型拡散層２０７とＮウェル２０２との接合面における電位障壁を下げ、Ｐｃｈ型ＭＯＳトランジスタの閾値を下げてスイッチング速度を速くする。
【００３３】
このような本発明の第２の実施形態の閾値制御装置によれば、Ｐｃｈ型ＭＯＳトランジスタを形成するＮウェル２０２に接する領域にキャリア調整用絶縁層２０４とキャリア調整用導電層２０３とを設け、Ｎウェルの電子の注入／吸引を通して、Ｐｃｈ型ＭＯＳトランジスタの閾値を自在に調整・制御することができ、Ｐｃｈ型ＭＯＳトランジスタの非導通状態の時にはリーク電流を低減して低消費電力化し、導通状態の時には動作の高速化が可能になる。そして、上記閾値制御装置によれば、Ｎウェル２０２とソース用Ｎ型拡散層２０７は共通結線しソース電圧Ｖｓｎ＝０Ｖに固定するために、ゲート電極２１０−Ｎウェル２０２間の電位差は余り大きくならず、ゲート絶縁膜の絶縁耐圧の劣化は防止される。また、Ｎウェル２０２は、キャリア調整用絶縁層２０４で囲われているために、従来の技術で説明したような寄生バイポーラ動作は全く生じなくなりラッチアップ耐圧を大幅に向上させるようになる。更に、Ｎウェル用Ｎ型拡散層２０６に接続する電極とソース用Ｎ型拡散層２０７に接続する電極を共通化し１つの配線にできるために、半導体集積回路の高密度化が容易になる。
【００３４】
上記の実施形態では、電子の注入／吸引を行うキャリア調整用導電層２０３とキャリア調整用絶縁層２０４をＮウェル２０２の底面全域および側面全域に形成していた。本発明では、これに限定するものではなく、積層するキャリア調整用導電層とキャリア調整用絶縁層をＮウェル２０２の底面の一部あるいは側面の一部に形成してもよい。なお、上記実施形態では電子の注入／吸引について説明しているが、その正反対の正孔の吸引／注入で行っても同様になることに触れておく。
【００３５】
次に、本発明の第３の実施形態の閾値制御装置の断面図を図７に示す。これは、Ｎｃｈ型ＭＯＳトランジスタの場合の閾値制御装置である。第１、第２の実施形態と異なり、この場合の特徴は、図７において、キャリア絶縁層であるキャリア調整用絶縁層３０３とキャリア導電層であるキャリア調整用電極３０４とをＰウェル３０２の上面に有する構成にある。図に示すように、Ｎ導電型の半導体基板３０１上にＰウェル３０２が形成され、このＰウェル３０２のＮｃｈ型ＭＯＳトランジスタを形成しない表面上に、キャリア調整用絶縁層３０３を介してキャリア調整用電極３０４が備えられ、キャリア調整用電極３０４およびＰウェル３０２間で正孔の注入あるいは吸引を行うようにする。ここで、キャリア調整用絶縁層３０３直下にＰウェル高濃度領域３０２ａを設けている。なお、キャリア調整用電極３０４と半導体基板３０１との間には第１層間絶縁膜３０５を設け絶縁分離するようにする。そして、第１の実施形態と同様に、半導体基板３０１がシリコン基板では、キャリア調整用電極３０４はＰ+ 型の多結晶シリコン膜、あるいはＰ+ 型の多結晶シリコンと高融点金属シリサイドの積層するポリサイド膜で構成し、キャリア調整用絶縁層３０４は膜厚２ｎｍ〜５ｎｍの窒化シリコン膜または酸窒化シリコン膜で構成する。あるいは、上記Ｐウェル高濃度領域３０２ａとキャリア調整用絶縁層３０４の間に０．２ｎｍ程度の酸化シリコン膜を形成する。このような閾値制御装置の基本構造において、Ｐウェル３０２は後述のＰウェル用Ｐ型拡散層を通して後述のソース電圧Ｖｓｎに固定される。
【００３６】
そして、上記Ｐウェル３０２内には閾値制御されるＮｃｈ型ＭＯＳトランジスタが形成される。すなわち、Ｐウェル３０２にＰウェル用Ｐ型拡散層３０６が形成され、コンタクトプラグ３０７を通してソース／ウェル共用配線３０８に接続される。同様に、ソース用Ｎ型拡散層３０９もコンタクトプラグ３０７を通してソース／ウェル共用配線３０８に接続され、ドレイン用Ｎ型拡散層３１０がコンタクトプラグを通してドレイン用配線３１１に接続される。そして、ソース用Ｎ型拡散層３０８とドレイン用Ｎ型拡散層３１０間の領域にゲート絶縁膜３１２、ゲート電極３１３が形成され、ゲート電極３１３はコンタクトプラグを通してゲート用配線３１４に接続される。更には、全面を被覆する第２層間絶縁膜３１５が形成される。ここで、ソース／ウェル共用配線３０８にはソース電圧Ｖｓｎが、ドレイン用配線３１１にはドレイン電圧Ｖｄｎが、そしてゲート用配線３１４にはゲート電圧Ｖｇｎがそれぞれ印加される。
【００３７】
以上のように構成された閾値制御装置について、その動作は、第１の実施形態で図２と図３を用いて説明した動作と同じである。この実施形態の閾値制御装置は、第１および第２の実施形態の場合よりもその製造方法が簡便であり、従来の半導体集積回路の製造方法と全く同様にして形成できるようになる。また、Ｐウェル用Ｐ型拡散層３０６とソース用Ｎ型拡散層３０９とを一部で重ねて形成し電極を共通化し１つの配線にするために、キャリア調整用絶縁層３０３とキャリア調整用電極３０４とをＰウェル３０２の上面に有する構成となるこの実施形態であっても半導体集積回路の高密度化が損なわれることはない。そして、第１および第２の実施形態で説明したのと全く同様の効果が生じるようになる。
【００３８】
次に、本発明の第４の実施形態の閾値制御装置の断面図を図８に示す。これは、Ｐｃｈ型ＭＯＳトランジスタの場合の閾値制御装置である。この場合も第３の実施形態と同様に、その特徴は、上述したキャリア調整用絶縁層とキャリア調整用電極とをＮウェルの上面に有する構成である。図８において、Ｐ導電型の半導体基板４０１上にＮウェル４０２が形成され、Ｐｃｈ型ＭＯＳトランジスタが形成されない上記Ｎウェル４０２の表面上に、キャリア調整用絶縁層４０３を介してキャリア調整用電極４０４が備えられ、キャリア調整用電極４０４およびＰウェル４０２間で電子の注入あるいは吸引を行うようにする。ここで、キャリア調整用絶縁層４０３直下にＮウェル高濃度領域４０２ａを設ける。なお、キャリア調整用電極４０４と半導体基板４０１との間には第１層間絶縁膜４０５を設け絶縁分離するようにする。そして、第２の実施形態と同様に、半導体基板４０１がシリコン基板では、キャリア調整用電極４０４はＮ+ 型の多結晶シリコン膜、あるいはＮ+ 型の多結晶シリコンと高融点金属シリサイドの積層するポリサイド膜で構成し、キャリア調整用絶縁層４０４は膜厚４ｎｍ〜６ｎｍの酸化シリコン膜で構成する。このような閾値制御装置の基本構造においては、Ｎウェル４０２は後述のＮウェル用Ｎ型拡散層を通して後述のソース電圧Ｖｓｐに固定される。
【００３９】
そして、上記Ｎウェル４０２内には閾値制御されるＰｃｈ型ＭＯＳトランジスタが形成される。すなわち、Ｎウェル４０２にＮウェル用Ｎ型拡散層４０６が形成され、コンタクトプラグ４０７を通してソース／ウェル共用配線４０８に接続される。同様に、ソース用Ｐ型拡散層４０９がコンタクトプラグ４０７を通してソース／ウェル共用配線４０８に接続され、ドレイン用Ｐ拡散層４１０がコンタクトプラグを通してドレイン用配線４１１に接続される。そして、ソース用Ｐ型拡散層４０９とドレイン用Ｐ拡散層４１０間の領域にゲート絶縁膜４１２、ゲート電極４１３が形成され、ゲート電極４１３はコンタクトプラグを通してゲート用配線４１４に接続される。更には、全面を被覆する第２層間絶縁膜４１５が形成される。ここで、ソース／ウェル共用配線４０８にはソース電圧Ｖｓｐが、ドレイン用配線４１１にはドレイン電圧Ｖｄｐが、そしてゲート用配線４１４にはゲート電圧Ｖｇｐがそれぞれ印加される。
【００４０】
以上のように構成された閾値制御装置について、その動作は、第２の実施形態で図５と図６を用いて説明した動作と同じである。この実施形態の閾値制御装置も、第３の実施形態で説明したように従来の半導体集積回路の製造方法と全く同様にして形成できる。また、ＮウェルＮ型拡散層４０６とソース用Ｐ型拡散層４０９とを一部で重ねて形成し電極を共通化し１つの配線にするために、キャリア調整用絶縁層４０３とキャリア調整用電極４０４とをＮウェル４０２の上面に有する構成となるこの実施形態であっても半導体集積回路の高密度化が損なわれることはない。そして、この場合も第１および第２の実施形態で説明したのと全く同様の効果が生じるようになる。
【００４１】
次に、本発明の第５の実施形態の閾値制御装置の断面図を図９に示す。これはＣＭＯＳトランジスタの場合の閾値制御装置であり、第１および第２の実施形態を併せた構造を有する構成である。以下、簡単に説明する。図９において、半導体基板５０１とＰウェル５０２との間にキャリア調整用導電層５０３が備えられ、キャリア調整用導電層５０３およびＰウェル５０２間で正孔の注入あるいは吸引を行うようにするキャリア調整用絶縁層５０４が上記キャリア調整用導電層５０３とＰウェル５０２間に備えられている。ここで、キャリア調整用絶縁層５０４と接する領域のＰウェル５０２の不純物濃度を高くし、Ｐウェル高濃度領域５０２ａが形成される。そして、上記キャリア調整用導電層５０３と半導体基板５０１との間には絶縁分離層５０５が設けられている。
【００４２】
そして、上記Ｐウェル５０２内には閾値制御されるＮｃｈ型ＭＯＳトランジスタが形成される。すなわち、Ｐウェル５０２にＰウェル用Ｐ型拡散層５０６が形成され、ソース用Ｎ型拡散層５０７とドレイン用Ｎ型拡散層５０８間の領域にゲート絶縁膜５０９、ゲート電極５１０が形成されている。ここで、Ｐウェル用Ｐ型拡散層５０６とソース用Ｎ型拡散層５０７にソース電圧Ｖｓｎが、ドレイン用Ｎ型拡散層５０８にドレイン電圧Ｖｄｎが、そしてゲート電極５１０にゲート電圧Ｖｇｎがそれぞれ印加される。
【００４３】
同様に、半導体基板５０１とＮウェル５１１との間にキャリア調整用導電層５１２が備えられ、キャリア調整用導電層５１２およびＮウェル５１１間で電子の注入あるいは吸引を行うようにするキャリア調整用絶縁層５１３が上記キャリア調整用導電層５１２とＮウェル５１１間に備えられる。ここで、キャリア調整用絶縁層５１３と接する領域のＮウェル５１１の不純物濃度を高くし、Ｎウェル高濃度領域５１１ａが形成される。そして、上記キャリア調整用導電層５１２と半導体基板５０１との間には絶縁分離層５０５が設けられている。
【００４４】
そして、上記Ｎウェル５１１内には閾値制御されるＰｃｈ型ＭＯＳトランジスタが形成される。すなわち、Ｎウェル５１１にＮウェル用Ｎ型拡散層５１４が形成され、ソース用Ｐ型拡散層５１５とドレイン用Ｐ拡散層５１６間の領域にゲート絶縁膜５１７、ゲート電極５１８が形成され、Ｎウェル用Ｎ型拡散層５１４とソース用Ｐ型拡散層５１５にソース電圧Ｖｓｐが、ドレイン用Ｐ型拡散層５１６にドレイン電圧Ｖｄｐが、そしてゲート電極５１８にゲート電圧Ｖｇｐがそれぞれ印加される。
【００４５】
第５の実施形態に基づいてＣＭＯＳ回路を形成すれば、半導体集積回路のスイッチング時の高速動作およびスタンバイ時の低消費電力化が可能になり、且つ、第１，２の実施形態で説明したゲート絶縁膜の絶縁耐圧の劣化防止、半導体集積回路の高密度化および半導体チップの面積低減化が容易になる。また、キャリア調整用絶縁層５０４，５１３あるいは絶縁分離層５０５のために、ＣＭＯＳ回路特有のサージラッチアップは皆無になる。
【００４６】
次に、本発明の第６の実施形態の閾値制御装置の断面図を図１０に示す。これもＣＭＯＳトランジスタの場合の閾値制御装置であり、第３および第４の実施形態を併せた構造を有する構成である。以下、簡単に説明する。Ｐ- 導電型の半導体基板６０１上にＰウェル６０２が形成され、このＰウェル６０２のＮｃｈ型ＭＯＳトランジスタが形成されない表面上に、キャリア調整用絶縁層６０３を介してキャリア調整用電極６０４が備えられ、キャリア調整用電極６０４およびＰウェル６０２間で正孔の注入あるいは吸引を行うようにする。ここで、キャリア調整用絶縁層６０３と接する領域のＰウェル６０２の不純物濃度を高くしてもよい。なお、キャリア調整用電極６０４と半導体基板６０１との間には第１層間絶縁膜６０５を設け絶縁分離するようにする。
【００４７】
そして、Ｐウェル６０２内に閾値制御されるＮｃｈ型ＭＯＳトランジスタが形成される。すなわち、Ｐウェル６０２にＰウェル用Ｐ型拡散層６０６が形成され、コンタクトプラグ６０７を通してソース／ウェル共用配線６０８に接続される。同様に、ソース用Ｎ型拡散層６０９がコンタクトプラグ６０７を通してソース／ウェル共用配線６０８に接続され、ドレイン用Ｎ型拡散層６１０がコンタクトプラグを通してドレイン用配線６１１に接続される。そして、ソース用Ｎ型拡散層６０８とドレイン用Ｎ型拡散層６１０間の領域にゲート絶縁膜６１２、ゲート電極６１３が形成され、ゲート電極６１３はコンタクトプラグを通してゲート用配線６１４に接続される。ここで、ソース／ウェル共用配線６０８にはソース電圧Ｖｓｎが、ドレイン用配線６１１にはドレイン電圧Ｖｄｎが、そしてゲート用配線６１４にはゲート電圧Ｖｇｎがそれぞれ印加される。
【００４８】
同様に、Ｐ- 導電型の半導体基板６０１上にＮウェル６１５が形成され、このＮウェル６１５のＰｃｈ型ＭＯＳトランジスタが形成されない表面上に、キャリア調整用絶縁層６１６を介してキャリア調整用電極６１７が備えられ、キャリア調整用電極６１７およびＮウェル６１５間で電子の注入あるいは吸引を行うようにする。ここで、キャリア調整用絶縁層６１６と接する領域のＮウェル６１５の不純物濃度を高くしてもよい。
【００４９】
そして、Ｎウェル６１５内には閾値制御されるＰｃｈ型ＭＯＳトランジスタが形成される。すなわち、Ｎウェル６１５にＮウェル用Ｎ型拡散層６１８が形成され、コンタクトプラグ６１９を通してソース／ウェル共用配線６２０に接続される。同様に、ソース用Ｐ型拡散層６２１がコンタクトプラグ６１９を通してソース／ウェル共用配線６２０に接続され、ドレイン用Ｐ拡散層６２２がコンタクトプラグを通してドレイン用配線６２３に接続される。そして、ソース用Ｐ型拡散層６２１とドレイン用Ｐ拡散層６２２間の領域にゲート絶縁膜６２４、ゲート電極６２５が形成され、ゲート電極６２５はコンタクトプラグを通してゲート用配線６２６に接続される。更には、全面を被覆する第２層間絶縁膜６２７が形成される。ここで、ソース／ウェル共用配線６２０にはソース電圧Ｖｓｐが、ドレイン用配線６２３にはドレイン電圧Ｖｄｐが、そしてゲート用配線６２６にはゲート電圧Ｖｇｐがそれぞれ印加される。
【００５０】
第６の実施形態に基づいてＣＭＯＳ回路を形成すれば、半導体集積回路のスイッチング時の高速動作およびスタンバイ時の低消費電力化が可能になり、ソース／ウェル共用電極の設置による素子面積増大の低減が容易で、半導体集積回路の高密度化および半導体チップの面積低減化が可能になる。そして、第３，４の実施形態に基づくゲート絶縁膜の絶縁耐圧の劣化防止が可能であり、ＣＭＯＳ回路特有のサージラッチアップも大幅に低減する。
【００５１】
上述したように、本発明の閾値制御装置では、キャリア導電層はキャリア供給源として機能し、キャリア絶縁層はウェルとキャリア導電層間でのキャリアバリアとして機能している。上記の実施形態では、キャリア導電層であるキャリア調整用導電層１０３，２０３，５０３，５１２、あるいはキャリア調整用電極３０４，４０４，６０４，６１７を多結晶シリコンで構成した場合について説明したが、その他の導電体材料たとえば高融点金属あるいはそのシリサイドについても同様に実施可能である。そして、キャリア絶縁層であるキャリア調整用絶縁層１０４，２０４，３０３，４０３，５０４，５１３，６０３，６１６として酸化タンタル膜、酸化ハフニウム膜等の金属酸化膜を用いても同様に実施可能である。
【００５２】
また、本発明は、上記の実施形態に限定されず、本発明の技術思想の範囲内において、実施形態は適宜に変更されうる。例えば、上記半導体基板としてＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いてもよい。このような基板の場合には、上記の実施形態において、必ずしもＰウェル、Ｎウェルを形成する必要はない。更には、半導体基板として化合物半導体基板を用いてもよい。このような場合には、キャリア絶縁層の代わりに基板よりもバンド幅の広い半導体膜を用いてもよいし、金属とのショットキー接合層を用いてもよい。これらもキャリア絶縁層と同様にキャリアバリアとして機能するからである。
【００５３】
【発明の効果】
以上のように本発明は、半導体基板へのキャリア注入あるいは半導体基板からのキャリア吸引によって、半導体基板上のＭＩＳＦＥＴの導通状態にその閾値を減少させ、上記ＭＩＳＦＥＴの非導通状態にその閾値を増大させるキャリア注入／吸引手段を設けることにより、ＭＩＳＦＥＴのスイッチング特性の高速化を可能にすると共に、ＭＩＳＦＥＴのゲート絶縁膜の絶縁耐性の向上、ＣＭＯＳ回路のサージラッチアップ耐性の向上、更には半導体集積回路の高密度化を可能にするという効果を有する閾値制御装置を提供することができるものである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における閾値制御装置の断面図
【図２】本発明の第１の実施形態における閾値制御装置の動作説明のタイミングチャート図
【図３】（ａ）本発明の第１の実施形態における正孔吸引動作でのバンドダイヤグラム
（ｂ）本発明の第１の実施形態における正孔注入動作でのバンドダイヤグラム
【図４】本発明の第２の実施形態における閾値制御装置の断面図
【図５】本発明の第２の実施形態における閾値制御装置の動作説明のタイミングチャート図
【図６】（ａ）本発明の第２の実施形態における電子吸引動作でのバンドダイヤグラム
（ｂ）本発明の第２の実施形態における電子注入動作でのバンドダイヤグラム
【図７】本発明の第３の実施形態における閾値制御装置の断面図
【図８】本発明の第４の実施形態における閾値制御装置の断面図
【図９】本発明の第５の実施形態における閾値制御装置の断面図
【図１０】本発明の第６の実施形態における閾値制御装置の断面図
【図１１】従来の閾値制御装置の断面図
【符号の説明】
１０１，２０１，３０１，４０１，５０１，６０１ 半導体基板
１０２，３０２，５０２，６０２ Ｐウェル
１０３，２０３，５０３，５１２ キャリア調整用導電層
１０４，２０４，３０３，４０３ キャリア調整用絶縁層
１０５，２０５，５０５ 絶縁分離層
１０６，３０６，５０６，６０６ Ｐウェル用Ｐ型拡散層
１０７，３０９，５０７，６０９ ソース用Ｎ型拡散層
１０８，３１０，５０８，６１０ ドレイン用Ｎ型拡散層
１０９，２０９，３１２，４１２ ゲート絶縁膜
１１０，２１０，３１３，４１３ ゲート電極
２０２，４０２，５１１，６１５ Ｎウェル
２０２ａ，４０２ａ，５１１ａ Ｎウェル高濃度領域
２０６，４０６，５１４，６１８ Ｎウェル用Ｎ型拡散層
２０７，４０９，５１５，６２１ ソース用Ｐ型拡散層
２０８，４１０，５１６，６２２ ドレイン用Ｐ型拡散層
３０２ａ，５０２ａ Ｐウェル高濃度領域
３０４，４０４，６０４，６１７ キャリア調整用電極
３０７，４０７，６０７ コンタクトプラグ
３０８，４０８，６０８，６２０ ソース／ウェル共用配線
３１１，４１１，６１１，６２３ ドレイン用配線
３１４，４１４，６１４，６２６ ゲート用配線
５０４，５１３，６０３，６１６ キャリア調整用絶縁層
５０９，５１７，６１２，６２４ ゲート絶縁膜
５１０，５１８，６１３，６２５ ゲート電極
Ｖｑｎ、Ｖｑｐ キャリア調整電圧
Ｖｓｎ、Ｖｓｐ ソース電圧
Ｖｇｎ、Ｖｇｐ ゲート電圧
Ｖｄｎ、Ｖｄｐ ドレイン電圧
Claims (8)
- 半導体基板上の絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）の閾値を調整する閾値制御装置であって、
前記ＭＩＳＦＥＴのソース電極と、前記ＭＩＳＦＥＴの形成された、前記半導体基板あるいは前記半導体基板上に形成したウェル層表面とを同電位とし、
前記半導体基板あるいは前記ウェルへのキャリア注入あるいは前記半導体基板あるいは前記ウェルからのキャリア吸引によって前記ＭＩＳＦＥＴの導通状態にその閾値を減少させ前記ＭＩＳＦＥＴの非導通状態にその閾値を増大させるキャリア注入／吸引手段を備える閾値制御装置において、
前記キャリア注入／吸引手段は、前記半導体基板表面あるいは前記ウェル層表面に積層したキャリア導電層／キャリア絶縁層の構造を含むことを特徴とする閾値制御装置。 - 半導体基板上に形成されたウェル内に形成され、絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）の閾値を調整する閾値制御装置であって、
前記ＭＩＳＦＥＴのソース電極と、前記ＭＩＳＦＥＴの形成された前記半導体基板表面とを同電位とし、
前記ウェルへのキャリア注入あるいは前記ウェルからのキャリア吸引によって前記ＭＩＳＦＥＴの導通状態にその閾値を減少させ前記ＭＩＳＦＥＴの非導通状態にその閾値を増大させるキャリア注入／吸引手段を備える閾値制御装置において、
前記キャリア注入／吸引手段は、前記半導体基板上に形成したウェル層の底部の少なくとも一部あるいは側部の少なくとも一部に設けられたキャリア導電層／キャリア絶縁層の積層構造を含むことを特徴とする閾値制御装置。 - 請求項２記載の閾値制御装置であって、
前記半導体基板、絶縁分離層、キャリア導電層、キャリア絶縁層、ウェル層の順に積層した構造になっていることを特徴とする閾値制御装置。 - 請求項１乃至２のいずれか１項記載の閾値制御装置であって、前記半導体基板の不純物濃度が前記キャリア絶縁層との界面領域で高く、あるいは、前記ウェル層の不純物濃度が前記キャリア絶縁層との界面領域で高くなっていることを特徴とする閾値制御装置。
- 請求項１乃至４のいずれか１項記載の閾値制御装置であって、前記ＭＩＳＦＥＴがＮチャネル型ＭＩＳＦＥＴであり、前記キャリア導電層がＰ＋型多結晶シリコンを含んで成り
、前記キャリア絶縁層が窒化シリコンあるいは酸窒化シリコンを含んで成ることを特徴とする閾値制御装置。 - 請求項１乃至４のいずれか１項記載の閾値制御装置であって、前記ＭＩＳＦＥＴがＰチャネル型ＭＩＳＦＥＴであり、前記キャリア導電層がＮ＋型多結晶シリコンを含んで成り
、前記キャリア絶縁層が酸化シリコンを含んで成ることを特徴とする閾値制御装置。 - 請求項５に記載の閾値制御装置の動作方法であって、
前記Ｎチャネル型ＭＩＳＦＥＴが導通状態では、前記半導体基板あるいは前記ウェル層よりも高い電圧を前記キャリア導電層に印加し、前記キャリア絶縁層を通して、前記キャリア導電層から前記半導体基板あるいは前記ウェル層に正孔を注入し、前記Ｎチャネル型ＭＩＳＦＥＴが非導通状態では、前記半導体基板あるいは前記ウェル層よりも低い電圧を前記キャリア導電層に印加し、前記キャリア絶縁層を通して、前記半導体基板あるいは前記ウェル層から前記キャリア導電層に正孔を吸引することを特徴とする閾値制御装置の動作方法。 - 請求項６に記載の閾値制御装置の動作方法であって、
前記Ｐチャネル型ＭＩＳＦＥＴが導通状態では、前記半導体基板あるいは前記ウェル層よりも低い電圧を前記キャリア導電層に印加し、前記キャリア絶縁層を通して、前記キャリア導電層から前記半導体基板あるいは前記ウェル層に電子を注入し、前記Ｐチャネル型ＭＩＳＦＥＴが非導通状態では、前記半導体基板あるいは前記ウェル層よりも高い電圧を前記キャリア導電層に印加し、前記キャリア絶縁層を通して、前記半導体基板あるいは前記ウェル層から前記キャリア導電層に電子を吸引することを特徴とする閾値制御装置の動作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003175104A JP3821799B2 (ja) | 2003-06-19 | 2003-06-19 | 閾値制御装置およびその動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003175104A JP3821799B2 (ja) | 2003-06-19 | 2003-06-19 | 閾値制御装置およびその動作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005012018A JP2005012018A (ja) | 2005-01-13 |
| JP3821799B2 true JP3821799B2 (ja) | 2006-09-13 |
Family
ID=34098402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003175104A Expired - Fee Related JP3821799B2 (ja) | 2003-06-19 | 2003-06-19 | 閾値制御装置およびその動作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3821799B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9379028B2 (en) | 2009-11-16 | 2016-06-28 | Globalfoundries Inc. | SOI CMOS structure having programmable floating backplate |
-
2003
- 2003-06-19 JP JP2003175104A patent/JP3821799B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005012018A (ja) | 2005-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100712461B1 (ko) | 반도체장치및그제조방법 | |
| JP4664631B2 (ja) | 半導体装置及びその製造方法 | |
| US6713794B2 (en) | Lateral semiconductor device | |
| US6674130B2 (en) | High performance PD SOI tunneling-biased MOSFET | |
| KR100656973B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US6958519B2 (en) | Methods of forming field effect transistors and field effect transistor circuitry | |
| JPH10163342A (ja) | 半導体装置 | |
| JPH1022462A (ja) | 半導体装置及びその製造方法 | |
| JPH08330444A (ja) | グラウンドポテンシャルに接続されていないソース又はドレーンを有するＨＶｐ−チャンネル及びｎ−チャンネルデバイスを含む薄いエピタキシャルＲＥＳＵＲＦ集積回路 | |
| KR20010090598A (ko) | 드레인 확장 영역을 갖는 횡형 박막 실리콘 온절연체(ｓｏｉ) ｐｍｏｓ 디바이스 | |
| JPH08139319A (ja) | 半導体装置およびその製造方法 | |
| JP2822961B2 (ja) | 半導体装置 | |
| US20200006489A1 (en) | MOSFET Having Drain Region Formed Between Two Gate Electrodes with Body Contact Region and Source Region Formed in a Double Well Region | |
| JP3282375B2 (ja) | 相補型絶縁ゲート電界効果トランジスタ | |
| US20060033128A1 (en) | Logic switch and circuits utilizing the switch | |
| JP2002170952A (ja) | フィールドｍｏｓトランジスタおよびそれを含む半導体集積回路 | |
| JP3821799B2 (ja) | 閾値制御装置およびその動作方法 | |
| JP2825038B2 (ja) | 半導体装置 | |
| US6734500B2 (en) | Semiconductor devices including a bi-polar transistor and a field effect transistor | |
| US20060208316A1 (en) | High performance tunneling-biased MOSFET and a process for its manufacture | |
| JP4193604B2 (ja) | 半導体装置およびその製造方法 | |
| JP3191285B2 (ja) | 半導体装置及びその製造方法 | |
| US20020153575A1 (en) | Semiconductor devices and methods for manufacturing the same | |
| JP2000077539A (ja) | 半導体集積回路 | |
| KR100218263B1 (ko) | 반도체 장치 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051021 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051026 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060301 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060325 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060427 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060614 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060620 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100630 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100630 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110630 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |