CN112187232A - 一种上电检测电路及上电检测方法 - Google Patents
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Abstract
本发明公开了一种上电检测电路及上电检测方法，包括第一PMOS晶体管、第一NMOS晶体管、第一反相器、第二反相器和D触发器；第一PMOS晶体管的栅极、源极和体连接电源VDD，漏极连接第一NMOS晶体管的源极、漏极和体、第一反相器的输入端IN和D触发器的输入端D；第一反相器的输出端OUT连接第二反相器的输入端IN；D触发器的输入端R连接复位信号RESET，D触发器的输入端CLK连接第二反相器的输出端OUT，输出端Q输出上电检测信号P。本发明采用纯CMOS电路实现上电检测功能，检测完成后无动态功耗，功耗极低，解决了传统上电检测电路结构的弊端，适用于低压，低功耗的集成电路芯片应用。
Description
技术领域
本发明属于集成电路设计技术领域，具体涉及到一种上电检测电路及上电检测方法。
背景技术
在集成电路芯片设计中，越来越多的设计方案中需要对系统的上电状态进行检测。而对于上电状态检测而言，目的本身就是根据实际需要而多样化的。如，由于数字逻辑电路上电过程容易出现数字逻辑错误,通常需要在电源电压达到电路的工作电平前,利用复位信号对电路进行初始化，以保证数字逻辑的正确性，而产生复位信号的电路就是上电检测电路。又如，在某些特定应用系统中，需要对系统的上电状态进行控制、计数、实时监控等，也需要采用上电检测电路。
有从业者提出过很多上电检测电路的设计。
如，目前常用的上电检测电路如说明书附图5所示，电源电压VDD上升阶段，电阻R1和电容C1组成延迟电路，VP电压缓慢上升，PM1和NM1组成反相器结构，反相器阈值电压与MOS器件的W/L有关，当VDD上升较快，VP由于延迟作用上升较慢时候，PM1导通，NM1截止，这样通过I1反相器整形，产生s_porb＝L的检测信号，当VDD稳定后，VP＝VDD，通过反相器整形，s_porb＝H，芯片正常工作且无静态功耗。但这种结构的检测电路对VDD的慢上电的应用无效，因为慢上电情况下,VP始终等于VDD，因此s_porb始终为H，无法产生复位/置位信号。
又如，说明书附图6所示的也是一种常用的上电检测电路。PM3,PM5,NM3二极管串联连接，当VDD低于三个MOS器件阈值电压情况下，VP始终为低电平，输出s_porb＝L，为复位/置位阶段，当VDD足够高的情况下，PM4导通，VP被充电至VDD，因此s_porb转变为高电平，芯片正常工作，从而达到了上电检测的功能，而且这种方式对VDD的上电速度并不敏感。这种结构有两个问题，第一，由于MOS管二极管串联使用，使得VDD的最小启动电压为MOS器件阈值的整数倍，无法低电压环境下使用；第二，MOS管通路始终存在静态功耗，无法应用于低功耗环境下。
发明内容
针对现有技术存在的技术问题，本发明提供一种结构原理简单、易实现、功耗低、面积小、速度快的上电检测电路及上电检测方法。
为解决上述技术问题，本发明采用以下技术方案：
一种上电检测电路，包括第一PMOS晶体管、第一NMOS晶体管、第一反相器、第二反相器和D触发器；输入端有电源VDD、地GND和复位端RESET，输出端为上电检测信号P。其中：
所述第一PMOS晶体管的栅极、源极和体连接电源VDD；所述第一PMOS晶体管的漏极连接所述第一NMOS晶体管的源极、漏极和体，以及第一反相器的输入端IN和D触发器的输入端D。
所述第一NMOS晶体管的漏极、源极和体连接第一PMOS晶体管的漏极、第一反相器的输入端IN和D触发器的输入端D，所述第一NMOS晶体管的栅极连接地GND。
所述第一反相器的输入端IN连接第一PMOS晶体管的漏极、第一NMOS晶体管的源极、漏极和体，以及D触发器的输入端D；第一反相器的输出端OUT连接第二反相器的输入端IN。
所述第二反相器的输入端IN连接第一反相器的输出端OUT，第二反相器的输出端OUT连接D触发器的输入端CLK。
所述D触发器的输入端R连接复位信号RESET，所述D触发器的输入端D连接第一PMOS晶体管的漏极、第一NMOS晶体管的源极、漏极和体，以及第一反相器的输入端IN；所述D触发器的输入端CLK连接第二反相器的输出端OUT；所述D触发器的输出端Q输出上电检测信号P。
进一步，所述反相器电路包括第二PMOS晶体管和第二NMOS晶体管，其中第二PMOS晶体管的源极和体连接电源VDD，第二PMOS晶体管的漏极连接第二NMOS晶体管的漏极和输出端OUT，第二PMOS晶体管的栅极连接输入端IN。第二NMOS晶体管的源极和体连接地GND，第二NMOS晶体管的漏极连接第二PMOS晶体管的漏极和输出端OUT，第二NMOS晶体管的栅极连接输入端IN。
进一步，D触发器电路可采用带复位端的CMOS结构D触发器电路。
进一步，上电检测电路与一个应用系统相连，以达到检测上电状态的目的。该上电检测电路的输入端VDD连接电源VDD，上电检测电路的输入端RESET连接应用系统输出的复位信号F，上电检测电路的输入端GND连接地GND，上电检测电路的输出端P输出上电检测信号至应用系统。
进一步，应用系统输入上电检测信号，可以通过上电检测信号的电压判断是否发生上电，并控制输出复位信号。
本发明进一步提供一种基于上述上电检测电路的上电检测方法，结合在应用系统上的应用，其步骤包括：
步骤S1：应用系统冷启动上电；一旦电源VDD上电，VDD电压从0上升到U，那么D触发器的输出端Q输出电压从0上升到U，从而判定发生了上电。
步骤S2：应用系统启动完毕后的复位；在应用系统完成上电之后，输出复位信号F，复位D触发器，令上电检测信号P的电压从U下降到0，完成复位。
进一步，在步骤S1中，当冷启动上电时，上电检测流程包括：
步骤S101：电源VDD未上电，VDD的电压为0，GND的电压为0，RESET的电压为0，上电检测信号P的电压为0，复位信号F为0，表明未发生上电。
步骤S102：电源VDD上电，VDD电压从0上升到U，GND的电压保持为0，复位信号F的电压保持为0，则上电检测电路的D触发器输入端D的电压和输入端CLK的电压先后从0上升到U。
步骤S103：上电检测电路的D触发器的输出端Q输出电压从0上升到U，则上电检测信号P的电压从0上升到U，表明发生了上电。
进一步，在步骤S2中，应用系统启动完毕后，包括以下流程：
步骤S201：应用系统启动完毕后，检测上电检测信号P的电压。P的电压为U，表明此次启动为冷启动上电，则输出复位信号F，F电压0上升到U。
步骤S202：上电检测电路的D触发器输入端R输入电压U，则复位D触发器，使上电检测电路的D触发器的输出端Q输出电压从U下降到0，则上电检测信号P的电压从U下降到0。
步骤S203：应用系统检测到上电检测信号P的电压从U下降到0，则撤销复位信号F，F电压从U下降到0。
步骤S204：上电检测电路的D触发器输入端R输入电压0，输入端D和CLK维持1不变，则输出端Q输出电压维持0不变，即上电检测信号P的电压维持0不变。
进一步，还可以进一步包括步骤S3：如果应用系统发生热复位，则应用系统启动完毕后，同样检测上电检测信号P的电压，P的电压为0，表明此次启动为热复位，维持输出复位信号F的电压为0。
与现有技术相比，本发明的优点在于：
本发明的上电检测电路及上电检测方法，结构原理简单、易实现，它采用纯CMOS电路实现上电检测功能，功耗低，面积小，检测完成后无动态功耗，功耗极低。本发明解决了传统上电检测电路结构的弊端，适用于低压，低功耗的集成电路芯片应用。
附图说明
图1是本发明电路的拓扑结构原理示意图。
图2是本发明在具体应用实例中反相器的电路原理示意图。
图3是本发明在具体应用实例中D触发器的电路原理示意图。
图4是本发明在具体应用实例中与应用系统结合时的电路原理示意图。
图5是传统技术中一种上电检测电路的示意图。
图6是传统技术中另一种上电检测电路的示意图。
具体实施方式
以下将结合说明书附图和具体实施例对本发明做进一步详细说明。
如图1所示，本发明的上电检测电路，包括第一PMOS晶体管、第一NMOS晶体管、第一反相器、第二反相器和D触发器；输入端有电源VDD、地GND和复位端RESET，输出端为上电检测信号P。其中：
所述第一PMOS晶体管的栅极、源极和体连接电源VDD；所述第一PMOS晶体管的漏极连接所述第一NMOS晶体管的源极、漏极和体，以及第一反相器的输入端IN和D触发器的输入端D。
所述第一NMOS晶体管的漏极、源极和体连接第一PMOS晶体管的漏极、第一反相器的输入端IN和D触发器的输入端D，所述第一NMOS晶体管的栅极连接地GND。
所述第一反相器的输入端IN连接第一PMOS晶体管的漏极、第一NMOS晶体管的源极、漏极和体，以及D触发器的输入端D；第一反相器的输出端OUT连接第二反相器的输入端IN。
所述第二反相器的输入端IN连接第一反相器的输出端OUT，第二反相器的输出端OUT连接D触发器的输入端CLK。
所述D触发器的输入端R连接复位信号RESET，所述D触发器的输入端D连接第一PMOS晶体管的漏极、第一NMOS晶体管的源极、漏极和体，以及第一反相器的输入端IN；所述D触发器的输入端CLK连接第二反相器的输出端OUT；所述D触发器的输出端Q输出上电检测信号P。
如图2所示，在具体应用实例中，所述反相器电路包括第二PMOS晶体管和第二NMOS晶体管，其中第二PMOS晶体管的源极和体连接电源VDD，第二PMOS晶体管的漏极连接第二NMOS晶体管的漏极和输出端OUT，第二PMOS晶体管的栅极连接输入端IN。第二NMOS晶体管的源极和体连接地GND，第二NMOS晶体管的漏极连接第二PMOS晶体管的漏极和输出端OUT，第二NMOS晶体管的栅极连接输入端IN。
如图3所示，在具体应用实例中，D触发器电路可采用带复位端的CMOS结构D触发器电路。可以理解，在其他的应用实例中，也可以根据实际需要，选择其他形式的D触发器电路，只要满足本发明的需求，就应当在本发明的保护范围之内。
如图4所示，为本发明在一个具体应用实例中的示意图，即将本发明的上电检测电路与一个应用系统相连，以达到检测上电状态的目的。
本发明上电检测电路的输入端VDD连接电源VDD，上电检测电路的输入端RESET连接应用系统输出的复位信号F，上电检测电路的输入端GND连接地GND，上电检测电路的输出端P输出上电检测信号至应用系统。
应用系统输入上电检测信号，可以通过上电检测信号的电压判断是否发生上电，并控制输出复位信号。
为此，本发明进一步提供一种基于上述上电检测电路的上电检测方法，结合在应用系统上的应用，其步骤包括：
步骤S1：应用系统冷启动上电；一旦电源VDD上电，VDD电压从0上升到U，那么D触发器的输出端Q输出电压从0上升到U，从而判定发生了上电。
步骤S2：应用系统启动完毕后的复位；在应用系统完成上电之后，输出复位信号F，复位D触发器，令上电检测信号P的电压从U下降到0，完成复位。
在具体应用实例中，在步骤S1中，当冷启动上电时，上电检测流程包括：
步骤S101：电源VDD未上电，VDD的电压为0，GND的电压为0，RESET的电压为0，上电检测信号P的电压为0，复位信号F为0，表明未发生上电。
步骤S102：电源VDD上电，VDD电压从0上升到U，GND的电压保持为0，复位信号F的电压保持为0，则上电检测电路的D触发器输入端D的电压和输入端CLK的电压先后从0上升到U。
步骤S103：上电检测电路的D触发器的输出端Q输出电压从0上升到U，则上电检测信号P的电压从0上升到U，表明发生了上电。
在具体应用实例中，在步骤S2中，应用系统启动完毕后，包括以下流程：
步骤S201：应用系统启动完毕后，检测上电检测信号P的电压。P的电压为U，表明此次启动为冷启动上电，则输出复位信号F，F电压0上升到U。
步骤S202：上电检测电路的D触发器输入端R输入电压U，则复位D触发器，使上电检测电路的D触发器的输出端Q输出电压从U下降到0，则上电检测信号P的电压从U下降到0。
步骤S203：应用系统检测到上电检测信号P的电压从U下降到0，则撤销复位信号F，F电压从U下降到0。
步骤S204：上电检测电路的D触发器输入端R输入电压0，输入端D和CLK维持1不变，则输出端Q输出电压维持0不变，即上电检测信号P的电压维持0不变。
作为较佳的实施例，在具体应用时，本发明的检测方法还可以进一步包括步骤S3：如果应用系统发生热复位，则应用系统启动完毕后，同样检测上电检测信号P的电压，P的电压为0，表明此次启动为热复位，维持输出复位信号F的电压为0。
以上仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。
Claims (9)
1.一种上电检测电路，其特征在于，包括第一PMOS晶体管、第一NMOS晶体管、第一反相器、第二反相器和D触发器；输入端有电源VDD、地GND和复位端RESET，输出端为上电检测信号P；
所述第一PMOS晶体管的栅极、源极和体连接电源VDD；所述第一PMOS晶体管的漏极连接所述第一NMOS晶体管的源极、漏极和体，以及第一反相器的输入端IN和D触发器的输入端D；
所述第一NMOS晶体管的漏极、源极和体连接第一PMOS晶体管的漏极、第一反相器的输入端IN和D触发器的输入端D，所述第一NMOS晶体管的栅极连接地GND；
所述第一反相器的输入端IN连接第一PMOS晶体管的漏极、第一NMOS晶体管的源极、漏极和体，以及D触发器的输入端D；第一反相器的输出端OUT连接第二反相器的输入端IN；
所述第二反相器的输入端IN连接第一反相器的输出端OUT，第二反相器的输出端OUT连接D触发器的输入端CLK；
所述D触发器的输入端R连接复位信号RESET，所述D触发器的输入端D连接第一PMOS晶体管的漏极、第一NMOS晶体管的源极、漏极和体，以及第一反相器的输入端IN；所述D触发器的输入端CLK连接第二反相器的输出端OUT；所述D触发器的输出端Q输出上电检测信号P。
2.根据权利要求1所述的一种上电检测电路，其特征在于，所述反相器的电路包括第二PMOS晶体管和第二NMOS晶体管，其中第二PMOS晶体管的源极和体连接电源VDD，第二PMOS晶体管的漏极连接第二NMOS晶体管的漏极和输出端OUT，第二PMOS晶体管的栅极连接输入端IN；第二NMOS晶体管的源极和体连接地GND，第二NMOS晶体管的漏极连接第二PMOS晶体管的漏极和输出端OUT，第二NMOS晶体管的栅极连接输入端IN。
3.根据权利要求1所述的一种上电检测电路，其特征在于，所述D触发器电路采用带复位端的CMOS结构的D触发器电路。
4.根据权利要求1所述的一种上电检测电路，其特征在于，所述上电检测电路与一个应用系统相连，以达到检测上电状态的目的；该上电检测电路的输入端VDD连接电源VDD，上电检测电路的输入端RESET连接应用系统输出的复位信号F，上电检测电路的输入端GND连接地GND，上电检测电路的输出端P输出上电检测信号至应用系统。
5.根据权利要求4所述的一种上电检测电路，其特征在于，所述应用系统输入上电检测信号，通过上电检测信号的电压判断是否发生上电，并控制输出复位信号。
6.一种基于上电检测电路的上电检测方法，其特征在于，包括如下步骤：
S1：应用系统冷启动上电；一旦电源VDD上电，VDD电压从0上升到U，那么D触发器的输出端Q输出电压从0上升到U，从而判定发生了上电；
S2：应用系统启动完毕后的复位；在应用系统完成上电之后，输出复位信号F，复位D触发器，令上电检测信号P的电压从U下降到0，完成复位。
7.根据权利要求6所述的一种基于上电检测电路的上电检测方法，其特征在于，在所述步骤S1中，当冷启动上电时，上电检测流程包括如下步骤：
S101：电源VDD未上电，VDD的电压为0，GND的电压为0，RESET的电压为0，上电检测信号P的电压为0，复位信号F为0，表明未发生上电；
S102：电源VDD上电，VDD电压从0上升到U，GND的电压保持为0，复位信号F的电压保持为0，则上电检测电路的D触发器输入端D的电压和输入端CLK的电压先后从0上升到U；
S103：上电检测电路的D触发器的输出端Q输出电压从0上升到U，则上电检测信号P的电压从0上升到U，表明发生了上电。
8.根据权利要求6所述的一种基于上电检测电路的上电检测方法，其特征在于，在所述步骤S2中，应用系统启动完毕后，包括以下步骤：
S201：应用系统启动完毕后，检测上电检测信号P的电压；P的电压为U，表明此次启动为冷启动上电，则输出复位信号F，F电压0上升到U；
S202：上电检测电路的D触发器输入端R输入电压U，则复位D触发器，使上电检测电路的D触发器的输出端Q输出电压从U下降到0，则上电检测信号P的电压从U下降到0；
S203：应用系统检测到上电检测信号P的电压从U下降到0，则撤销复位信号F，F电压从U下降到0；
S204：上电检测电路的D触发器输入端R输入电压0，输入端D和CLK维持1不变，则输出端Q输出电压维持0不变，即上电检测信号P的电压维持0不变。
9.根据权利要求6所述的一种基于上电检测电路的上电检测方法，其特征在于，包括步骤S3：如果应用系统发生热复位，则应用系统启动完毕后，同样检测上电检测信号P的电压，P的电压为0，表明此次启动为热复位，维持输出复位信号F的电压为0。
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| CN112187232B (zh) | 2024-01-26 |
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