JP3119914B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3119914B2 JP3119914B2 JP03302886A JP30288691A JP3119914B2 JP 3119914 B2 JP3119914 B2 JP 3119914B2 JP 03302886 A JP03302886 A JP 03302886A JP 30288691 A JP30288691 A JP 30288691A JP 3119914 B2 JP3119914 B2 JP 3119914B2
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- Japan
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- insulating film
- wiring
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- field insulating
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】この発明は特にＬＤＤ構造を備え
た絶縁ゲート型電界効果トランジスタ等、高耐圧の半導
体装置に関する。
た絶縁ゲート型電界効果トランジスタ等、高耐圧の半導
体装置に関する。
【０００２】
【従来の技術】図５は従来の半導体装置の平面図であ
り、高耐圧のオープンドレイン型トランジスタの構成を
示す。図６は図５の５−５線に沿う断面図である。
り、高耐圧のオープンドレイン型トランジスタの構成を
示す。図６は図５の５−５線に沿う断面図である。
【０００３】半導体基板11上にこの基板11と反対の導電
型のウェル領域12が形成され、このウェル領域12が素子
領域である。ウェル領域12上には５０ｎｍ程度のゲート
酸化膜13が形成され、このゲート酸化膜13上にゲート電
極14が形成されている。ゲート電極14を隔てた両側のウ
ェル領域12表面にはソース領域15、ドレイン領域16が自
己整合的に形成される。このうち、ドレイン領域16は高
濃度不純物領域17を低濃度不純物領域18が囲むようなＬ
ＤＤ（light doped drain ）構造を有している。
型のウェル領域12が形成され、このウェル領域12が素子
領域である。ウェル領域12上には５０ｎｍ程度のゲート
酸化膜13が形成され、このゲート酸化膜13上にゲート電
極14が形成されている。ゲート電極14を隔てた両側のウ
ェル領域12表面にはソース領域15、ドレイン領域16が自
己整合的に形成される。このうち、ドレイン領域16は高
濃度不純物領域17を低濃度不純物領域18が囲むようなＬ
ＤＤ（light doped drain ）構造を有している。
【０００４】このようなＭＯＳトランジスタ19全体を囲
むようにフィールド絶縁膜20がウェル領域12上に形成さ
れている。フィールド絶縁膜20の外側のウェル領域12表
面には、このウェル領域12と同一導電型で、比較的高濃
度の不純物が導入されたガードリング領域21が形成され
ている。ガードリング領域21の外側にはフィールド絶縁
膜20が形成されている。
むようにフィールド絶縁膜20がウェル領域12上に形成さ
れている。フィールド絶縁膜20の外側のウェル領域12表
面には、このウェル領域12と同一導電型で、比較的高濃
度の不純物が導入されたガードリング領域21が形成され
ている。ガードリング領域21の外側にはフィールド絶縁
膜20が形成されている。
【０００５】基板11上に素子領域を覆う層間絶縁膜22が
形成されている。ソース，ドレイン，ゲートそれぞれの
領域上の層間絶縁膜22が開孔され、例えばアルミニウム
でなる配線23，24，25それぞれとソース領域15，ドレイ
ン領域16，ゲート電極14とが各コンタクトホール26，2
7，28によってコンタクトされる。このうち、ドレイン
領域16については高濃度不純物領域17に配線24がコンタ
クトされている。
形成されている。ソース，ドレイン，ゲートそれぞれの
領域上の層間絶縁膜22が開孔され、例えばアルミニウム
でなる配線23，24，25それぞれとソース領域15，ドレイ
ン領域16，ゲート電極14とが各コンタクトホール26，2
7，28によってコンタクトされる。このうち、ドレイン
領域16については高濃度不純物領域17に配線24がコンタ
クトされている。
【０００６】上記構成の半導体装置はオープンドレイン
型であるため、通常、ウェル領域12とゲート電極14との
間の動作電圧は０〜５Ｖ程度、ウェル領域12とドレイン
領域16との間の動作電圧は０〜５０Ｖ程度で使用され
る。
型であるため、通常、ウェル領域12とゲート電極14との
間の動作電圧は０〜５Ｖ程度、ウェル領域12とドレイン
領域16との間の動作電圧は０〜５０Ｖ程度で使用され
る。
【０００７】このような構成では、ドレイン領域16とコ
ンタクトされる配線24がフィールド絶縁膜19を跨ぐ箇所
29がある。この箇所29では、高電圧が印加される配線24
からの電界により、フィールド絶縁膜20とウェル領域12
の界面でフィールド反転もしくはそれに近い状態が発生
する。これにより、ドレイン領域16からの空乏層がガー
ドリング領域21まで伸びてブレークダウンが生じたり、
フィールド絶縁膜20とウェル領域12の界面でのキャリヤ
・トラップ等によりリーク電流が発生するといった信頼
性低下の要因となる問題が起こる。
ンタクトされる配線24がフィールド絶縁膜19を跨ぐ箇所
29がある。この箇所29では、高電圧が印加される配線24
からの電界により、フィールド絶縁膜20とウェル領域12
の界面でフィールド反転もしくはそれに近い状態が発生
する。これにより、ドレイン領域16からの空乏層がガー
ドリング領域21まで伸びてブレークダウンが生じたり、
フィールド絶縁膜20とウェル領域12の界面でのキャリヤ
・トラップ等によりリーク電流が発生するといった信頼
性低下の要因となる問題が起こる。
【０００８】
【発明が解決しようとする課題】このように、従来では
高電圧が印加されるドレイン配線がドレイン領域と不純
物領域と分離するフィールド絶縁膜上を跨ぐ箇所におい
て、フィールド絶縁膜下がフィールド反転し、ブレーク
ダウン、リーク電流の発生という半導体装置の信頼性が
損なわれる現象が起こるという欠点があった。この発明
は上記のような事情を考慮してなされたものであり、そ
の目的は、高耐圧で高信頼性を有する半導体装置を提供
することにある。
高電圧が印加されるドレイン配線がドレイン領域と不純
物領域と分離するフィールド絶縁膜上を跨ぐ箇所におい
て、フィールド絶縁膜下がフィールド反転し、ブレーク
ダウン、リーク電流の発生という半導体装置の信頼性が
損なわれる現象が起こるという欠点があった。この発明
は上記のような事情を考慮してなされたものであり、そ
の目的は、高耐圧で高信頼性を有する半導体装置を提供
することにある。
【０００９】
【課題を解決するための手段】この発明の半導体装置
は、絶縁ゲート型電界効果トランジスタ内に備えられた
ＬＤＤ構造を有してフィールド領域に接するドレイン領
域と、前記ドレイン領域に前記フィールド絶縁膜を隔て
て形成される半導体領域と、前記ドレイン領域に電気的
に接続され、前記フィールド絶縁膜上を跨ぐ配線と、前
記配線と前記配線下のフィールド絶縁膜との間に前記ド
レイン領域と重なり合わずに延在した前記ゲート型電界
効果トランジスタのゲート電極とを具備したことを特徴
とする。
は、絶縁ゲート型電界効果トランジスタ内に備えられた
ＬＤＤ構造を有してフィールド領域に接するドレイン領
域と、前記ドレイン領域に前記フィールド絶縁膜を隔て
て形成される半導体領域と、前記ドレイン領域に電気的
に接続され、前記フィールド絶縁膜上を跨ぐ配線と、前
記配線と前記配線下のフィールド絶縁膜との間に前記ド
レイン領域と重なり合わずに延在した前記ゲート型電界
効果トランジスタのゲート電極とを具備したことを特徴
とする。
【００１０】
【作用】この発明では、絶縁ゲート型電界効果トランジ
スタのゲート電極を、ドレインに接続される高電圧が印
加される配線からの電界シールドとして利用する。
スタのゲート電極を、ドレインに接続される高電圧が印
加される配線からの電界シールドとして利用する。
【００１１】
【実施例】まず、この発明の前提となるアルミ電界シー
ルド技術を簡単に説明する。アルミ電界シールド技術は
高電圧駆動のバイポーラトランジスタ等に用いられてい
る。コレクタ配線がフィールド絶縁膜上を跨ぐ箇所にお
けるフィールド絶縁膜上に、一般にポリ・プレートと呼
ばれる電界シールド部材を設ける。つまり、フィールド
絶縁膜とコレクタ配線の間にポリ・プレートが設けら
れ、コレクタ配線の電界の影響をその下のフィールド絶
縁膜が被らないように構成される。
ルド技術を簡単に説明する。アルミ電界シールド技術は
高電圧駆動のバイポーラトランジスタ等に用いられてい
る。コレクタ配線がフィールド絶縁膜上を跨ぐ箇所にお
けるフィールド絶縁膜上に、一般にポリ・プレートと呼
ばれる電界シールド部材を設ける。つまり、フィールド
絶縁膜とコレクタ配線の間にポリ・プレートが設けら
れ、コレクタ配線の電界の影響をその下のフィールド絶
縁膜が被らないように構成される。
【００１２】しかし、上記ポリ・プレートは単独で形成
されるため、電位バイアスをどこからか得る必要があ
る。例えば、トランジスタ領域の外側のガードリング領
域から電位バイアスを得る。そのためにガードリング領
域とポリプレートとを結ぶバイパス配線が必要になる。
しかも、ガードリング領域とバイパス配線を接続する第
１のコンタクト手段、バイパス配線とポリ・プレートト
とを接続する第２のコンタクト手段を設ける必要があ
る。したがって、これらポリ・プレートを設ける構造は
複雑でパターン面積を大きくするという問題がある。
されるため、電位バイアスをどこからか得る必要があ
る。例えば、トランジスタ領域の外側のガードリング領
域から電位バイアスを得る。そのためにガードリング領
域とポリプレートとを結ぶバイパス配線が必要になる。
しかも、ガードリング領域とバイパス配線を接続する第
１のコンタクト手段、バイパス配線とポリ・プレートト
とを接続する第２のコンタクト手段を設ける必要があ
る。したがって、これらポリ・プレートを設ける構造は
複雑でパターン面積を大きくするという問題がある。
【００１３】この発明の実施例では、上記電界シールド
技術をパターン面積が増大しない簡単な構成で高耐圧の
ＭＯＳトランジスタに適用するものである。以下、図面
を参照してこの発明を実施例により説明する。
技術をパターン面積が増大しない簡単な構成で高耐圧の
ＭＯＳトランジスタに適用するものである。以下、図面
を参照してこの発明を実施例により説明する。
【００１４】図１はこの発明の一実施例による半導体装
置の平面図であり、高耐圧のオープンドレイン型トラン
ジスタの構成を示す。図２は図１の１−１線に沿う断面
図である。前記図５，図６と同一の箇所には同一符号を
付してある。
置の平面図であり、高耐圧のオープンドレイン型トラン
ジスタの構成を示す。図２は図１の１−１線に沿う断面
図である。前記図５，図６と同一の箇所には同一符号を
付してある。
【００１５】この実施例では、配線24下のフィールド絶
縁膜20表面上にＭＯＳトランジスタ19のゲート電極14が
伸びている。すなわち、配線24がフィールド絶縁膜20上
を跨ぐ箇所29にまで、ＭＯＳトランジスタ19のゲート電
極14が延在した構造になっている。
縁膜20表面上にＭＯＳトランジスタ19のゲート電極14が
伸びている。すなわち、配線24がフィールド絶縁膜20上
を跨ぐ箇所29にまで、ＭＯＳトランジスタ19のゲート電
極14が延在した構造になっている。
【００１６】上記構成によれば、ドレイン領域16に高電
圧が印加された場合でも、配線24による高電界はフィー
ルド絶縁膜20上のゲート電極14により遮断され、フィー
ルド絶縁膜20下には影響しなくなる。すなわち、配線24
下にあるフィールド絶縁膜20とウェル領域12の界面がフ
ィールド反転するような高電圧をドレイン領域16に与え
ても、低電圧でバイアスされたゲート電極14により、配
線24からの高電界をシールドすることになる。
圧が印加された場合でも、配線24による高電界はフィー
ルド絶縁膜20上のゲート電極14により遮断され、フィー
ルド絶縁膜20下には影響しなくなる。すなわち、配線24
下にあるフィールド絶縁膜20とウェル領域12の界面がフ
ィールド反転するような高電圧をドレイン領域16に与え
ても、低電圧でバイアスされたゲート電極14により、配
線24からの高電界をシールドすることになる。
【００１７】従来では、アルミニウムの配線24からの高
電界により、フィールド絶縁膜20とウェル領域12の界面
がフィールド反転する反転電圧Ｖthが２５Ｖ程度であっ
たが、この発明の構成により、反転電圧Ｖthが１００Ｖ
以上に向上する。配線24からの高電界はほぼ完全に遮断
され、配線24下にあるフィールド絶縁膜20下のキャリヤ
は常に安定した状態におかれる。従って、ドレイン領域
16からの空乏層の伸びは常に一定となり、かつフィール
ド絶縁膜20中へのキャリヤ・トラップも発生しない。こ
の結果、高耐圧化、高信頼性化が図れる。
電界により、フィールド絶縁膜20とウェル領域12の界面
がフィールド反転する反転電圧Ｖthが２５Ｖ程度であっ
たが、この発明の構成により、反転電圧Ｖthが１００Ｖ
以上に向上する。配線24からの高電界はほぼ完全に遮断
され、配線24下にあるフィールド絶縁膜20下のキャリヤ
は常に安定した状態におかれる。従って、ドレイン領域
16からの空乏層の伸びは常に一定となり、かつフィール
ド絶縁膜20中へのキャリヤ・トラップも発生しない。こ
の結果、高耐圧化、高信頼性化が図れる。
【００１８】上記実施例によれば、ゲート電極14を用い
て配線24からの高電界をシールドする構成である。この
ため、ゲート電極14を形成するマスクの設計のみで有効
にシールドが形成でき、構造が簡単である。よって、前
記ポリ・プレートを設ける構造に比べてパターン面積が
小さくてすむという利点がある。
て配線24からの高電界をシールドする構成である。この
ため、ゲート電極14を形成するマスクの設計のみで有効
にシールドが形成でき、構造が簡単である。よって、前
記ポリ・プレートを設ける構造に比べてパターン面積が
小さくてすむという利点がある。
【００１９】なお、上記実施例ではゲート電極14のパタ
ーンがドレイン領域16をフィールド絶縁膜20と共に囲む
構造であったが、配線24がフィールド絶縁膜20上を跨ぐ
箇所29にまで、ＭＯＳトランジスタ19のゲート電極14が
延在していればよく、例えば、図３や図４の平面図に示
すようなゲート電極14のパターンであってもよい。
ーンがドレイン領域16をフィールド絶縁膜20と共に囲む
構造であったが、配線24がフィールド絶縁膜20上を跨ぐ
箇所29にまで、ＭＯＳトランジスタ19のゲート電極14が
延在していればよく、例えば、図３や図４の平面図に示
すようなゲート電極14のパターンであってもよい。
【００２０】
【発明の効果】以上説明したようにこの発明によれば、
ゲート電極を用いてドレイン配線からの高電界をシール
ドする構成であるので、ＭＯＳトランジスタのパターン
面積が増大することなく高耐圧で高信頼性を有する半導
体装置が提供できる。
ゲート電極を用いてドレイン配線からの高電界をシール
ドする構成であるので、ＭＯＳトランジスタのパターン
面積が増大することなく高耐圧で高信頼性を有する半導
体装置が提供できる。
【図１】この発明に係る一実施例による半導体装置の構
成を示す平面図。
成を示す平面図。
【図２】図１の１−１線に沿う断面図。
【図３】この発明に係る一実施例による半導体装置の第
２の構成を示す平面図。
２の構成を示す平面図。
【図４】この発明に係る一実施例による半導体装置の第
３の構成を示す平面図。
３の構成を示す平面図。
【図５】従来の高耐圧のオープンドレイン型トランジス
タの構成を示す断面図。
タの構成を示す断面図。
【図６】図５の５−５線に沿う断面図。
11…半導体基板、12…ウェル領域、13…ゲート酸化膜、
14…ゲート電極、15…ソース領域、16…ドレイン領域、
19…ＭＯＳトランジスタ、20…フィールド絶縁膜、21…
ガードリング領域、22…層間絶縁膜、23，24…配線。
14…ゲート電極、15…ソース領域、16…ドレイン領域、
19…ＭＯＳトランジスタ、20…フィールド絶縁膜、21…
ガードリング領域、22…層間絶縁膜、23，24…配線。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−162759（ＪＰ，Ａ) 特開 昭62−140454（ＪＰ，Ａ) 特開 平３−101269（ＪＰ，Ａ) 特開 昭62−229880（ＪＰ，Ａ) 特開 平５−21791（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (2)
- 【請求項１】 絶縁ゲート型電界効果トランジスタ内に
備えられたＬＤＤ構造を有してフィールド領域に接する
ドレイン領域と、 前記ドレイン領域に前記フィールド絶縁膜を隔てて形成
される半導体領域と、 前記ドレイン領域に電気的に接続され、前記フィールド
絶縁膜上を跨ぐ配線と、 前記配線と前記配線下のフィールド絶縁膜との間に前記
ドレイン領域と重なり合わずに延在した前記ゲート型電
界効果トランジスタのゲート電極とを具備したことを特
徴とする半導体装置。 - 【請求項２】 前記ゲート電極は前記ドレイン領域を囲
む前記フィールド絶縁膜表面上に形成されていることを
特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03302886A JP3119914B2 (ja) | 1991-11-19 | 1991-11-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03302886A JP3119914B2 (ja) | 1991-11-19 | 1991-11-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05144838A JPH05144838A (ja) | 1993-06-11 |
| JP3119914B2 true JP3119914B2 (ja) | 2000-12-25 |
Family
ID=17914290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03302886A Expired - Fee Related JP3119914B2 (ja) | 1991-11-19 | 1991-11-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3119914B2 (ja) |
-
1991
- 1991-11-19 JP JP03302886A patent/JP3119914B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05144838A (ja) | 1993-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000926 |
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