JP3389486B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3389486B2 JP3389486B2 JP00957598A JP957598A JP3389486B2 JP 3389486 B2 JP3389486 B2 JP 3389486B2 JP 00957598 A JP00957598 A JP 00957598A JP 957598 A JP957598 A JP 957598A JP 3389486 B2 JP3389486 B2 JP 3389486B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型トランジ
スタの半導体装置であって特に高耐圧用途の電界効果型
トランジスタ、就中、樹脂封止型半導体装置にして表面
リーク電流の時間的変化の極く微少なトランジスタの構
造を提供するものである。
スタの半導体装置であって特に高耐圧用途の電界効果型
トランジスタ、就中、樹脂封止型半導体装置にして表面
リーク電流の時間的変化の極く微少なトランジスタの構
造を提供するものである。
【０００２】
【従来の技術】近年、ディスクリートトランジスタと呼
ばれる分野においては、高周波特性や高耐圧特性が要求
され、しかも高信頼性は当然要求されるようになってき
た。本発明は、この内、特に高耐圧用途のトランジスタ
の信頼性を向上させる構造に関するものである。
ばれる分野においては、高周波特性や高耐圧特性が要求
され、しかも高信頼性は当然要求されるようになってき
た。本発明は、この内、特に高耐圧用途のトランジスタ
の信頼性を向上させる構造に関するものである。
【０００３】本来、この種トランジスタは、個別である
が故、その特性はいわば究極の特性である事が要求さ
れ、その要求が満たされ且つ安価に生産されなければ差
別化は出来なかった。即ち、ＩＣと異なり、他の特性に
影響を与えるデバイスが同一基板内に、存在しないのが
ディスクリート装置の特徴であったので、特性の改善も
ある意味で容易であった。
が故、その特性はいわば究極の特性である事が要求さ
れ、その要求が満たされ且つ安価に生産されなければ差
別化は出来なかった。即ち、ＩＣと異なり、他の特性に
影響を与えるデバイスが同一基板内に、存在しないのが
ディスクリート装置の特徴であったので、特性の改善も
ある意味で容易であった。
【０００４】しかし、高耐圧用途のディスクリートに関
しては最早、ＩＣと同じように複数のデバイスで構成さ
れるようになり、従来のディスクリートの定義を変えな
ければならない。即ち、単にトランジスタの一つの特性
を変えるための処理がシステム全体の特性を変えてしま
うことになる危惧が発生する。しかも、安価に生産する
ことで使用するエポキシ系樹脂を始めとするプラスチッ
ク封止による素子封止の影響が素子本体に影響を与える
ほどの高電圧で使用するケースが多くなった。
しては最早、ＩＣと同じように複数のデバイスで構成さ
れるようになり、従来のディスクリートの定義を変えな
ければならない。即ち、単にトランジスタの一つの特性
を変えるための処理がシステム全体の特性を変えてしま
うことになる危惧が発生する。しかも、安価に生産する
ことで使用するエポキシ系樹脂を始めとするプラスチッ
ク封止による素子封止の影響が素子本体に影響を与える
ほどの高電圧で使用するケースが多くなった。
【０００５】従来の典型的なパターンを図３に示す平面
図に従って説明する。半導体基板上にエピタキシャル成
長させたＮ型層２１を形成するようにＰ型拡散層による
分離層２２が設けられる。この分離層２２で囲繞された
エピタキシャル成長によるＮ型層２１の一部を残してＭ
ＯＳ型トランジスター領域として、Ｐ−ウエル領域２３
が設けられ、その中に離間してソース領域２４とドレイ
ン領域２５が形成される。ＭＯＳ型トランジスターを構
成する各領域からソース電極２６ドレイン電極２７、薄
い酸化膜を介してゲート電極２８、グランドライン２９
と電源ライン３０が設けられる。ここで、グランドライ
ン２９はＰ型の分離層２２に、電源ライン３０はＮ型層
２１にオーミックコンタクトされていることは、当然の
ことである。又、チャネルの発生が希望する領域以外に
広がることを防止するために、ウエル領域２３を囲繞し
てこれの濃度より高いＰ＋型の反転防止領域３１も設定
される。
図に従って説明する。半導体基板上にエピタキシャル成
長させたＮ型層２１を形成するようにＰ型拡散層による
分離層２２が設けられる。この分離層２２で囲繞された
エピタキシャル成長によるＮ型層２１の一部を残してＭ
ＯＳ型トランジスター領域として、Ｐ−ウエル領域２３
が設けられ、その中に離間してソース領域２４とドレイ
ン領域２５が形成される。ＭＯＳ型トランジスターを構
成する各領域からソース電極２６ドレイン電極２７、薄
い酸化膜を介してゲート電極２８、グランドライン２９
と電源ライン３０が設けられる。ここで、グランドライ
ン２９はＰ型の分離層２２に、電源ライン３０はＮ型層
２１にオーミックコンタクトされていることは、当然の
ことである。又、チャネルの発生が希望する領域以外に
広がることを防止するために、ウエル領域２３を囲繞し
てこれの濃度より高いＰ＋型の反転防止領域３１も設定
される。
【０００６】
【発明が解決しようとする課題】このＭＯＳ型トランジ
スターの表面への各電極から或いは各配線で構成する電
界の不必要な影響を少しでも除去するために、Ｐ−ウエ
ル領域２３の中でありソース領域２４とドレイン領域２
５とで囲まれる領域であって、ゲート電極２８の下にの
み薄い酸化膜を配置し、その他の表面は、フィールド絶
縁膜のように極端に厚い酸化膜に設計される。構造とし
ては、この後に、水の半導体装置のシリコン表面に対す
る影響や外部から不本意なイオンの影響の防止のため全
体がオーバーコートされる。更には、図示しないが全体
がエポキシ系の樹脂などで封止される。
スターの表面への各電極から或いは各配線で構成する電
界の不必要な影響を少しでも除去するために、Ｐ−ウエ
ル領域２３の中でありソース領域２４とドレイン領域２
５とで囲まれる領域であって、ゲート電極２８の下にの
み薄い酸化膜を配置し、その他の表面は、フィールド絶
縁膜のように極端に厚い酸化膜に設計される。構造とし
ては、この後に、水の半導体装置のシリコン表面に対す
る影響や外部から不本意なイオンの影響の防止のため全
体がオーバーコートされる。更には、図示しないが全体
がエポキシ系の樹脂などで封止される。
【０００７】斯様にして構成されたＭＯＳ型トランジス
ターにあっては前記したように信頼性のテストで表面の
リークの症状が発生することが屡々あった。更には、高
耐圧半導体素子においては、その使用範囲が高電圧とい
う事で、電圧に関する信頼性試験を、厳しくし如何にそ
の評価を余裕を持ってクリアーすることがテーマであ
る。
ターにあっては前記したように信頼性のテストで表面の
リークの症状が発生することが屡々あった。更には、高
耐圧半導体素子においては、その使用範囲が高電圧とい
う事で、電圧に関する信頼性試験を、厳しくし如何にそ
の評価を余裕を持ってクリアーすることがテーマであ
る。
【０００８】
【課題を解決するための手段】本発明は上述した従来の
課題に鑑みて成されたものであり、半導体基板上に形成
されたＭＯＳ型トランジスタのパターンの大幅な変更が
無く、集積密度を低下させずに温度とバイアスを掛けた
信頼性テスト（ＢＴ試験）を余裕を持ってクリアーでき
る構造を提供するものである。ＢＴ試験の結果に因れ
ば、樹脂を始めとして表面に付着した不純物イオン又は
分極によって、試験中の電界による（＋）イオンの局在
化が、Ｐ−ウエル層表面を反転させることが主たる原因
であって本発明は、具体的には図３のソース領域２４と
ドレイン領域２５間に発生するリークを防止するもので
ある。
課題に鑑みて成されたものであり、半導体基板上に形成
されたＭＯＳ型トランジスタのパターンの大幅な変更が
無く、集積密度を低下させずに温度とバイアスを掛けた
信頼性テスト（ＢＴ試験）を余裕を持ってクリアーでき
る構造を提供するものである。ＢＴ試験の結果に因れ
ば、樹脂を始めとして表面に付着した不純物イオン又は
分極によって、試験中の電界による（＋）イオンの局在
化が、Ｐ−ウエル層表面を反転させることが主たる原因
であって本発明は、具体的には図３のソース領域２４と
ドレイン領域２５間に発生するリークを防止するもので
ある。
【０００９】即ち本発明は、図３に示す従来例で表面反
転を生じている領域に対し、ソース電極２６、ドレイン
電極２７、ゲート電極２８、グランドライン２９或いは
電源ライン３０とで構成する領域を使ってゲート電極２
８をグランドライン２９或いは電源ライン３０に接続は
しないが、重畳させて防止しようとするものである。本
発明は、これによって新たな面積をとらず即ち集積密度
を低下することなく反転現象を防止し又この処理を単独
の効果で他に影響を与えない対策にして、リークを少な
くしてＢＴ試験の如き経時変化をも解決するものであ
る。
転を生じている領域に対し、ソース電極２６、ドレイン
電極２７、ゲート電極２８、グランドライン２９或いは
電源ライン３０とで構成する領域を使ってゲート電極２
８をグランドライン２９或いは電源ライン３０に接続は
しないが、重畳させて防止しようとするものである。本
発明は、これによって新たな面積をとらず即ち集積密度
を低下することなく反転現象を防止し又この処理を単独
の効果で他に影響を与えない対策にして、リークを少な
くしてＢＴ試験の如き経時変化をも解決するものであ
る。
【００１０】
【発明の実施の形態】図１の平面図と図２のそのＡ−
Ａ’断面図を使って本発明の詳細な説明をする。本発明
は、図１の平面図、図２の断面図によって示す通り、一
導電型の半導体基板１上にエピタキシャル成長させた他
の導電型のエピタキシャル層２を作り、それを分離層３
で囲繞して島を得る。ＭＯＳ型トランジスタのため一導
電型のウエル領域４が設けられこの中にＭＯＳ型トラン
ジスタを構成する各領域が作られる。即ち、半導体基板
１内には、ソース領域５、ドレイン領域６、反転防止領
域７、コンタクトを取り出すためにソース、ドレイン領
域の工程と同時に設けられる他の導電型のコンタクト層
８を設け、半導体基板１の表面上には、ソース領域５と
ドレイン領域６で区画されるチャネル領域上に設けられ
たゲート絶縁膜９と厚い絶縁膜で構成されるフィールド
絶縁膜１０、ソース電極１１、ドレイン電極１２、ゲー
ト電極１３、グランドライン１４、電源ライン１５、層
間絶縁層１６、オーバーコート層１７が設けられる。
Ａ’断面図を使って本発明の詳細な説明をする。本発明
は、図１の平面図、図２の断面図によって示す通り、一
導電型の半導体基板１上にエピタキシャル成長させた他
の導電型のエピタキシャル層２を作り、それを分離層３
で囲繞して島を得る。ＭＯＳ型トランジスタのため一導
電型のウエル領域４が設けられこの中にＭＯＳ型トラン
ジスタを構成する各領域が作られる。即ち、半導体基板
１内には、ソース領域５、ドレイン領域６、反転防止領
域７、コンタクトを取り出すためにソース、ドレイン領
域の工程と同時に設けられる他の導電型のコンタクト層
８を設け、半導体基板１の表面上には、ソース領域５と
ドレイン領域６で区画されるチャネル領域上に設けられ
たゲート絶縁膜９と厚い絶縁膜で構成されるフィールド
絶縁膜１０、ソース電極１１、ドレイン電極１２、ゲー
ト電極１３、グランドライン１４、電源ライン１５、層
間絶縁層１６、オーバーコート層１７が設けられる。
【００１１】このトランジスタは、その表面への各電極
から或いはラインからの電界の影響をトランジスタ以外
の部分具体的にはチャネルに影響を与えないようにゲー
ト電極１３の下のゲート絶縁膜だけが８００Åでその他
の領域上のフィールド絶縁膜１０は約１０倍以上の１０
０００Åに設計されている。フィールド絶縁膜１０より
上に存在する層間絶縁膜１６は、その上下に配線される
各ラインの要求される特性によって定められるが１３０
００Å、オーバーコート層１７は３００００Åであっ
た。
から或いはラインからの電界の影響をトランジスタ以外
の部分具体的にはチャネルに影響を与えないようにゲー
ト電極１３の下のゲート絶縁膜だけが８００Åでその他
の領域上のフィールド絶縁膜１０は約１０倍以上の１０
０００Åに設計されている。フィールド絶縁膜１０より
上に存在する層間絶縁膜１６は、その上下に配線される
各ラインの要求される特性によって定められるが１３０
００Å、オーバーコート層１７は３００００Åであっ
た。
【００１２】更には重畳部１８はグランドライン１４の
下で、幅は１０μｍを用いた。即ち、５μｍのグランド
ライン１４にその先端が隠されているが、突き抜けてい
ない配置とした重畳部１８を設けた。本発明によれば、
図１、図２からも理解できるようにゲート電極１３の先
端部は電気的には直接接続していないが、グランドライ
ン１４と平面的には重畳した部分即ち重畳部１８を有し
ているのである。発明者の実験によればＮチャネル型の
ＭＯＳ型トランジスタには上記した構造の一部又は一部
の実現で効果的であることが解った。即ち、ゲート電極
１３に設けた重畳部１８は以下の配置で有効であること
が確認されたのである。第１の配置は、前記したように
グランドライン１４下であって層間絶縁膜１６と、フィ
ールド絶縁膜１０とで挟まれた位置であり、半導体領域
としては分離層３の上に配置することである。又、第２
の配置は、反転防止領域７の上に配置することである。
効果としては、第１の配置であっても、第２の配置であ
っても論理的には同一の理由で効果があるのであり、ど
ちらか一方のみ又は、重畳部１８が分離層３および反転
防止領域７の両方にまたがって配置されても良いことは
自明である。図１、図２はよって示した例では、第１の
配置および第２の配置の両方を備えた配置を示してい
る。
下で、幅は１０μｍを用いた。即ち、５μｍのグランド
ライン１４にその先端が隠されているが、突き抜けてい
ない配置とした重畳部１８を設けた。本発明によれば、
図１、図２からも理解できるようにゲート電極１３の先
端部は電気的には直接接続していないが、グランドライ
ン１４と平面的には重畳した部分即ち重畳部１８を有し
ているのである。発明者の実験によればＮチャネル型の
ＭＯＳ型トランジスタには上記した構造の一部又は一部
の実現で効果的であることが解った。即ち、ゲート電極
１３に設けた重畳部１８は以下の配置で有効であること
が確認されたのである。第１の配置は、前記したように
グランドライン１４下であって層間絶縁膜１６と、フィ
ールド絶縁膜１０とで挟まれた位置であり、半導体領域
としては分離層３の上に配置することである。又、第２
の配置は、反転防止領域７の上に配置することである。
効果としては、第１の配置であっても、第２の配置であ
っても論理的には同一の理由で効果があるのであり、ど
ちらか一方のみ又は、重畳部１８が分離層３および反転
防止領域７の両方にまたがって配置されても良いことは
自明である。図１、図２はよって示した例では、第１の
配置および第２の配置の両方を備えた配置を示してい
る。
【００１３】上記形態は、Ｎチャネル型ＭＯＳトランジ
スタの場合であったが、本発明の更なる形態をＰチャネ
ル型で説明する。図１、図２で説明した場合と全く同様
の物理現象によるものであるので図示しないが、Ｎチャ
ネル型とは反対の導電型の領域で構成されるＭＯＳ構造
であることは当然であるが、ゲート電極の一端は反転防
止領域を横切ることは当然であるが、他端は電源ライン
に設けられるのである。Ｎチャネル型トランジスタとの
差は、この重畳部がグランドラインに設けられるのでは
なく、電源ラインに設けられるのであり、ソース領域、
ドレイン領域に誘起されたＰチャネルによる反転層を途
中で切断して両領域に対するリークを防止するものであ
る。
スタの場合であったが、本発明の更なる形態をＰチャネ
ル型で説明する。図１、図２で説明した場合と全く同様
の物理現象によるものであるので図示しないが、Ｎチャ
ネル型とは反対の導電型の領域で構成されるＭＯＳ構造
であることは当然であるが、ゲート電極の一端は反転防
止領域を横切ることは当然であるが、他端は電源ライン
に設けられるのである。Ｎチャネル型トランジスタとの
差は、この重畳部がグランドラインに設けられるのでは
なく、電源ラインに設けられるのであり、ソース領域、
ドレイン領域に誘起されたＰチャネルによる反転層を途
中で切断して両領域に対するリークを防止するものであ
る。
【００１４】
【発明の効果】前記したように本発明の必要性は、装置
をシールするためのエポキシ樹脂などのプラスチック中
に含まれる希望しない不純物イオン又は分極による
（＋）イオンの局在化が起こってＰ−ウエル層４の表面
反転を誘引するのである。しかも、高耐圧用ＭＯＳ型ト
ランジスタでは、２００Ｖ以上の電圧が掛けられるので
これらが電圧によって、更には、温度の影響によってウ
エル層４表面により影響を与えるのである。
をシールするためのエポキシ樹脂などのプラスチック中
に含まれる希望しない不純物イオン又は分極による
（＋）イオンの局在化が起こってＰ−ウエル層４の表面
反転を誘引するのである。しかも、高耐圧用ＭＯＳ型ト
ランジスタでは、２００Ｖ以上の電圧が掛けられるので
これらが電圧によって、更には、温度の影響によってウ
エル層４表面により影響を与えるのである。
【００１５】これらの原因に対して、本発明はゲート電
極１３が電気的には接続していないが、グランドライン
１４の下に重畳部１８を設けているので、この例のＮ―
チャネルＭＯＳ型トランジスタでは、エポキシ樹脂など
に含まれる希望しない不純物イオン又は分極による
（＋）イオンによる影響をグランドライン１４およびゲ
ート電極１３の重畳部１８がシールド電極として働くの
で、等価的に負の電界をＰ−ウエル層４に与えることと
同じになり、グランドライン１４およびゲート電極１３
の重畳部１８が重なるＰ−ウエル層４の位置で不要の表
面反転を防止し、ソース領域５とドレイン領域６を表面
反転層でつなぐことがなくリークを発生しない。即ち、
グランドライン１４とゲート電極１３の下に位置するＰ
−ウエル層４の表面に発生する表面反転層の影響に対し
てはグランドライン１４およびゲート電極１３がシール
ド電極として作用するので表面反転層は形成されない。
極１３が電気的には接続していないが、グランドライン
１４の下に重畳部１８を設けているので、この例のＮ―
チャネルＭＯＳ型トランジスタでは、エポキシ樹脂など
に含まれる希望しない不純物イオン又は分極による
（＋）イオンによる影響をグランドライン１４およびゲ
ート電極１３の重畳部１８がシールド電極として働くの
で、等価的に負の電界をＰ−ウエル層４に与えることと
同じになり、グランドライン１４およびゲート電極１３
の重畳部１８が重なるＰ−ウエル層４の位置で不要の表
面反転を防止し、ソース領域５とドレイン領域６を表面
反転層でつなぐことがなくリークを発生しない。即ち、
グランドライン１４とゲート電極１３の下に位置するＰ
−ウエル層４の表面に発生する表面反転層の影響に対し
てはグランドライン１４およびゲート電極１３がシール
ド電極として作用するので表面反転層は形成されない。
【００１６】本発明は、グランドライン１４の下に設置
した重畳部１８の効果又は影響を説明したが、分離層
３、反転防止領域７の上に配置して接続しなくても同じ
効果があることが確認されているので、例えばグランド
ライン１４のコンタクトを取らなければならない時に
は、このコンタクトを避けて分離層３の上に配置して
も、反転防止領域７の上に配置しても、何ら変わらない
効果を示すことは明白である。図からも簡単に理解でき
るが、本目的を達成するために半導体基板上に如何なる
新たな領域も必要とせず、ゲート電極をグランドライン
下にのばして重畳部を、設けただけのパターン上の変化
でウエル層の反転を防止できることは、熱処理条件や不
純物濃度の設計変更ではないので迅速に且つ誤り無く対
策できるのであるしまた、集積密度を低下させることな
く目的を達成できるのである。
した重畳部１８の効果又は影響を説明したが、分離層
３、反転防止領域７の上に配置して接続しなくても同じ
効果があることが確認されているので、例えばグランド
ライン１４のコンタクトを取らなければならない時に
は、このコンタクトを避けて分離層３の上に配置して
も、反転防止領域７の上に配置しても、何ら変わらない
効果を示すことは明白である。図からも簡単に理解でき
るが、本目的を達成するために半導体基板上に如何なる
新たな領域も必要とせず、ゲート電極をグランドライン
下にのばして重畳部を、設けただけのパターン上の変化
でウエル層の反転を防止できることは、熱処理条件や不
純物濃度の設計変更ではないので迅速に且つ誤り無く対
策できるのであるしまた、集積密度を低下させることな
く目的を達成できるのである。
【図１】本発明を説明するための模式的平面図である。
【図２】本発明を説明するための模式的断面図である。
【図３】従来例を説明するための模式的平面図である。
フロントページの続き
(56)参考文献 特開 昭59−198764（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
Claims (3)
- 【請求項１】 ウエル領域を形成する一導電型の分離層
と、前記ウエル領域に形成される一導電型で離間して形
成されたソース領域とドレイン領域と、前記ソース領域
とドレイン領域から各々取り出されたソース電極とドレ
イン電極と、前記ソース領域とドレイン領域を囲繞して
設けられた他の導電型の高濃度の反転防止層と、少なく
ともソース領域とドレイン領域の対向するチャネル領域
上に薄い絶縁膜を介して設けられたゲート電極と、前記
薄い絶縁膜より十分厚いフィールド絶縁膜を介して接続
配線されたグランドラインと電源ラインとを備え、前記
チャネル領域上の前記ゲート電極の一端は前記反転防止
層を横切って延在され、他端は前記グランドラインまた
は前記電源ラインの下で前記分離層または前記反転防止
層上の前記フィールド絶縁膜上に延在されて前記グラン
ドラインまたは前記電源ラインとは電気的に絶縁した重
畳部を形成して前記ウエル領域の表面反転を防止するこ
とを特徴とする半導体装置。 - 【請求項２】 Ｎチャネル型ＭＯＳトランジスタにおい
て、前記重畳部を前記分離層または前記反転防止層上の
前記グランドライン下に設けたことを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 Ｐチャネル型ＭＯＳトランジスタにおい
て、前記重畳部を前記分離層または前記反転防止層上の
前記電源ライン下に設けたことを特徴とする請求項１記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00957598A JP3389486B2 (ja) | 1998-01-21 | 1998-01-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00957598A JP3389486B2 (ja) | 1998-01-21 | 1998-01-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214693A JPH11214693A (ja) | 1999-08-06 |
| JP3389486B2 true JP3389486B2 (ja) | 2003-03-24 |
Family
ID=11724121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00957598A Expired - Fee Related JP3389486B2 (ja) | 1998-01-21 | 1998-01-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3389486B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353444A (ja) * | 2001-05-28 | 2002-12-06 | Fuji Electric Co Ltd | 半導体装置 |
-
1998
- 1998-01-21 JP JP00957598A patent/JP3389486B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11214693A (ja) | 1999-08-06 |
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