JP2002198438A - パワーｍｏｓトランジスタ - Google Patents
パワーｍｏｓトランジスタInfo
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- JP2002198438A JP2002198438A JP2000396119A JP2000396119A JP2002198438A JP 2002198438 A JP2002198438 A JP 2002198438A JP 2000396119 A JP2000396119 A JP 2000396119A JP 2000396119 A JP2000396119 A JP 2000396119A JP 2002198438 A JP2002198438 A JP 2002198438A
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- JP
- Japan
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- mos transistor
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- drain
- power mos
- diffusion layer
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 必要最低限の素子面積で、高サージ耐性およ
び低オン抵抗を実現できるパワーＭＯＳトランジスタを
提供する。 【解決手段】 ドレイン２２が出力端子４４に接続され
た複数のＭＯＳトランジスタ１，２から成る横型パワー
ＭＯＳトランジスタである。出力端子４４に近接するＭ
ＯＳトランジスタ２のみが、ドレイン２２に出力端子４
４から入力されるサージ電流を基板１０内に引き抜く拡
散層６０を備えている。
び低オン抵抗を実現できるパワーＭＯＳトランジスタを
提供する。 【解決手段】 ドレイン２２が出力端子４４に接続され
た複数のＭＯＳトランジスタ１，２から成る横型パワー
ＭＯＳトランジスタである。出力端子４４に近接するＭ
ＯＳトランジスタ２のみが、ドレイン２２に出力端子４
４から入力されるサージ電流を基板１０内に引き抜く拡
散層６０を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、たとえばスイッチ
ング素子として大電流を駆動できる横型パワーＭＯＳト
ランジスタの構造に関する。
ング素子として大電流を駆動できる横型パワーＭＯＳト
ランジスタの構造に関する。
【０００２】
【従来の技術】図３に、従来の横型パワーＭＯＳトラン
ジスタの主要部の断面図を示す。図３の横型パワーＭＯ
Ｓトランジスタでは、低濃度のｐ型にドープされた半導
体基板１０内に、高濃度ｎ型拡散によって形成されたｎ
型埋め込み拡散層１２が形成される。あとに続く工程中
で、埋め込み拡散層１２が拡散するのを最小限に抑える
ため、通常、不純物には比較的拡散係数の小さいヒ素や
アンチモンが利用される。そして、ｐ型半導体基板１０
上に、適当な条件のもとでエピタキシャル成長したエピ
タキシャル層１４が形成される。エピタキシャル層１４
は、ｐ型半導体基板１０の結晶構造を引き継ぐことがで
きるので、デバイス製作に適した層を得ることができ
る。
ジスタの主要部の断面図を示す。図３の横型パワーＭＯ
Ｓトランジスタでは、低濃度のｐ型にドープされた半導
体基板１０内に、高濃度ｎ型拡散によって形成されたｎ
型埋め込み拡散層１２が形成される。あとに続く工程中
で、埋め込み拡散層１２が拡散するのを最小限に抑える
ため、通常、不純物には比較的拡散係数の小さいヒ素や
アンチモンが利用される。そして、ｐ型半導体基板１０
上に、適当な条件のもとでエピタキシャル成長したエピ
タキシャル層１４が形成される。エピタキシャル層１４
は、ｐ型半導体基板１０の結晶構造を引き継ぐことがで
きるので、デバイス製作に適した層を得ることができ
る。
【０００３】エピタキシャル層１４内には、ｐ型ウェル
１６が形成される。ｐ型ウェル１６は、たとえば、ボロ
ン等の高エネルギー高ドーズイオン注入によってｐ＋ド
ーパントを導入した後、引き続き、高温工程でドーパン
トを再拡散することで形成される。
１６が形成される。ｐ型ウェル１６は、たとえば、ボロ
ン等の高エネルギー高ドーズイオン注入によってｐ＋ド
ーパントを導入した後、引き続き、高温工程でドーパン
トを再拡散することで形成される。
【０００４】エピタキシャル層１４の表面には、厚いフ
ィールド酸化膜１８から成る複数の素子分離領域によっ
て分離された複数の素子領域が形成される。ｐ型ウェル
１６内には、第１のソースとなる第１のｎ型領域２０
と、ドレインとなる第２のｎ型領域２２と、第１のゲー
ト電極２４と、から構成される第１のｎ型ＭＯＳトラン
ジスタ２６、および、第２のソースとなる第３のｎ型領
域２８と、第１のＭＯＳトランジスタ２６と共通のドレ
インのｎ型領域２２と、第２のゲート電極３０と、から
構成される第２のｎ型ＭＯＳトランジスタ３２と、が形
成される。また、第１および第２のＭＯＳトランジスタ
２６，３２のソースは、それぞれに対応する第１および
第２のｐ型領域３４，３６を介して、ｐ型ウェル１６と
接続する。
ィールド酸化膜１８から成る複数の素子分離領域によっ
て分離された複数の素子領域が形成される。ｐ型ウェル
１６内には、第１のソースとなる第１のｎ型領域２０
と、ドレインとなる第２のｎ型領域２２と、第１のゲー
ト電極２４と、から構成される第１のｎ型ＭＯＳトラン
ジスタ２６、および、第２のソースとなる第３のｎ型領
域２８と、第１のＭＯＳトランジスタ２６と共通のドレ
インのｎ型領域２２と、第２のゲート電極３０と、から
構成される第２のｎ型ＭＯＳトランジスタ３２と、が形
成される。また、第１および第２のＭＯＳトランジスタ
２６，３２のソースは、それぞれに対応する第１および
第２のｐ型領域３４，３６を介して、ｐ型ウェル１６と
接続する。
【０００５】ｐ型ウェル１６は、エピタキシャル層１４
内に形成されたｎ型拡散層３８、および、ｎ型埋め込み
拡散層１２によって、完全に取り囲まれる。また、ｐ型
半導体基板１０の電位は、ｐ型半導体基板１０およびエ
ピタキシャル層１４内に形成されたｐ型拡散層４０，４
２によって外部に取り出される。
内に形成されたｎ型拡散層３８、および、ｎ型埋め込み
拡散層１２によって、完全に取り囲まれる。また、ｐ型
半導体基板１０の電位は、ｐ型半導体基板１０およびエ
ピタキシャル層１４内に形成されたｐ型拡散層４０，４
２によって外部に取り出される。
【０００６】パッド４４には、ｎ型拡散層４６を介して
ｎ型拡散層３８に接続された電極４８と、ｎ型領域２２
と接続されたドレイン電極５０と、が接続され、一方、
第１および第２のソース電極５２，５４が内部回路ある
いは接地電位（ＧＮＤ）に接続される。また、ｐ型拡散
層５６を介してｐ型拡散層４２に基板電極５８が接続さ
れる。
ｎ型拡散層３８に接続された電極４８と、ｎ型領域２２
と接続されたドレイン電極５０と、が接続され、一方、
第１および第２のソース電極５２，５４が内部回路ある
いは接地電位（ＧＮＤ）に接続される。また、ｐ型拡散
層５６を介してｐ型拡散層４２に基板電極５８が接続さ
れる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
図３に示した横型ＭＯＳトランジスタの構造には、次の
ような問題点を有していた。すなわち、上記の構造で
は、ドレイン用パッド４４からドレイン電極５０を介し
て素子内部に入力されたサージ電流はソース電極５２，
５４に向かって流れることになる。このため、ソース領
域２０，２８とドレイン領域２２との間の高電圧が印加
され、その結果、サージ破壊が起きるおそれがある。
図３に示した横型ＭＯＳトランジスタの構造には、次の
ような問題点を有していた。すなわち、上記の構造で
は、ドレイン用パッド４４からドレイン電極５０を介し
て素子内部に入力されたサージ電流はソース電極５２，
５４に向かって流れることになる。このため、ソース領
域２０，２８とドレイン領域２２との間の高電圧が印加
され、その結果、サージ破壊が起きるおそれがある。
【０００８】このため、図４に示すように、ドレイン領
域２２とｎ型埋め込み拡散層１２との間に、更に、ｎ型
拡散層６０を配置した構造が提案されている。この新た
な構造によれば、ドレイン電極５０からのサージ電流
を、追加されたｎ型拡散層６０を介して、ｎ型埋め込み
拡散層１２に逃がすことが可能となる。それにより、ソ
ース領域２０，２８とドレイン領域２２との間に対する
高電圧印加を防止し、サージ破壊を防ぐことが可能とな
る。
域２２とｎ型埋め込み拡散層１２との間に、更に、ｎ型
拡散層６０を配置した構造が提案されている。この新た
な構造によれば、ドレイン電極５０からのサージ電流
を、追加されたｎ型拡散層６０を介して、ｎ型埋め込み
拡散層１２に逃がすことが可能となる。それにより、ソ
ース領域２０，２８とドレイン領域２２との間に対する
高電圧印加を防止し、サージ破壊を防ぐことが可能とな
る。
【０００９】ところが、この構造では、追加されたｎ型
拡散層６０の横方向拡散によって、ソース−ドレイン間
の耐圧が小さくなり、サージ耐性が劣化してしまう。サ
ージ耐性を増大させるには、ソース−ドレイン間の距離
を大きくしなければならない。しかし、この場合、オン
抵抗が増大するという新たな問題が生じてしまう。
拡散層６０の横方向拡散によって、ソース−ドレイン間
の耐圧が小さくなり、サージ耐性が劣化してしまう。サ
ージ耐性を増大させるには、ソース−ドレイン間の距離
を大きくしなければならない。しかし、この場合、オン
抵抗が増大するという新たな問題が生じてしまう。
【００１０】本発明は、このような課題を解決し、オン
抵抗の増大を招くことなく、サージ耐性を大きくするこ
とができる構造を備えたパワーＭＯＳトランジスタを提
供することを目的とする。
抵抗の増大を招くことなく、サージ耐性を大きくするこ
とができる構造を備えたパワーＭＯＳトランジスタを提
供することを目的とする。
【００１１】本発明の他の目的は、必要最低限の素子面
積で、高サージ耐性および低オン抵抗を実現できるパワ
ーＭＯＳトランジスタを提供することである。
積で、高サージ耐性および低オン抵抗を実現できるパワ
ーＭＯＳトランジスタを提供することである。
【００１２】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、ドレインが出力端子に接続された複数の
ＭＯＳトランジスタから成る横型パワーＭＯＳトランジ
スタにおいて、前記ＭＯＳトランジスタのうち前記出力
端子に近接する位置に配置されるＭＯＳトランジスタ
は、ドレインに前記出力端子から入力されるサージ電流
を基板内に引き抜くサージ電流引き抜き手段を備えるパ
ワーＭＯＳトランジスタであることを特徴とする。ここ
で、前記サージ電流引き抜き手段は、前記ドレインと前
記基板との間に配置され、前記ドレインと同一の導電型
を有する不純物拡散層である。
め、本発明は、ドレインが出力端子に接続された複数の
ＭＯＳトランジスタから成る横型パワーＭＯＳトランジ
スタにおいて、前記ＭＯＳトランジスタのうち前記出力
端子に近接する位置に配置されるＭＯＳトランジスタ
は、ドレインに前記出力端子から入力されるサージ電流
を基板内に引き抜くサージ電流引き抜き手段を備えるパ
ワーＭＯＳトランジスタであることを特徴とする。ここ
で、前記サージ電流引き抜き手段は、前記ドレインと前
記基板との間に配置され、前記ドレインと同一の導電型
を有する不純物拡散層である。
【００１３】
【発明の実施の形態】以下図面を参照して、本発明の実
施の形態を説明する。以下の図面の記載において、上記
の図３および図４と同一または類似の部分には同一また
は類似の符号を付している。
施の形態を説明する。以下の図面の記載において、上記
の図３および図４と同一または類似の部分には同一また
は類似の符号を付している。
【００１４】図１は、本発明の実施の形態に係るパワー
ＭＯＳトランジスタの主要部の構成を示す断面図、図２
は、その平面図である。図１において、このパワーＭＯ
Ｓトランジスタは、上記の図３に示した第１のパワーＭ
ＯＳトランジスタの構造と、図４に示した第２のパワー
ＭＯＳトランジスタの構造と、を組合わせた構造を有し
ている。すなわち、本発明の実施の形態に係るパワーＭ
ＯＳトランジスタは、図１に示すように、ドレイン用パ
ッド４４から所定の距離だけ離れた位置までは図４に示
した構造を有する第２のパワーＭＯＳトランジスタ２を
配置し、それ以降は図３に示した構造を有する第１のパ
ワーＭＯＳトランジスタ１を配置した構造を採ってい
る。
ＭＯＳトランジスタの主要部の構成を示す断面図、図２
は、その平面図である。図１において、このパワーＭＯ
Ｓトランジスタは、上記の図３に示した第１のパワーＭ
ＯＳトランジスタの構造と、図４に示した第２のパワー
ＭＯＳトランジスタの構造と、を組合わせた構造を有し
ている。すなわち、本発明の実施の形態に係るパワーＭ
ＯＳトランジスタは、図１に示すように、ドレイン用パ
ッド４４から所定の距離だけ離れた位置までは図４に示
した構造を有する第２のパワーＭＯＳトランジスタ２を
配置し、それ以降は図３に示した構造を有する第１のパ
ワーＭＯＳトランジスタ１を配置した構造を採ってい
る。
【００１５】図１において、第１のパワーＭＯＳトラン
ジスタ１は、上記の図３に示したパワーＭＯＳトランジ
スタと同様、低濃度のｐ型にドープされた半導体基板１
０内に、高濃度ｎ型拡散によって形成されたｎ型埋め込
み拡散層１２が形成される。そして、ｐ型半導体基板１
０上に、適当な条件のもとでエピタキシャル成長したエ
ピタキシャル層１４が形成される。
ジスタ１は、上記の図３に示したパワーＭＯＳトランジ
スタと同様、低濃度のｐ型にドープされた半導体基板１
０内に、高濃度ｎ型拡散によって形成されたｎ型埋め込
み拡散層１２が形成される。そして、ｐ型半導体基板１
０上に、適当な条件のもとでエピタキシャル成長したエ
ピタキシャル層１４が形成される。
【００１６】エピタキシャル層１４内には、ｐ型ウェル
１６が形成される。エピタキシャル層１４の表面には、
厚いフィールド酸化膜１８から成る複数の素子分離領域
によって分離された複数の素子領域が形成される。ｐ型
ウェル１６内には、第１のソースとなる第１のｎ型領域
２０と、ドレインとなる第２のｎ型領域２２と、第１の
ゲート電極２４と、から構成される第１のｎ型ＭＯＳト
ランジスタ２６、および、第２のソースとなる第３のｎ
型領域２８と、第１のＭＯＳトランジスタ２６と共通の
ドレインのｎ型領域２２と、第２のゲート電極３０と、
から構成される第２のｎ型ＭＯＳトランジスタ３２と、
が形成される。また、第１および第２のＭＯＳトランジ
スタ２６，３２のソースは、それぞれに対応する第１お
よび第２のｐ型領域３４，３６を介して、ｐ型ウェル１
６と接続する。
１６が形成される。エピタキシャル層１４の表面には、
厚いフィールド酸化膜１８から成る複数の素子分離領域
によって分離された複数の素子領域が形成される。ｐ型
ウェル１６内には、第１のソースとなる第１のｎ型領域
２０と、ドレインとなる第２のｎ型領域２２と、第１の
ゲート電極２４と、から構成される第１のｎ型ＭＯＳト
ランジスタ２６、および、第２のソースとなる第３のｎ
型領域２８と、第１のＭＯＳトランジスタ２６と共通の
ドレインのｎ型領域２２と、第２のゲート電極３０と、
から構成される第２のｎ型ＭＯＳトランジスタ３２と、
が形成される。また、第１および第２のＭＯＳトランジ
スタ２６，３２のソースは、それぞれに対応する第１お
よび第２のｐ型領域３４，３６を介して、ｐ型ウェル１
６と接続する。
【００１７】ｐ型ウェル１６は、エピタキシャル層１４
内に形成されたｎ型拡散層３８、および、ｎ型埋め込み
拡散層１２によって、完全に取り囲まれる。また、ｐ型
半導体基板１０の電位は、ｐ型半導体基板１０およびエ
ピタキシャル層１４内に形成されたｐ型拡散層４０，４
２によって外部に取り出される。
内に形成されたｎ型拡散層３８、および、ｎ型埋め込み
拡散層１２によって、完全に取り囲まれる。また、ｐ型
半導体基板１０の電位は、ｐ型半導体基板１０およびエ
ピタキシャル層１４内に形成されたｐ型拡散層４０，４
２によって外部に取り出される。
【００１８】ドレイン用パッド４４には、ｎ型拡散層４
６を介してｎ型拡散層３８に接続された電極４８と、ｎ
型領域２２と接続されたドレイン電極５０と、が接続さ
れ、一方、第１および第２のソース電極５２，５４が内
部回路あるいは接地電位（ＧＮＤ）に接続される。ま
た、ｐ型拡散層５６を介してｐ型拡散層４２に基板電極
５８が接続される。
６を介してｎ型拡散層３８に接続された電極４８と、ｎ
型領域２２と接続されたドレイン電極５０と、が接続さ
れ、一方、第１および第２のソース電極５２，５４が内
部回路あるいは接地電位（ＧＮＤ）に接続される。ま
た、ｐ型拡散層５６を介してｐ型拡散層４２に基板電極
５８が接続される。
【００１９】一方、第２のパワーＭＯＳトランジスタ２
は、上記の図４に示したパワーＭＯＳトランジスタと同
様、ドレイン領域２２とｎ型埋め込み拡散層１２との間
に、ｎ型拡散層６０が配置されている。ただし、ソース
領域２０，２８とドレイン領域２２と間の距離を十分大
きくしている点だけが異なっている。つまり、この第２
のパワーＭＯＳトランジスタは、オン抵抗を多少犠牲に
して、サージ対策が施されている。
は、上記の図４に示したパワーＭＯＳトランジスタと同
様、ドレイン領域２２とｎ型埋め込み拡散層１２との間
に、ｎ型拡散層６０が配置されている。ただし、ソース
領域２０，２８とドレイン領域２２と間の距離を十分大
きくしている点だけが異なっている。つまり、この第２
のパワーＭＯＳトランジスタは、オン抵抗を多少犠牲に
して、サージ対策が施されている。
【００２０】上記の構造によれば、ドレイン用パッド４
４の近傍には、サージ対策が施された第２のパワーＭＯ
Ｓトランジスタ２が配置され、ドレイン用パッド４４か
ら離れた位置には、オン抵抗を確保するため第１のパワ
ーＭＯＳトランジスタ１が、配置される。このため、比
較的素子面積が大きいサージ対策用の第２のＭＯＳトラ
ンジスタを必要最小限の数だけ配置されることになる。
それにより、必要最低限の素子面積で、高サージ耐性お
よび低オン抵抗を実現できるパワーＭＯＳトランジスタ
を実現することができる。
４の近傍には、サージ対策が施された第２のパワーＭＯ
Ｓトランジスタ２が配置され、ドレイン用パッド４４か
ら離れた位置には、オン抵抗を確保するため第１のパワ
ーＭＯＳトランジスタ１が、配置される。このため、比
較的素子面積が大きいサージ対策用の第２のＭＯＳトラ
ンジスタを必要最小限の数だけ配置されることになる。
それにより、必要最低限の素子面積で、高サージ耐性お
よび低オン抵抗を実現できるパワーＭＯＳトランジスタ
を実現することができる。
【００２１】
【発明の効果】本発明によれば、オン抵抗の増大を招く
ことなく、サージ耐性を大きくする構造を備えたパワー
ＭＯＳトランジスタを提供できる。
ことなく、サージ耐性を大きくする構造を備えたパワー
ＭＯＳトランジスタを提供できる。
【００２２】本発明によれば、必要最低限の素子面積
で、高サージ耐性および低オン抵抗を実現するパワーＭ
ＯＳトランジスタを提供できる。
で、高サージ耐性および低オン抵抗を実現するパワーＭ
ＯＳトランジスタを提供できる。
【図１】本発明の実施の形態に係るパワーＭＯＳトラン
ジスタの主要部の断面図である。
ジスタの主要部の断面図である。
【図２】本発明の実施の形態に係るパワーＭＯＳトラン
ジスタの主要部の平面図である。
ジスタの主要部の平面図である。
【図３】従来技術に係るパワーＭＯＳトランジスタの主
要部の断面図である。
要部の断面図である。
【図４】従来技術に係る他のパワーＭＯＳトランジスタ
の主要部の断面図である。
の主要部の断面図である。
１ 第１のパワーＭＯＳトランジスタ ２ 第２のパワーＭＯＳトランジスタ １０ ｐ型半導体基板 １２ ｎ型埋め込み拡散層 １４ エピタキシャル層 １６ ｐ型ウェル １８ フィールド酸化膜 ２０ 第１のソース領域 ２２ ドレイン領域 ２４ 第１のゲート電極 ２６ 第１のｎ型ＭＯＳトランジスタ ２８ 第２のソース領域 ３０ 第２のゲート電極 ３２ 第２のｎ型ＭＯＳトランジスタ ３４，３６ ｐ型領域 ３８，４６，６０ ｎ型拡散層 ４０，４２，５６ ｐ型拡散層 ４４ ドレイン用パッド ４８ 電極 ５０ ドレイン電極 ５２，５４ ソース電極 ５８ 基板電極 ６２ ソース用パッド（ＧＮＤ）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AZ10 BH04 BH05 BH13 CA05 CA10 EZ20 5F040 DA22 DA23 DB01 EB02 ED09 EF18 5F048 AA02 AA05 AB03 AB10 AC06 BA07 BA12 BB16 BC03 BG12 CC08 CC15 CC18
Claims (2)
- 【請求項１】 ドレインが出力端子に接続された複数の
ＭＯＳトランジスタから成る横型パワーＭＯＳトランジ
スタにおいて、 前記ＭＯＳトランジスタのうち前記出力端子に近接する
位置に配置されるＭＯＳトランジスタは、ドレインに前
記出力端子から入力されるサージ電流を基板内に引き抜
くサージ電流引き抜き手段を備えることを特徴とするパ
ワーＭＯＳトランジスタ。 - 【請求項２】 前記サージ電流引き抜き手段は、前記ド
レインと前記基板との間に配置され、前記ドレインと同
一の導電型を有する不純物拡散層であることを特徴とす
る請求項１に記載のパワーＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000396119A JP2002198438A (ja) | 2000-12-26 | 2000-12-26 | パワーｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000396119A JP2002198438A (ja) | 2000-12-26 | 2000-12-26 | パワーｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002198438A true JP2002198438A (ja) | 2002-07-12 |
Family
ID=18861470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000396119A Withdrawn JP2002198438A (ja) | 2000-12-26 | 2000-12-26 | パワーｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002198438A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008091445A (ja) * | 2006-09-29 | 2008-04-17 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2016508671A (ja) * | 2013-01-30 | 2016-03-22 | マイクロチップ テクノロジー インコーポレイテッドＭｉｃｒｏｃｈｉｐ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃｏｒｐｏｒａｔｅｄ | Ｅｓｄ自己保護を有するｄｍｏｓ半導体デバイスおよびそれを備えたｌｉｎバスドライバ |
-
2000
- 2000-12-26 JP JP2000396119A patent/JP2002198438A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008091445A (ja) * | 2006-09-29 | 2008-04-17 | Sanyo Electric Co Ltd | 半導体装置 |
| US8546877B2 (en) | 2006-09-29 | 2013-10-01 | Semiconductor Components Industries, Llc | Semiconductor device |
| JP2016508671A (ja) * | 2013-01-30 | 2016-03-22 | マイクロチップ テクノロジー インコーポレイテッドＭｉｃｒｏｃｈｉｐ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃｏｒｐｏｒａｔｅｄ | Ｅｓｄ自己保護を有するｄｍｏｓ半導体デバイスおよびそれを備えたｌｉｎバスドライバ |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080304 |