JPH11204733A - 半導体装置 - Google Patents
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- JPH11204733A JPH11204733A JP526298A JP526298A JPH11204733A JP H11204733 A JPH11204733 A JP H11204733A JP 526298 A JP526298 A JP 526298A JP 526298 A JP526298 A JP 526298A JP H11204733 A JPH11204733 A JP H11204733A
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Abstract
(57)【要約】
【課題】２系統の電源ラインをもつ樹脂封止半導体装置
や、半導体チップ上に固形やゲル状の樹脂を被覆する半
導体装置では、約１００Ｖ以上の高電圧を連続で印加し
ていると、印加電圧により、樹脂中にある不純物となる
イオンが移動し、分極した状態になる。この場合、イオ
ンにより発生する電圧で集積回路を構成する素子のしき
い値を超えてしまうことが起こり、また、となり合う素
子間でリーク電流となるチャネルが発生することが起こ
るため、素子としての機能が果たせなくなるという問題
があった。 【解決手段】比較的高い電源と、比較的低い電源の２系
統の電源系統を少なくともチップ内部に持つ半導体集積
回路において、低電圧で動作している複数の回路ブロッ
クの周りを取り囲むように電極配線を配置し、その電位
は、取り囲んだ回路ブロックの電位差内の電位に接続
し、配線上部の絶縁物質を取り除いたことを特徴とす
る。
や、半導体チップ上に固形やゲル状の樹脂を被覆する半
導体装置では、約１００Ｖ以上の高電圧を連続で印加し
ていると、印加電圧により、樹脂中にある不純物となる
イオンが移動し、分極した状態になる。この場合、イオ
ンにより発生する電圧で集積回路を構成する素子のしき
い値を超えてしまうことが起こり、また、となり合う素
子間でリーク電流となるチャネルが発生することが起こ
るため、素子としての機能が果たせなくなるという問題
があった。 【解決手段】比較的高い電源と、比較的低い電源の２系
統の電源系統を少なくともチップ内部に持つ半導体集積
回路において、低電圧で動作している複数の回路ブロッ
クの周りを取り囲むように電極配線を配置し、その電位
は、取り囲んだ回路ブロックの電位差内の電位に接続
し、配線上部の絶縁物質を取り除いたことを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置のチップ
のパターン配置に関する。
のパターン配置に関する。
【０００２】
【従来の技術】図５に従来の２系統の電源ラインをもつ
ICの回路ブロック図を示す。ここでは、約１００V 以上
の高電位電圧と１００V 以下の低電位電圧の２系統の例
を示し、回路構成としては、トーテムポール接続した高
耐圧を上下とも駆動するドライバーIC１の場合を示して
いる。ドライバーIC内には、分配ロジック２、上アーム
ドライバ３及び下アームドライバ４が設けられている。
分配ロッジク２及び下アームドライバ４は、それぞれ低
電位電源５とＧＮＤ６との間に接続され、低電位電源
（１００Ｖ以下）５とＧＮＤ６間の電位差で動作する。
分配ロジック２には外部からの入力７が接続される。上
アームドライバ３は、外部から入力した低電位電源５と
は分離した内部電源８と上下ＭＯＳＦＥＴ９、１０との
中間点電位１１間で動作している。この点は低電位電源
電位とＧＮＤ間電位の間の電位差とほぼ等しい。分配ロ
ジック２と上アームドライバ３の信号伝達は、高耐圧素
子１２も含む。上アームドライバ３は、上出力１３に接
続されており、この出力がＭＯＳＦＥＴ９に接続され
る。また、下アームドライバ４は、下出力１４に接続さ
れており、この出力がＭＯＳＦＥＴ１０に接続される。
図５のＩＣ回路ブロック図の典型的なレイアウト図を図
６に示す。図面の奥に向かって破線右側が低電圧電源で
動作する下側ロジックとなり、破線左側が高電圧電源で
動作する上側ロジックとなっている。
ICの回路ブロック図を示す。ここでは、約１００V 以上
の高電位電圧と１００V 以下の低電位電圧の２系統の例
を示し、回路構成としては、トーテムポール接続した高
耐圧を上下とも駆動するドライバーIC１の場合を示して
いる。ドライバーIC内には、分配ロジック２、上アーム
ドライバ３及び下アームドライバ４が設けられている。
分配ロッジク２及び下アームドライバ４は、それぞれ低
電位電源５とＧＮＤ６との間に接続され、低電位電源
（１００Ｖ以下）５とＧＮＤ６間の電位差で動作する。
分配ロジック２には外部からの入力７が接続される。上
アームドライバ３は、外部から入力した低電位電源５と
は分離した内部電源８と上下ＭＯＳＦＥＴ９、１０との
中間点電位１１間で動作している。この点は低電位電源
電位とＧＮＤ間電位の間の電位差とほぼ等しい。分配ロ
ジック２と上アームドライバ３の信号伝達は、高耐圧素
子１２も含む。上アームドライバ３は、上出力１３に接
続されており、この出力がＭＯＳＦＥＴ９に接続され
る。また、下アームドライバ４は、下出力１４に接続さ
れており、この出力がＭＯＳＦＥＴ１０に接続される。
図５のＩＣ回路ブロック図の典型的なレイアウト図を図
６に示す。図面の奥に向かって破線右側が低電圧電源で
動作する下側ロジックとなり、破線左側が高電圧電源で
動作する上側ロジックとなっている。
【０００３】樹脂封止半導体装置や、半導体チップ上に
固形やゲル状の樹脂を被覆する半導体装置では、約１０
０Ｖ以上の高電圧を連続で印加していると、印加電圧に
より、樹脂中にある不純物となるイオンが移動し、分極
した状態になる。図７は、樹脂封止半導体装置の例を示
す。半導体チップ載置部１５上には、半導体チップ１６
が載置されており、半導体チップ１６上には、絶縁膜１
７が電極１８上を除いて被覆されている。電極１８上に
は、ボンディングワイヤ１９、２０が接続されており、
外部端子（図示せず）に取り出されている。これら全体
を樹脂２１により覆われている。ここでは、ボンディン
グワイヤ１９に低電位を印加し、ボンディングワイヤ２
０に高電位を印加した場合が示されており、この場合に
は、図面矢印に示したように、低電位側にプラスイオン
が移動し、高電位側にマイナスイオンが移動する。この
ような場合、イオンにより発生する電圧で集積回路を構
成する素子のしきい値を超えてしまうことが起こる。ま
た、となり合う素子間でリーク電流となるチャネルが発
生することが起こる。これらを模式的に説明したものが
図８である。半導体チップとなる例えばＮ型半導体基板
２２主面上に、選択的にＰ型拡散層２３が設けられてい
る。となり合うＰ型拡散層２３間の上に絶縁膜（図示せ
ず）を介してゲート電極２４が設けられる。これらを覆
うように樹脂２１が設けられる。ここでは、マイナスイ
オンを生じた場合を示している。チャネル領域２５で
は、しきい値が変動していまい、隣接する素子同士に
は、基板２１表面に表面反転領域２６が生じてしまう。
このような状態になると、集積回路としての機能が果た
せなくなるという問題があった。
固形やゲル状の樹脂を被覆する半導体装置では、約１０
０Ｖ以上の高電圧を連続で印加していると、印加電圧に
より、樹脂中にある不純物となるイオンが移動し、分極
した状態になる。図７は、樹脂封止半導体装置の例を示
す。半導体チップ載置部１５上には、半導体チップ１６
が載置されており、半導体チップ１６上には、絶縁膜１
７が電極１８上を除いて被覆されている。電極１８上に
は、ボンディングワイヤ１９、２０が接続されており、
外部端子（図示せず）に取り出されている。これら全体
を樹脂２１により覆われている。ここでは、ボンディン
グワイヤ１９に低電位を印加し、ボンディングワイヤ２
０に高電位を印加した場合が示されており、この場合に
は、図面矢印に示したように、低電位側にプラスイオン
が移動し、高電位側にマイナスイオンが移動する。この
ような場合、イオンにより発生する電圧で集積回路を構
成する素子のしきい値を超えてしまうことが起こる。ま
た、となり合う素子間でリーク電流となるチャネルが発
生することが起こる。これらを模式的に説明したものが
図８である。半導体チップとなる例えばＮ型半導体基板
２２主面上に、選択的にＰ型拡散層２３が設けられてい
る。となり合うＰ型拡散層２３間の上に絶縁膜（図示せ
ず）を介してゲート電極２４が設けられる。これらを覆
うように樹脂２１が設けられる。ここでは、マイナスイ
オンを生じた場合を示している。チャネル領域２５で
は、しきい値が変動していまい、隣接する素子同士に
は、基板２１表面に表面反転領域２６が生じてしまう。
このような状態になると、集積回路としての機能が果た
せなくなるという問題があった。
【０００４】
【発明が解決しようとする課題】樹脂封止半導体装置
や、半導体チップ上に固形やゲル状の樹脂を被覆する半
導体装置では、約１００Ｖ以上の高電圧を連続で印加し
ていると、印加電圧により、樹脂中にある不純物となる
イオンが移動し、分極した状態になる。この場合、イオ
ンにより発生する電圧で集積回路を構成する素子のしき
い値を超えてしまうことが起こり、また、となり合う素
子間でリーク電流となるチャネルが発生することが起こ
るため、素子としての機能が果たせなくなるという問題
があった。
や、半導体チップ上に固形やゲル状の樹脂を被覆する半
導体装置では、約１００Ｖ以上の高電圧を連続で印加し
ていると、印加電圧により、樹脂中にある不純物となる
イオンが移動し、分極した状態になる。この場合、イオ
ンにより発生する電圧で集積回路を構成する素子のしき
い値を超えてしまうことが起こり、また、となり合う素
子間でリーク電流となるチャネルが発生することが起こ
るため、素子としての機能が果たせなくなるという問題
があった。
【０００５】
【課題を解決するための手段】本発明は、少なくとも２
系統の電源系統をチップ内部に持つ半導体集積回路にお
いて、各々の電源系統で動作している回路ブロックの周
りを各々取り囲むように配置した電極配線を具備し、前
期電極配線の電位は、取り囲んだ回路ブロックの電位差
内の電位とし、かつ前期電極配線は、前期半導体集積回
路を被覆する樹脂と接続されていることを特徴とする半
導体装置を提供する。
系統の電源系統をチップ内部に持つ半導体集積回路にお
いて、各々の電源系統で動作している回路ブロックの周
りを各々取り囲むように配置した電極配線を具備し、前
期電極配線の電位は、取り囲んだ回路ブロックの電位差
内の電位とし、かつ前期電極配線は、前期半導体集積回
路を被覆する樹脂と接続されていることを特徴とする半
導体装置を提供する。
【０００６】また、本発明は、前期電極配線が、前期樹
脂と断続的に接続されることを特徴とする半導体装置を
提供する。また、本発明、前期電極配線が、互いに電源
系統の異なる前期回路ブロックの間に配置されることを
特徴とする半導体装置を提供する。
脂と断続的に接続されることを特徴とする半導体装置を
提供する。また、本発明、前期電極配線が、互いに電源
系統の異なる前期回路ブロックの間に配置されることを
特徴とする半導体装置を提供する。
【０００７】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、本発明の第１の
実施の形態に係る２系統の電源ラインをもつIC１０１の
回路ブロック図の典型的なレイアウト図を示す。ここで
は、約１００V 以上の高電位電圧と１００V 以下の低電
位電圧の２系統の例を示し、回路構成としては、トーテ
ムポール接続した高耐圧を上下とも駆動するドライバー
IC１０１の場合を示している。第１の実施形態におけ
る、ドライバーIC１０１内には、分配ロジック１０２、
上アームドライバ１０３及び下アームドライバ１０４が
設けられている。分配ロジック１０２及び下アームドラ
イバ１０４は、それぞれ低電位電源１０５とＧＮＤ１０
６との間に接続され、低電位電源（１００Ｖ以下）１０
５とＧＮＤ１０６間の電位差で動作する。分配ロジック
１０２には外部からの入力１０７が接続される。上アー
ムドライバ１０３は、外部から入力した低電位電源１０
５とは分離した内部電源（図示せず）と上下ＭＯＳＦＥ
Ｔ（図示せず）との中間点電位１１１間で動作してい
る。この点は低電位電源電位とＧＮＤ間電位の間の電位
差とほぼ等しい。分配ロジック１０２と上アームドライ
バ１０３の信号伝達は、高耐圧素子１１２も含む。上ア
ームドライバ１０３は、上出力１１３に接続されてお
り、この出力がＭＯＳＦＥＴ（図示せず）に接続され
る。また、下アームドライバ１０４は、下出力１１４に
接続されており、この出力がＭＯＳＦＥＴ（図示せず）
に接続される。第１の実施形態によれば、下アームドラ
イバ１０４及び分配ロジック１０２を取り囲むように第
１配線２７が引き回され配置されている。第１配線は例
えばＧＮＤ１０６に接続される。さらに上アームドライ
バ１０３を取り囲むように第２は緯線２８が引き回され
配置されている。第２配線２８は例えば中間点電位１１
１に接続される。
いて図面を参照して説明する。図１は、本発明の第１の
実施の形態に係る２系統の電源ラインをもつIC１０１の
回路ブロック図の典型的なレイアウト図を示す。ここで
は、約１００V 以上の高電位電圧と１００V 以下の低電
位電圧の２系統の例を示し、回路構成としては、トーテ
ムポール接続した高耐圧を上下とも駆動するドライバー
IC１０１の場合を示している。第１の実施形態におけ
る、ドライバーIC１０１内には、分配ロジック１０２、
上アームドライバ１０３及び下アームドライバ１０４が
設けられている。分配ロジック１０２及び下アームドラ
イバ１０４は、それぞれ低電位電源１０５とＧＮＤ１０
６との間に接続され、低電位電源（１００Ｖ以下）１０
５とＧＮＤ１０６間の電位差で動作する。分配ロジック
１０２には外部からの入力１０７が接続される。上アー
ムドライバ１０３は、外部から入力した低電位電源１０
５とは分離した内部電源（図示せず）と上下ＭＯＳＦＥ
Ｔ（図示せず）との中間点電位１１１間で動作してい
る。この点は低電位電源電位とＧＮＤ間電位の間の電位
差とほぼ等しい。分配ロジック１０２と上アームドライ
バ１０３の信号伝達は、高耐圧素子１１２も含む。上ア
ームドライバ１０３は、上出力１１３に接続されてお
り、この出力がＭＯＳＦＥＴ（図示せず）に接続され
る。また、下アームドライバ１０４は、下出力１１４に
接続されており、この出力がＭＯＳＦＥＴ（図示せず）
に接続される。第１の実施形態によれば、下アームドラ
イバ１０４及び分配ロジック１０２を取り囲むように第
１配線２７が引き回され配置されている。第１配線は例
えばＧＮＤ１０６に接続される。さらに上アームドライ
バ１０３を取り囲むように第２は緯線２８が引き回され
配置されている。第２配線２８は例えば中間点電位１１
１に接続される。
【０００８】図２は、第１、第２配線２７，２８の詳細
を説明するための平面図と斜視図である。図２（ｂ）
は、ＡＡ‘線からみた断面を切り口とした斜視図であ
る。図２に示すように第１、第２配線２７、２８の上
は、半導体チップ最上面の絶縁層２９が取り除かれてお
り、配線が露出するようになっている。このようにする
ことで配線２７、２８が外囲器の封止材料に直接触れる
ようになる。ここで、外囲器とは、例えば樹脂にあた
り、またかならずしも、最外囲器というわけではない。
その結果、配線２７，２８により囲まれた領域は、その
電位差内に封止材料に印加する電圧を押さえるようにな
る。可動イオンはこれら配線へと引かれていく。従来技
術で生じていた電位差は２つの配線２７，２８枠の間、
つまり高耐圧素子１１２がある領域間にだけかかるよう
になり、樹脂封止材料中の分極イオンもこの領域に集約
されることになる。その結果、それぞれのブロックの低
耐圧素子上にはイオンバイアスがかからなくなり、素子
が特性変動を起こすということはなくなる。
を説明するための平面図と斜視図である。図２（ｂ）
は、ＡＡ‘線からみた断面を切り口とした斜視図であ
る。図２に示すように第１、第２配線２７、２８の上
は、半導体チップ最上面の絶縁層２９が取り除かれてお
り、配線が露出するようになっている。このようにする
ことで配線２７、２８が外囲器の封止材料に直接触れる
ようになる。ここで、外囲器とは、例えば樹脂にあた
り、またかならずしも、最外囲器というわけではない。
その結果、配線２７，２８により囲まれた領域は、その
電位差内に封止材料に印加する電圧を押さえるようにな
る。可動イオンはこれら配線へと引かれていく。従来技
術で生じていた電位差は２つの配線２７，２８枠の間、
つまり高耐圧素子１１２がある領域間にだけかかるよう
になり、樹脂封止材料中の分極イオンもこの領域に集約
されることになる。その結果、それぞれのブロックの低
耐圧素子上にはイオンバイアスがかからなくなり、素子
が特性変動を起こすということはなくなる。
【０００９】一般的に高電位印加時の電圧破壊を避ける
ために、このような半導体集積回路では、高電位になり
うる回路領域と、低電圧から大きく変化しない回路領域
は重ならないように配置されている。その結果、高電位
側と低電位側のブロックは互いに別れて配置される。図
１に示すように図面奥に向かって左側は、低電位に固定
したブロック、右側は高電位まで変動するブロックであ
る。このようなレイアウトを取ると、通常は外囲器と接
触している部分、つまりパッドが印加ポイントになり、
ここに可動イオンが引かれていく。その結果、上アーム
ドライバ上には、マイナス電荷、下アームドライバ上に
は、プラス電荷が集まることになる。しかしながら、上
述したように、本発明の第１の実施形態によれば、第
１、第２の配線２７，２８でそれぞれのブロックを取り
囲み、さらにこれら配線と樹脂部分とを接続させること
により、それぞれのブロックの低耐圧素子上にはイオン
バイアスがかからなくなり、素子が特性変動を起こすと
いうことはなくなる。
ために、このような半導体集積回路では、高電位になり
うる回路領域と、低電圧から大きく変化しない回路領域
は重ならないように配置されている。その結果、高電位
側と低電位側のブロックは互いに別れて配置される。図
１に示すように図面奥に向かって左側は、低電位に固定
したブロック、右側は高電位まで変動するブロックであ
る。このようなレイアウトを取ると、通常は外囲器と接
触している部分、つまりパッドが印加ポイントになり、
ここに可動イオンが引かれていく。その結果、上アーム
ドライバ上には、マイナス電荷、下アームドライバ上に
は、プラス電荷が集まることになる。しかしながら、上
述したように、本発明の第１の実施形態によれば、第
１、第２の配線２７，２８でそれぞれのブロックを取り
囲み、さらにこれら配線と樹脂部分とを接続させること
により、それぞれのブロックの低耐圧素子上にはイオン
バイアスがかからなくなり、素子が特性変動を起こすと
いうことはなくなる。
【００１０】尚、第１配線、及び第２配線は、それぞれ
ＧＮＤ，中間点電位に接続したが、かならずしもこられ
ら端子でなくてもよく、各ブロック内の電位差内におさ
まる電位をもつ端子であれば、他の端子でもよい。
ＧＮＤ，中間点電位に接続したが、かならずしもこられ
ら端子でなくてもよく、各ブロック内の電位差内におさ
まる電位をもつ端子であれば、他の端子でもよい。
【００１１】次に、図３は、本発明の第２の実施の形態
に係る、第１、第２配線２７，２８の詳細を説明するた
めの平面図と斜視図である。図３（ｂ）は、ＢＢ‘線か
らみた断面を切り口とした斜視図である。第２の実施形
態においては、回路レイアウトは第１の実施形態と同様
であるため、説明を省略する。図３に示すように第１、
第２配線２７、２８の上は、半導体チップ最上面の絶縁
層３０が断続的に取り除かれており、配線が断続的に露
出するようになっている。このようにすることで配線２
７、２８が外囲器の封止材料に直接触れるようになる。
その結果、配線２７，２８により囲まれた領域は、その
電位差内に封止材料に印加する電圧を押さえるようにな
る。可動イオンはこれら配線へと引かれていく。従来技
術で生じていた電位差は２つの配線２７，２８枠の間、
つまり高耐圧素子１１２がある領域間にだけかかるよう
になり、樹脂封止材料中の分極イオンもこの領域に集約
されることになる。その結果、それぞれのブロックの低
耐圧素子上にはイオンバイアスがかからなくなり、素子
が特性変動を起こすということはなくなる。第１の実施
形態と同様の効果を得ることができる。
に係る、第１、第２配線２７，２８の詳細を説明するた
めの平面図と斜視図である。図３（ｂ）は、ＢＢ‘線か
らみた断面を切り口とした斜視図である。第２の実施形
態においては、回路レイアウトは第１の実施形態と同様
であるため、説明を省略する。図３に示すように第１、
第２配線２７、２８の上は、半導体チップ最上面の絶縁
層３０が断続的に取り除かれており、配線が断続的に露
出するようになっている。このようにすることで配線２
７、２８が外囲器の封止材料に直接触れるようになる。
その結果、配線２７，２８により囲まれた領域は、その
電位差内に封止材料に印加する電圧を押さえるようにな
る。可動イオンはこれら配線へと引かれていく。従来技
術で生じていた電位差は２つの配線２７，２８枠の間、
つまり高耐圧素子１１２がある領域間にだけかかるよう
になり、樹脂封止材料中の分極イオンもこの領域に集約
されることになる。その結果、それぞれのブロックの低
耐圧素子上にはイオンバイアスがかからなくなり、素子
が特性変動を起こすということはなくなる。第１の実施
形態と同様の効果を得ることができる。
【００１２】次に図４は、本発明の第３の実施の形態に
係る２系統の電源ラインをもつIC２０１の回路ブロック
図の典型的なレイアウト図を示す。回路構成について
は、第１の実施形態と同様の部分は同じ符号ををつけて
おり、説明は省略する。第３の実施形態によれば、下ア
ームドライバ１０４及び分配ロジック１０２側では、上
アームドライバ側に第１配線３１が引き回され配置され
ている。第１配線３１は例えばＧＮＤ１０６に接続され
る。さらに上アームドライバ１０３側では、下アームド
ライバ１０４及び分配ロジック１０２側に第２は配線３
２が引き回され配置されている。第２配線３２は例えば
中間点電位１１１に接続される。このように第３の実施
形態によれば、配線３１、３２は、各ブロックを取り囲
んではなく、電位が、かかるブロックの間に向かい合う
ようにして配置されている。このようにしても第１の実
施形態と同様の効果を得ることができる。
係る２系統の電源ラインをもつIC２０１の回路ブロック
図の典型的なレイアウト図を示す。回路構成について
は、第１の実施形態と同様の部分は同じ符号ををつけて
おり、説明は省略する。第３の実施形態によれば、下ア
ームドライバ１０４及び分配ロジック１０２側では、上
アームドライバ側に第１配線３１が引き回され配置され
ている。第１配線３１は例えばＧＮＤ１０６に接続され
る。さらに上アームドライバ１０３側では、下アームド
ライバ１０４及び分配ロジック１０２側に第２は配線３
２が引き回され配置されている。第２配線３２は例えば
中間点電位１１１に接続される。このように第３の実施
形態によれば、配線３１、３２は、各ブロックを取り囲
んではなく、電位が、かかるブロックの間に向かい合う
ようにして配置されている。このようにしても第１の実
施形態と同様の効果を得ることができる。
【００１３】尚、第３の実施形態においては、第１、第
２の実施形態と同様に配線３１、３２を樹脂に露出させ
るようにしてもよいし、あるいは、一部を露出させるよ
うにしてもよい。
２の実施形態と同様に配線３１、３２を樹脂に露出させ
るようにしてもよいし、あるいは、一部を露出させるよ
うにしてもよい。
【００１４】尚、第１配線、及び第２配線は、それぞれ
ＧＮＤ，中間点電位に接続したが、かならずしもこられ
ら端子でなくてもよく、各ブロック内の電位差内におさ
まる電位をもつ端子であれば、他の端子でもよい。
ＧＮＤ，中間点電位に接続したが、かならずしもこられ
ら端子でなくてもよく、各ブロック内の電位差内におさ
まる電位をもつ端子であれば、他の端子でもよい。
【００１５】
【発明の効果】本発明によれば、高電位と、低電位を印
加する半導体集積回路において、高電位が起因で生じる
イオン分極の影響から低電位動作の素子が誤動作するこ
とを防止することができる。
加する半導体集積回路において、高電位が起因で生じる
イオン分極の影響から低電位動作の素子が誤動作するこ
とを防止することができる。
【図１】本発明の第１の実施形態に係るＩＣブロックの
レイアウト図。
レイアウト図。
【図２】本発明の第１の実施形態に係る第１、第２配線
の詳細を説明するための平面図と斜視図。
の詳細を説明するための平面図と斜視図。
【図３】本発明の第２の実施形態に係る第１、第２配線
の詳細を説明するための平面図と斜視図。
の詳細を説明するための平面図と斜視図。
【図４】本発明の第３の実施形態に係るＩＣブロックの
レイアウト図。
レイアウト図。
【図５】２系統の電源ラインをもつICの回路ブロック
図。
図。
【図６】従来技術のＩＣブロックのレイアウト図。
【図７】高電位による外囲器中にイオン分極発生メカニ
ズムを示す断面図。
ズムを示す断面図。
【図８】分極したイオンのバイアスによる素子変動のメ
カニズムを示す断面図。
カニズムを示す断面図。
１０１、２０１…ドライバＩＣ ２７、３１…第１配線 ２８、３２…第２配線 ２９、３０…絶縁層
Claims (3)
- 【請求項１】少なくとも２系統の電源系統をチップ内部
に持つ半導体集積回路において、各々の電源系統で動作
している回路ブロックの周りを各々取り囲むように配置
した電極配線を具備し、前期電極配線の電位は、取り囲
んだ回路ブロックの電位差内の電位とし、かつ前期電極
配線は、前期半導体集積回路を被覆する樹脂と接続され
ていることを特徴とする半導体装置。 - 【請求項２】前期電極配線は、前期樹脂と断続的に接続
されることを特徴とする請求項１記載の半導体装置。 - 【請求項３】前期電極配線は、互いに電源系統の異なる
前期回路ブロックの間に配置されることを特徴とする請
求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP526298A JPH11204733A (ja) | 1998-01-14 | 1998-01-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP526298A JPH11204733A (ja) | 1998-01-14 | 1998-01-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11204733A true JPH11204733A (ja) | 1999-07-30 |
Family
ID=11606325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP526298A Pending JPH11204733A (ja) | 1998-01-14 | 1998-01-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11204733A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844613B2 (en) | 2002-11-28 | 2005-01-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
-
1998
- 1998-01-14 JP JP526298A patent/JPH11204733A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844613B2 (en) | 2002-11-28 | 2005-01-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| DE10335118B4 (de) * | 2002-11-28 | 2012-11-08 | Mitsubishi Denki K.K. | Halbleitervorrichtung |
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