JP3563877B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的には、高耐圧ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を有する半導体装置に関する。
【０００２】
【従来の技術】
図１３は、従来の高耐圧ＩＣを有する半導体装置の構造を示した断面図である。図１３を参照して、ｐ型半導体基板１の主表面には所定の間隔を隔てて素子分離のためのフィールド酸化膜１０が形成されている。ｐ型半導体基板１の主表面の所定領域にはｎ− 拡散領域２が形成されており、このｎ− 拡散領域２はウェル領域を構成する。ｎ− 拡散領域２の表面にはチャネル領域を挟むように所定の間隔を隔ててｐ型拡散領域５および６が形成されている。このｐ型拡散領域５および６はソース／ドレイン領域を構成する。チャネル領域上にはゲート絶縁膜を介してポリシリコン膜からなるゲート電極８が形成されている。ｐ型拡散領域５および６とゲート電極８とによってｐチャネル型ＭＯＳトランジスタが構成されている。このｐチャネル型ＭＯＳトランジスタとフィールド酸化膜１０を隔てて隣接するように１対のｎ型拡散領域３および４が所定の間隔を隔ててチャネル領域を挟むように形成されている。ｎ型拡散領域３と４との間に位置するチャネル領域上にはゲート絶縁膜を介してポリシリコン膜からなるゲート電極９が形成されている。このｎ型拡散領域３および４とゲート電極９とによってｎチャネル型ＭＯＳトランジスタが構成されている。ｐ型拡散領域６とｎ型拡散領域３との間に位置するフィールド酸化膜１０下にはｐ＋ 拡散領域７が形成されている。
【０００３】
なお、フィールド酸化膜１０とゲート電極８および９とを覆うように素子の保護のためのパッシベーション膜１２が形成されており、このパッシベーション膜１２のｎ型拡散領域３および４とｐ型拡散領域５および６とに対応する領域にはそれぞれコンタクトホールが設けられている。そのコンタクトホールを介してｎ型拡散領域３および４とｐ型拡散領域５および６とにそれぞれ接続されるソース／ドレイン電極が形成されている。パッシベーション膜１２上の所定領域にはアルミ電極１１および１５が形成されている。アルミ電極１５は、ｐ型半導体基板１とほぼ同電位を有する。高耐圧ＩＣでは高電圧入力があるため、ＩＣ内部にアルミ電極１１のように高電圧になるアルミ電極が必ず存在する。
【０００４】
ソース／ドレイン電極とアルミ電極１１および１５とパッシベーション膜１２とを覆うようにガラスコート膜１３ｂが形成されている。ガラスコート膜１３ｂ上にはモールド樹脂１４が形成されている。
【０００５】
ここで、アルミ電極１１に高電圧入力が加わった場合、常温時にはこのアルミ電極１１による電界は小さく、この電界がｎチャネル型ＭＯＳトランジスタやｐチャネル型ＭＯＳトランジスタにはあまり影響を及ぼさない。
【０００６】
【発明が解決しようとする課題】
しかしながら、高温時には、高電圧が印加されるアルミ電極１１による電界が大きくなり、その結果ｐ＋ 拡散領域７がｎ型に反転してｎ− 拡散領域２とｎ型拡散領域３とによって構成される寄生ＭＯＳトランジスタが図１４に示すようにオンする。その結果、低耐圧素子であるｎチャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタとによって構成される回路にリーク電流が発生する。図１５は、図１４に示した電界に沿った等価コンデンサモデルを示した概略図である。図１５を参照して、Ｃ１はガラスコート膜１３ｂの容量、Ｃｍはモールド樹脂の容量、Ｃ２はフィールド酸化膜１０、パッシベーション膜１２およびガラスコート膜１３ｂを合計した容量を示している。電圧（Ｖ）がアルミ電極１１に印加されると、各コンデンサの容量に従って電圧が分担される。ｐ型半導体基板１とモールド樹脂１４との間に掛かる電圧（Ｖ２）は以下の式（２）によって表わされる。
【０００７】
【数５】
Figure 0003563877
【０００８】
上記式（２）を参照して、Ｃｍが十分小さいときは、Ｖ２＜＜Ｖとなる。しかし、モールド樹脂１４は一般的に高温状態において電界が加わると樹脂に含まれる可動イオンが動くことによって分極するという性質を持っている。このモールド樹脂１４の分極によってＣｍが上昇し、そのためＶ２も上昇する。Ｖ２が上昇すると、図１４に示すようにｐ＋ 拡散領域７がｎ型反転しやすくなり、その結果寄生ＭＯＳトランジスタがオンしてリーク電流が発生しやすくなる。ｐ＋ 拡散領域７がｎ反転するときにおけるＣ２に蓄積された電荷量はフィールド反転電圧（Ｖｔｆ）とフィールド酸化膜１０の容量（Ｃ）とから計算可能（Ｑ＝Ｃ２Ｖ２＝Ｃ・Ｖｔｆ）であり、一般的には１×１０１１〜１×１０１２［ｃｍ−２］である。このＣ２に蓄積された電荷量はモールド樹脂１４の密度を考慮するとかなり小さい値であり、モールド樹脂１４が分極して形成される電荷密度として十分考えられる値である。このことは、モールド樹脂１４自体の改善でのＶ２の安定化が困難であることを意味する。
【０００９】
また、モールド樹脂１４に含まれる可動イオンの移動は原理的にはモールド樹脂１４内に電界がなくなるまで停止しない。したがって、上記のｐ＋ 拡散領域７がｎ反転するときのＶ２よりも高い電圧の電極がＩＣ内部に存在する場合、モールド樹脂１４の分極によるリーク電流の発生は極めて起こりやすい。上記のように、従来の高耐圧ＩＣを含む半導体装置の構造では、ＩＣ内部に高電圧が印加されるアルミ電極１１がある場合モールド樹脂１４の分極を防止することは難しいという問題点があった。
【００１０】
この発明は、上記のような課題を解決するためになされたものである。
この発明の１つの目的は、モールド樹脂の分極によるリーク電流の発生を有効に防止し得る半導体装置を提供することである。
【００１１】
この発明のもう１つの目的は、ＩＣ内部に高電圧電極がある場合にモールド樹脂の分極が発生するのを防止し得る半導体装置を提供することである。
【００１２】
【課題を解決するための手段】
請求項１に記載の半導体装置は、半導体領域と、半導体素子と、ガラスコート膜と、モールド樹脂とを備えている。半導体領域は主表面を有し、半導体素子はその半導体領域の主表面に形成されている。ガラスコート膜は半導体素子を覆うように形成されており、モールド樹脂はガラスコート膜上に形成されている。ガラスコート膜は、１７℃以上１４５℃以下の温度条件下で、導電率≧１×１０−１０ ／Ｅで示される範囲の導電率を有する第１のガラスコート膜を含んでいる。ここで、Ｅは電界強度［Ｖ／ｃｍ］を示しており、Ｅ≧２×１０４ ［Ｖ／ｃｍ］の範囲である。また、上記モールド樹脂は第１のガラスコート膜の上表面上に接触して形成されている。請求項１に記載の発明によれば、上記のような範囲の導電率を有する導電性のガラスコート膜を用いることによって、その第１のガラスコート膜の内部の電界がその第１のガラスコート膜自体が帯電することによって減少される。また、モールド樹脂の分極による電界に起因するドリフト電子電流が導電性の第１のガラスコート膜内をモールド樹脂の方向に向かって流れるので、その電流による電子が第１のガラスコート膜とモールド樹脂との界面に蓄積して電界をシールドするという効果を奏する。これにより、高い電圧の電極が半導体装置の内部に存在する場合にもモールド樹脂の分極によるリーク電流の発生を有効に防止することができる。
【００１３】
請求項２における半導体装置は、請求項１と同様、半導体領域と、半導体素子と、ガラスコート膜と、モールド樹脂とを備えており、ガラスコート膜は請求項１と同じ導電率を有する第１のガラスコート膜を含んでいる。そして、その導電性の第１のガラスコート膜は高電圧が印加される電極を覆う部分と高電圧が印加されない電極を覆う部分とが分離して形成されている。このように構成することによって、導電性の第１のガラスコート膜を採用したとしても高電圧が印加される電極と高電圧が印加されない電極との間でリーク電流が発生するのを有効に防止することができる。
【００１４】
請求項３の半導体装置では、上記請求項２の構成において、ガラスコート膜を、第１のガラスコート膜の上表面上に接触するとともに第１のガラスコート膜の分離された領域を覆うように形成された第２のガラスコート膜を含むように構成する。これにより、第１のガラスコート膜の分離された領域においてデバイス表面が第２のガラスコート膜によって覆われるため、第１のガラスコート膜のない領域が存在することによって耐湿性が低下するという不都合を防止することができる。
【００１５】
請求項４における半導体装置は、半導体領域と、半導体素子と、ガラスコート膜と、モールド樹脂と、半導体基板上に形成された第１の配線層とを備えている。また、ガラスコート膜は、１７℃以上１４５℃以下の温度条件下で、導電率≧１×１０−１０ ／ＥでかつＥ≧２×１０４ ［Ｖ／ｃｍ］の範囲の導電率を有する第１のガラスコート膜と、その第１のガラスコート膜の表面に接する第２のガラスコート膜とを含むように構成する。また、第２のガラスコート膜は第１の配線層の一部上と半導体素子上とに形成されており、第１のガラスコート膜は第２のガラスコート膜の上表面上と第１の配線層の上表面上とに接触して形成されている。請求項４に記載の半導体装置では上記のように構成することによって、第１の配線層以外の配線層には第１のガラスコート膜が接さず、第１の配線層以外の配線層は第２のガラススコート膜で覆われるように形成されるので、第１のガラスコート膜の導電性に起因するリーク電流の発生を防止することができる。
【００１６】
請求項５に記載の半導体装置では、上記請求項４の構成において、第２のガラスコート膜を第１の配線層の上表面上に第１の開口を有するように構成するとともに、第１のガラスコート膜を第１の開口内で第１の配線層の上表面に接触するとともに第１の開口よりも小さい第２の開口を有するように構成する。
【００１７】
請求項６に記載の半導体装置は、半導体領域と、半導体素子と、ガラスコート膜と、モールド樹脂と、第１および第２の配線層とを備えている。ガラスコート膜は、１７℃以上１４５℃以下の温度条件下で、導電率≧１×１０−１０ ／ＥでかつＥ≧２×１０４ ［Ｖ／ｃｍ］で示される範囲の導電率を有する第１のガラスコート膜と、その第１のガラスコート膜の表面に接する第２のガラスコート膜とを含むように構成する。第２のガラスコート膜は第１の配線層上と半導体素子上とに形成されるとともに第１の配線層の上表面上に第１の開口を有し、第２の配線層は第１の開口内で第１の配線層に接触するとともに第１の開口を充填するように形成されている。第１のガラスコート膜は、第２のガラスコート膜の上表面上と第２の配線層の上表面上とに接触して形成されている。このように請求項６の半導体装置では、配線層を第１および第２の配線層の２層構造に構成することによって、１層目の配線層で構成された一般的な回路のリーク電流を防止することができる。
【００１８】
請求項７における半導体装置では、上記請求項６の構成において、第１の配線層と同一の層から形成される第３の配線層をさらに備えるように構成するとともに、第１のガラスコート膜を第２の配線層に達する第２の開口を有するようにし、第１および第２のガラスコート膜を第３の配線層上に第３の開口を有するようにするとともに第１のガラスコート膜を第３の配線層に接触しないように構成する。このように構成すれば、第１のガラスコート膜は第２の配線層のみに接触させることができ、第１のガラスコート膜に接触する配線層と接触しない配線層とを同時に形成することができる。
【００１９】
請求項８における半導体装置は、半導体領域と、半導体素子と、ガラスコート膜と、モールド樹脂とを備えており、ガラスコート膜は、２．０５以上の屈折率を有する窒化膜を含んでいる。モールド樹脂は、窒化膜の上表面上に接触して形成されている。このように構成することによっても、上記の屈折率を有する窒化膜は導電性を有することになり、その結果モールド樹脂の分極によるリーク電流の発生を有効に防止することができる。
【００２０】
請求項９における半導体装置は、半導体領域と、半導体素子と、ガラスコート膜と、モールド樹脂とを備えており、ガラスコート膜は２．０５以上の屈折率を有する窒化膜を含んでいる。そして、窒化膜は高電圧が印加される電極を覆う部分と高電圧が印加されない電極を覆う部分とが分離して形成されている。このように構成すれば、請求項２と同様の効果を得ることができる。
【００２１】
請求項１０における半導体装置は、半導体領域と、半導体素子と、ガラスコート膜と、モールド樹脂と、第１の配線層とを備えている。また、ガラスコート膜は２．０５以上の屈折率を有する窒化膜からなる第１のガラスコート膜と、その第１のガラスコート膜の表面に接する第２のガラスコート膜とを含んでいる。第２のガラスコート膜は第１の配線層上と半導体素子上とに形成されており、第１のガラスコート膜は第２のガラスコート膜の上表面上と第１の配線層の上表面上とに接触して形成されている。このように構成することによって請求項４と同様の効果を得ることができる。
【００２２】
請求項１１における半導体装置は、半導体領域と、半導体素子と、ガラスコート膜と、モールド樹脂と、第１および第２の配線層とを備えている。ガラスコート膜は２．０５以上の屈折率を有する窒化膜からなる第１のガラスコート膜と、その第１のガラスコート膜の表面に接する第２のガラスコート膜とを含んでいる。第２のガラスコート膜は第１の配線層上と半導体素子上とに形成されるとともに第１の配線層の上表面上に第１の開口を有している。第２の配線層は第１の開口内で第１の配線層に接触するとともに第１の開口を充填するように形成されている。第１のガラスコート膜は第２のガラスコート膜の上表面上と第２の配線層の上表面上とに接触して形成されている。このように構成することによって請求項６と同様の効果を得ることができる。
【００２３】
請求項１２における半導体装置では、上記請求項１〜１１の構成において、半導体素子が、素子分離絶縁膜と、１対のソース／ドレイン領域と、ゲート電極と、不純物領域とを含むように構成する。素子分離絶縁膜は、半導体領域の主表面に形成されている。ソース／ドレイン領域は、半導体領域の主表面の素子分離絶縁膜に隣接する領域に、チャネル領域を挟むように間隔を隔てて形成されている。ゲート電極は、チャネル領域上にゲート絶縁膜を介して形成されている。不純物領域は、素子分離絶縁膜下に形成されており、ソース／ドレイン領域と同じ導電型を有する。このような構造を有する半導体装置においては、上記不純物領域がモールド樹脂の分極による電界によって反転するのを防止することができ、その結果リーク電流を低減することができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２５】
（実施の形態１）
図１〜図５を参照して実施の形態１について説明する。まず図１を参照して、実施の形態１による高耐圧ＩＣでは、ｐ型半導体基板１の主表面に所定の間隔を隔てて素子分離のためのフィールド酸化膜１０が形成されている。またｐ型半導体基板１の主表面にはｎウェルを構成するｎ− 拡散領域２が形成されている。ｎ− 拡散領域２の主表面にはチャネル領域を挟むように所定の間隔を隔ててｐ型拡散領域５および６が形成されている。チャネル領域上にはゲート絶縁膜を介してポリシリコン膜からなるゲート電極８が形成されている。このゲート電極８とｐ型拡散領域５および６とによっててｐチャネル型ＭＯＳトランジスタが構成されている。
【００２６】
また、ｐ型拡散領域６とフィールド酸化膜１０を隔てた位置には、チャネル領域を挟むように所定の間隔を隔ててｎ型拡散領域３および４が形成されている。そのチャネル領域上にはゲート絶縁膜を介してポリシリコン膜からなるゲート電極９が形成されている。そのゲート電極９およびｎ型拡散領域３および４によってｎチャネル型ＭＯＳトランジスタが構成されている。このｎチャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタとによってＣＭＯＳ領域が構成される。フィールド酸化膜１０とｎ型拡散領域３および４とｐ型拡散領域５および６とゲート電極８および９とを覆うように素子の保護膜としてのパッシベーション膜１２が形成されている。パッシベーション膜１２のｎ型拡散領域３および４とｐ型拡散領域５および６との上に対応する位置にそれぞれコンタクトホールが形成されており、そのコンタクトホールを介して拡散領域３〜６にそれぞれソース／ドレイン電極が接続されている。
【００２７】
また、フィールド酸化膜１０上にはｐ型半導体基板１とほぼ同電位であるアルミ電極（アルミ配線）１５と高電圧が印加されるアルミ電極（アルミ配線）１１とが形成されている。アルミ電極１１および１５とパッシベーション膜１２とソース／ドレイン電極とを覆うように導電性のガラスコート膜１３ａが形成されている。導電性のガラスコート膜１３ａの上表面に接触するようにモールド樹脂１４が形成されている。
【００２８】
ここで、この実施の形態１では、従来と異なり導電性のガラスコート膜１３ａを採用している。この導電性ガラスコート膜１３ａの採用によって、後述するようにその導電性ガラスコート膜１３ａとモールド樹脂１４との界面に電子が蓄積されるので、モールド樹脂１４の分極による電界をシールドすることができる。
【００２９】
次に、等価コンデンサモデルを示した図２を参照して、ガラスコート膜１３ａの容量（Ｃ１）とモールド樹脂１４の容量（Ｃｍ）とフィールド酸化膜１０，パッシベーション膜１２およびガラスコート膜１３ａの容量（Ｃ２）とが直列に接続されている。電圧（Ｖ）がアルミ電極１１に印加されると、各コンデンサの容量に従って電圧が分担される。
【００３０】
ここで、この実施の形態１の構造では、アルミ電極１１が高電位になると、図３に示すような電界が生じる。ガラスコート膜１３ａは導電性を有する絶縁膜であるため、ガラスコート膜１３ａ内部の電界をガラスコート膜１３ａ自体が帯電することによってその電界を減少させることができる。しかし、この場合は図２に示す（Ｖ１）が小さくなることを意味するため、（Ｖｍ）および（Ｖ２）の電圧はむしろ大きくなってしまう。したがって、この実施の形態１による構造でも（Ｃ１）の部分で電界を遮蔽することは困難である。
【００３１】
その一方、容量（Ｃ２）の領域では以下のような効果を得ることができる。モールド樹脂１４が分極するしないにかかわらずＣＭＯＳ領域には垂直方向の電界が存在している。この電界によるドリフト電子電流がアルミ電極１５やソース／ドレイン電極からモールド樹脂１４の方向に向かって流れ、その結果、図３に示すように、ガラスコート膜１３ａとモールド樹脂１４との界面に電子が蓄積される。これにより、電界をシールドする効果が発生する。ここで、ＣＭＯＳ領域のアルミ電極１５の電圧は多くともＣＭＯＳ電源電圧程度であるため、アルミ電極１５はＣＭＯＳ電源電圧を超える領域に向かって電子を供給し、最終的にＣＭＯＳ領域上部でのモールド樹脂１４とガラスコート膜１３ａとの界面の電圧をＣＭＯＳ電源電圧以下に低減させる。ＣＭＯＳ領域のフィールド反転電圧（Ｖｔｆ）はＣＭＯＳ電源電圧では反転しないように設計されているため、上記のようにモールド樹脂１４とガラスコート膜１３ａとの界面の電圧をＣＭＯＳ電源電圧以下に抑えることによってリーク電流の発生を有効に抑制することができる。また、このような効果はモールド樹脂１４の分極に追随して発生するという大きな利点もある。
【００３２】
アルミ配線１５からガラスコート膜１３ａ内を横方向に電流が流れるためには、低電界におけるガラスコート膜１３ａの導電率がある程度以上の値であることと、モールド樹脂１４が分極し始める温度より低い温度から十分な導電領域を持っていることとを満たす必要があり、この条件を満たせば非常に安定してガラスコート膜１３ａ内を電流が流れることができる。
【００３３】
次に、上記した条件を満たすガラスコート膜１３ａの特性について定量的に考察する。フィールド反転電圧（Ｖｔｆ）は一般的に２０Ｖ以上であるので、フィールド酸化膜１０の厚みを１μｍとすると、フィールド反転電圧Ｖｔｆ程度の電圧での垂直方向の電界は２×１０５ ［Ｖ／ｃｍ］のレベルである。上述のようにガラスコート膜１３ａ中を横方向に電子が流れることを考慮すると、２×１０４ 〜２×１０５ ［Ｖ／ｃｍ］の電界におけるガラスコート膜１３ａの導電率が重要となる。また、モールド樹脂１４の分極をキャンセルするのに必要な時間はガラスコート膜１３ａを流れる電流の電流密度と移動度とによって決定される。この場合、ガラスコート膜１３ａ中の電荷の一般的な移動度を考慮すると、移動度の影響は無視してよい。したがって、電流密度からモールド樹脂１４の分極をキャンセルする時間を見積る。ここで、モールド樹脂１４の分極する電荷密度を１×１０１１〜１×１０１２［１／ｃｍ２ ］とすると、電流密度は１×１０−１０ ［Ａ／ｃｍ２ ］であるから、分極をキャンセルする時間（ｔ）は、
ｔ＝１×１０１１／（１×１０−１０ ／ｑ）〜１×１０１２／（１×１０−１０ ／ｑ）≒１６０〜１６００［ｓｅｃ］になる。ｑは電子の電荷量であり、ｑ＝１．６×１０−１９ ［Ｃ］である。ここで、モールド樹脂１４の分極によるリークは、１時間（３６００秒）程度で発生するため、上記した１６０〜１６００秒でモールド樹脂１４の分極をキャンセルできればよいと考えられる。したがって、電流密度は１×１０−１０ ［Ａ／ｃｍ２ ］以上あればよいことがわかる。また、電流密度が１×１０−１０ ［Ａ／ｃｍ２ ］において電界が２×１０４ 〜２×１０５ ［Ｖ／ｃｍ］の場合に必要とされる導電率を求めると、
１×１０−１０ ／２×１０４ 〜１×１０−１０ ／２×１０５ ＝５×１０−１５ 〜５×１０−１６ ［１／Ωｃｍ］である。この式の電界をＥで置き換えると、以下の式（１）が得られる。
【００３４】
【数６】
Figure 0003563877
【００３５】
上記式（１）を満たすようなガラスコート膜１３ａを形成すればよいことがわかる。電界と導電率との関係を実測したデータを図４および図５に示す。図４では１７℃の温度条件下で測定しており、図５では１４５℃の温度条件下で測定している。図４および図５に示されたハッチング領域は上記式（１）の条件を満たさない領域を示している。また図４および図５のデータは、屈折率１．９８、２．０５、２．１０および２．１５を有するプラズマ窒化膜でガラスコート膜１３ａを形成した場合のデータである。また図４および図５中のＡおよびＢは２種類の処理装置を示している。これらの各サンプルのモールド樹脂１４の分極について調査したところ、いずれの場合も屈折率が２．０５より小さくなると上記したリーク電流が発生することが判明した。この結果、リーク電流の発生は屈折率と強い相関関係を示すことがわかった。したがって、上述の説明から導電率と屈折率とが強い相関関係を示すと考えられるが、この相関関係は図５の１４５℃の温度条件下での電界１×１０５ ［Ｖ／ｃｍ］以下の領域においてはっきりとしている。逆にいうとそれ以外の領域では相関関係が全くないかまたは逆になっている。モールド樹脂１４が高温で分極し始めることと、２×１０５ ［Ｖ／ｃｍ］以下の低電界での導電率が重要であることとを考えると、図５に示されたような１×１０５ ［Ｖ／ｃｍ］以下の電界での１４５℃の温度条件下での導電率と屈折率との相関関係から、屈折率とリーク電流の発生とが強い相関関係にあるといえる。
【００３６】
図４および図５に示したデータにおいて注目すべき点は、低電界における導電率の温度依存性が屈折率２．０５以下では負となっていることである。言い換えると、屈折率２．０５以下ではモールド樹脂１４の分極が発生する高温時には低温時に比べて導電率が低下するということである。このことは、屈折率２．０５以下では低電界において高温時にリークの発生が容易に起こることを意味している。以上のことから、ガラスコート膜１３ａを窒化膜で形成した場合の条件としては、屈折率が２．０５以上となる。
【００３７】
（実施の形態２）
次に、図６を参照して、本発明の実施の形態２による高耐圧ＩＣの構造について説明する。この実施の形態２における高耐圧ＩＣでは、図１に示した実施の形態１の構造と基本的には同じである。この実施の形態６の構造では、実施の形態１に示した導電性のガラスコート膜１３ａとモールド樹脂１４との間にさらに通常のガラスコート膜１３ｂを形成している。ガラスコート膜１３ａは実施の形態１と同じ式（１）の条件を満たすような導電率を有している。ガラスコート膜１３ｂはガラスコート膜１３ａと異なり高抵抗の通常のガラスコート膜を用いる。この実施の形態２の構造では、ＩＣチップをモールドする前にガラスコート膜１３ａの表面に導電性のものが付着したときにその領域が電気的に短絡した状態になることを防止することができ、これにより、導電性の異物が付着した場合に配線間の抵抗が低下しリーク電流の原因になるという不都合を防止することができる。このように、この実施の形態２では導電性のガラスコート膜１３ａ上に高抵抗のガラスコート膜１３ｂを配置することによって、導電性のガラスコート膜１３ａのみの場合にその表面に異物が付着して素子へ悪影響を及ぼすという不都合を有効に防止することができる。
【００３８】
（実施の形態３）
次に、図７を参照して実施の形態３による高耐圧ＩＣの構造について説明する。この実施の形態３では、図６に示した実施の形態２と異なり、高抵抗のガラスコート膜１３ｂが導電性のガラスコート膜１３ａの下に配置されており、高抵抗のガラスコート膜１３ｂがソース／ドレイン電極に接して覆う構造となっている。また、導電性のガラスコート膜１３ａは上記した式（１）の条件を満たす導電率を有している。その導電性のガラスコート膜１３ａはｐ型半導体基板１とほぼ同電位のアルミ配線１５の上表面の一部にのみ接触して形成されている。その他の構造は上記した実施の形態１および２の構造と同様である。この実施の形態３の構造では、導電性のガラスコート膜１３ａに接しないように形成された配線間は通常の高抵抗のガラスコート膜１３ｂで覆われるように形成しているため、ガラスコート膜１３ａの導電性に起因するリーク電流の可能性をなくすことができる。また、アルミ配線１５にガラスコート膜１３ａが接しているため、アルミ配線１５から電荷が供給されることによって実施の形態１と同様の電界シールド効果を得ることができる。また、図示しないが、導電性のガラスコート膜１３ａの上で、かつモールド樹脂１４の下にさらに通常の高抵抗のガラスコート膜１３ｂを形成すれば、実施の形態２と同様、ガラスコート膜の表面に導電性の異物が付着した場合の不都合を防止することができる。
【００３９】
（実施の形態４）
次に、図８を参照して実施の形態４の高耐圧ＩＣについて説明する。この実施の形態４の構造は、図７に示した実施の形態３のガラスコート膜１３ａとアルミ配線１５とのコンタクト部分の構造の変形例である。この実施の形態４では、通常のガラスコート膜１３ｂがアルミ配線１５の側面および上面を覆うように形成されているとともに、ガラスコート膜１３ｂがアルミ配線１５の上部表面上において第１の開口を有するように形成されている。そして、導電性のガラスコート膜１３ａは高抵抗のガラスコート膜１３ｂの第１の開口内でアルミ配線１５に接触するとともに、アルミ配線１５の上部表面上に第１の開口よりも小さい第２の開口を有するように形成されている。このように構成することによって、実施の形態３と同様、ガラスコート膜１３ａの導電性に起因するリーク電流の可能性をなくすことができる。また、図示はしないが導電性のガラスコート膜１３ａ上にさらに通常の高抵抗のガラスコート膜１３ｂを形成すれば、実施の形態２と同様、ガラスコート膜表面に導電性の異物が付着した場合の不都合を防止することができる。
【００４０】
図８に示した実施の形態４の製造プロセスとしては、ガラスコート膜１３ｂを形成した後に所定の形状を有するレジストを形成する。そのレジストを用いてガラスコート膜１３ｂをエッチングする。このエッチングの際にガラスコート膜１３ｂのサイドエッチングが大きくなるようにする。そしてそのレジストを除去した後導電性のガラスコート膜１３ａを堆積し、上記したレジストを形成したのと同じマスクで再びレジストを形成する。そのレジストをマスクとして導電性のガラスコート膜１３ａをエッチングするが、この場合のサイドエッチは小さめに行なう。これにより、図８の構造が得られる。このような製造プロセスを用いれば、マスクの追加を行なわずに図８の構造を容易に形成することができる。なお、図８のアルミ配線１５をボンディングパッドとして用いた場合、隣接するボンディングパッド間にのみリーク電流の可能性が生じる。しかし、この場合の隣接するボンディングパッド間の抵抗はシート抵抗１シート分程度であるため、従来の構造の回路内部の一般的な平行配線間の抵抗（０．０１〜０．００１シート抵抗）に比べるとボンディングパッド間の抵抗は十分に大きい。したがって、ボンディングパッド間のリーク電流の可能性は極めて少ない。
【００４１】
（実施の形態５）
次に、実施の形態５の構造について図９を参照して説明する。この実施の形態５では上記した実施の形態３のアルミ配線１５部分の構造を２アルミプロセス化したものである。図９に示すように、アルミ配線１５上には２層目のアルミ配線１６が形成されている。２層目のアルミ配線１６は、高抵抗のガラスコート膜１３ｂのアルミ配線１５上に位置する第１の開口内でアルミ配線１５と接触するとともにその第１の開口を充填するように形成されている。また２層目のアルミ配線１６の端部は高抵抗のガラスコート膜１３ｂ上に乗り上げた形状を有している。そして導電性のガラスコート膜１３ａは高抵抗のガラスコート膜１３ｂの上表面上と２層目のアルミ配線１６の上表面上とに接触するように形成されている。このように構成することによって、導電性のガラスコート膜１３ａは２層目のアルミ配線１６を介してアルミ配線１５と接することになる。このアルミ配線１５および１６と、その他の１層目のアルミ配線とを電気的に分離することによって、１層目のアルミ配線１５とその他の１層目のアルミ配線とで構成された一般的な回路のリーク電流を防止することができる。また、導電性のガラスコート膜１３ａの上にさらに通常の高抵抗のガラスコート膜１３ｂを形成すれば、上記した実施の形態２と同様、ガラスコート膜の表面に導電性の異物が付着した場合の不都合を防止することができる。
【００４２】
（実施の形態６）
次に、図１０を参照して実施の形態６による高耐圧ＩＣの構造について説明する。この実施の形態６の構造は、基本的には図１に示した実施の形態１の構造と同様である。ただし、この実施の形態６においては、導電性のガラスコート膜１３ａが、高電圧が印加されるアルミ電極１１を覆う部分とその他の高電圧が印加されない電極を覆う部分とに分離して形成されている。このように構成することによって、高電圧が印加されるアルミ電極１１と高電圧が印加されないＣＭＯＳ領域との間のリーク電流の発生を有効に防止することができる。ガラスコート膜１３ａの分離した領域を形成するためのパターニングは、たとえばボンディングパッド部分上のガラスコート膜１３ａのパターニングと同時に行なうことができるので製造プロセスが複雑化することもない。この実施の形態６によるガラスコート膜１３ａの分離構造は、上記した実施の形態２および３の多層のガラスコート膜１３ａおよび１３ｂを有する構造においても適用可能である。図１１は、多層のガラスコート膜１３ａおよび１３ｂを有しかつ２層アルミプロセスで形成した構造に実施の形態６を適用した場合の例を示している。高抵抗のガラスコート膜１３ｂは、導電性のガラスコート膜１３ａの上表面上に接触するとともに導電性のガラスコート膜１３ａの分離された領域を埋込むように形成されている。また、アルミ配線１１の上表面上の導電性のガラスコート膜１３ａにはコンタクトホールが形成されており、そのコンタクトホール内でアルミ配線１１と接触するように２層目のアルミ配線１６が形成されている。２層目のアルミ配線１６は通常のガラスコート膜１３ｂによって覆われている。この図１１に示した構造では、導電性のガラスコート膜１３ａを層間膜として使用したので、ガラスコート膜１３ａにコンタクトホールを形成する際に同時にガラスコート膜１３ａの分離を行なうことができ、それにより、製造工程を増加させることもない。また、ガラスコート膜１３ａの分離した領域も通常の高抵抗のガラスコート膜１３ｂによって覆われるので、一部ガラスコート膜のない領域が存在することによる耐湿性への悪影響などを防止することができる。
【００４３】
（実施の形態７）
次に、図１２を参照して実施の形態７の構造について説明する。この実施の形態７では、図９に示した実施の形態５の構造を、ボンディングパッド部分の構造に適用している。図１２に示すように、フィールド酸化膜１０上のパッシベーション膜１２上には所定の間隔を隔ててアルミ配線１５ａおよび１５ｂが形成されている。そして、パッシベーション膜１２およびアルミ配線１５ａおよび１５ｂを覆うように通常の高抵抗のガラスコート膜１３ｂが形成されている。ガラスコート膜１３ｂのアルミ配線１５ａおよび１５ｂ上に相当する領域にはコンタクトホールがそれぞれ設けられている。アルミ配線１５ａ上のコンタクトホール内には２層目のアルミ配線１６がそのコンタクトホールを充填するように形成されている。またガラスコート膜１３ｂ上および２層目のアルミ配線１６上には導電性のガラスコート膜１３ａが形成されている。導電性のガラスコート膜１３ａの２層目アルミ配線１６上に位置する領域とアルミ配線１５ｂ上に位置する領域とにはそれぞれコンタクトホールが形成されている。アルミ配線１５ｂ上に位置するガラスコート膜１３ａおよび１３ｂのコンタクトホールは同じ大きさで形成されているので、ガラスコート膜１３ａはアルミ配線１５ｂには接触していない。言い換えるとガラスコート膜１３ａは２層目アルミ配線１６にのみ接触する。より詳細には、ボンディングパッドの形状を１層のみのアルミ配線１５ｂのような構造にすると、アルミ配線１５ｂをガラスコート膜１３ａと接しないように形成できる。これにより、ガラスコート膜１３ａと接するボンディングパッドと接しないボンディングパッドとを同時に形成することができる。なお、導電性のガラスコート膜１３ａの上にさらに通常の高抵抗のガラスコート膜（図示せず）を形成することによって実施の形態２と同様、ガラスコート膜表面に導電性のものが付着した場合の不都合を防止することができる。
【００４４】
なお、本発明の範囲は上記した実施の形態の説明ではなく、特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれると解釈されるべきである。
【００４５】
【発明の効果】
以上のように、請求項１に記載の発明によれば、所定の導電率を有する導電性のガラスコート膜の採用によって、モールド樹脂の分極によるリーク電流の発生を有効に防止することができる。
【００４６】
請求項２に記載の発明によれば、請求項１に記載の効果に加えて、導電性の第１のガラスコート膜を採用したとしても高電圧が印加される電極と高電圧が印加されない電極との間でリーク電流が発生するのを有効に防止することができる。
【００４７】
請求項３に記載の発明によれば、上記した請求項２の効果に加えて、第１のガラスコート膜の分離された領域においてデバイス表面を第２のガラスコート膜によって覆うことにより、第１のガラスコート膜のない領域が存在することにより耐湿性が低下するという不都合を防止することができる。
【００４８】
請求項４および５に記載の発明によれば、第１の配線層以外の配線層には第１のガラスコート膜が接さず、第１の配線層以外の配線層は第２のガラスコート膜で覆われるように形成することによって、第１のガラスコート膜の導電性に起因するリーク電流の発生を防止することができる。
【００４９】
請求項６に記載の発明によれば、配線層を第１および第２の配線層の２層構造に構成することによって、１層目の配線層で構成された一般的な回路のリーク電流を防止することができる。
【００５０】
請求項７に記載の発明によれば、上記した請求項６の効果に加えて、第１のガラスコート膜を第２の配線層のみに接触させることができ、第１のガラスコート膜に接触する配線層と接触しない配線層とを同時に形成することができる。
【００５１】
請求項８に記載の発明によれば、ガラスコート膜を２．０５以上の屈折率を有する窒化膜を含むように構成することによって、上記の屈折率を有する窒化膜は導電性を有することになり、その結果モールド樹脂の分極によるリーク電流の発生を有効に防止することができる。
【００５２】
請求項９に記載の発明によれば、請求項２と同様、導電性の第１のガラスコート膜を採用したとしても高電圧が印加される電極と高電圧が印加されない電極との間でリーク電流が発生するのを防止することができる。
【００５３】
請求項１０に記載の発明によれば、請求項４と同様、第１の配線層以外の配線層には第１のガラスコート膜が接さず、第１の配線層以外の配線層は第２のガラスコート膜で覆われるように形成されるので、第１のガラスコート膜の導電性に起因するリーク電流の発生を防止することができる。
【００５４】
請求項１１に記載の発明によれば、請求項６と同様、配線層を第１および第２の配線層の２層構造に構成することによって、１層目の配線層で構成された一般的な回路のリーク電流を防止することができる。
【００５５】
請求項１２に記載の発明によれば、不純物領域がモールド樹脂の分極による電界によって反転するのを防止することができ、その結果リーク電流を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による高耐圧ＩＣを示した断面図である。
【図２】図１に示した構造の等価コンデンサモデルを示した概略図である。
【図３】図１に示した構造において発生する電界を説明するための断面図である。
【図４】１７℃の温度条件下におけるプラズマ窒化膜の電界−導電率の関係を示した図である。
【図５】１４５℃の温度条件下におけるプラズマ窒化膜の電界−導電率の関係を示した図である。
【図６】本発明の実施の形態２による高耐圧ＩＣを示した断面図である。
【図７】本発明の実施の形態３による高耐圧ＩＣを示した断面図である。
【図８】本発明の実施の形態４による高耐圧ＩＣを示した断面図である。
【図９】本発明の実施の形態５による高耐圧ＩＣを示した断面図である。
【図１０】本発明の実施の形態６による高耐圧ＩＣを示した断面図である。
【図１１】本発明の実施の形態６の変形例による高耐圧ＩＣを示した断面図である。
【図１２】本発明の実施の形態７による高耐圧ＩＣを示した断面図である。
【図１３】従来の高耐圧ＩＣを示した断面図である。
【図１４】図１３に示した従来の高耐圧ＩＣに掛かる電界の状態を示した断面図である。
【図１５】図１３に示した構造における等価コンデンサモデルを示した概略図である。
【符号の説明】
１ ｐ型半導体基板、２ ｎ− 拡散領域、５，６ ｐ型拡散領域、８ ゲート電極、１１，１５ アルミ電極（アルミ配線）、１３ａ 導電性のガラスコート膜、１３ｂ 通常の高抵抗のガラスコート膜、１４ モールド樹脂。

Claims (10)

  1. 主表面を有する半導体領域と、
    前記半導体領域の主表面に形成された半導体素子と、
    前記半導体素子を覆うガラスコート膜と、
    前記ガラスコート膜上に形成されたモールド樹脂とを備え、
    前記ガラスコート膜は、１７℃以上１４５℃以下の温度条件下で以下の式（１）で示される範囲の導電率を有する第１のガラスコート膜を含み、
    Figure 0003563877
    前記第１のガラスコート膜は、高電圧が印加される電極を覆う部分と高電圧が印加されない電極を覆う部分とが分離して形成されている、半導体装置。
  2. 前記ガラスコート膜は、前記第１のガラスコート膜の上表面上に接触するとともに前記第１のガラスコート膜の分離された領域を覆うように形成された第２のガラスコート膜を含む、請求項１に記載の半導体装置。
  3. 主表面を有する半導体領域と、
    前記半導体領域の主表面に形成された半導体素子と、
    前記半導体素子を覆うガラスコート膜と、
    前記ガラスコート膜上に形成されたモールド樹脂と、
    前記半導体領域上に形成された第１の配線層とを備え、
    前記ガラスコート膜は、１７℃以上１４５℃以下の温度条件下で以下の式（１）で示される範囲の導電率を有する第１のガラスコート膜と、前記第１のガラスコート膜の表面に接する第２のガラスコート膜とを含み、
    Figure 0003563877
    前記第２のガラスコート膜は前記第１の配線層の一部上と前記半導体素子上とに形成されており、
    前記第１のガラスコート膜は前記第２のガラスコート膜の上表面上と前記第１の配線層の上表面上とに接触して形成されている、半導体装置。
  4. 前記第２のガラスコート膜は前記第１の配線層の上表面上に第１の開口を有し、前記第１のガラスコート膜は前記第１の開口内で前記第１の配線層の上表面に接触するとともに前記第１の開口よりも小さい第２の開口を有する、請求項３に記載の半導体装置。
  5. 主表面を有する半導体領域と、
    前記半導体領域の主表面に形成された半導体素子と、
    前記半導体素子を覆うガラスコート膜と、
    前記ガラスコート膜上に形成されたモールド樹脂と、
    前記半導体領域上に形成された第１の配線層と、
    前記第１の配線層の上表面に接触する第２の配線層とを備え、
    前記ガラスコート膜は、１７℃以上１４５℃以下の温度条件下で以下の式（１）で示される範囲の導電率を有する第１のガラスコート膜と、前記第１のガラスコート膜の表面に接する第２のガラスコート膜とを含み、
    Figure 0003563877
    前記第２のガラスコート膜は前記第１の配線層上と前記半導体素子上とに形成されるとともに前記第１の配線層の上表面上に第１の開口を有し、
    前記第２の配線層は前記第１の開口内で前記第１の配線層に接触するとともに前記第１の開口を充填するように形成されており、
    前記第１のガラスコート膜は前記第２のガラスコート膜の上表面上と前記第２の配線層の上表面上とに接触して形成されている、半導体装置。
  6. 前記第１の配線層と同一の層から形成される第３の配線層をさらに備え、
    前記第１のガラスコート膜は前記第２の配線層に達する第２の開口を有し、
    前記第１および第２のガラスコート膜は前記第３の配線層上に第３の開口を有するとともに、前記第１のガラスコート膜は前記第３の配線層に接触しないように形成されている、請求項５に記載の半導体装置。
  7. 主表面を有する半導体領域と、
    前記半導体領域の主表面に形成された半導体素子と、
    前記半導体素子を覆うガラスコート膜と、
    前記ガラスコート膜上に形成されたモールド樹脂とを備え、
    前記ガラスコート膜は、２．０５以上の屈折率を有する窒化膜を含み、
    前記窒化膜は高電圧が印加される部分を覆う部分と高電圧が印加されない電極を覆う部分とが分離して形成されている、半導体装置。
  8. 主表面を有する半導体領域と、
    前記半導体領域の主表面に形成された半導体素子と、
    前記半導体素子を覆うガラスコート膜と、
    前記ガラスコート膜上に形成されたモールド樹脂と、
    前記半導体領域上に形成された第１の配線層とを備え、
    前記ガラスコート膜は、２．０５以上の屈折率を有する窒化膜からなる第１のガラスコート膜と、前記第１のガラスコート膜の表面に接する第２のガラスコート膜とを含み、
    前記第２のガラスコート膜は前記第１の配線層上と前記半導体素子上とに形成されており、
    前記第１のガラスコート膜は前記第２のガラスコート膜の上表面上と前記第１の配線層の上表面上とに接触して形成されている、半導体装置。
  9. 主表面を有する半導体領域と、
    前記半導体領域の主表面に形成された半導体素子と、
    前記半導体素子を覆うガラスコート膜と、
    前記ガラスコート膜上に形成されたモールド樹脂と、
    前記半導体領域上に形成された第１の配線層と、
    前記第１の配線層の上表面に接触する第２の配線層とを備え、
    前記ガラスコート膜は、２．０５以上の屈折率を有する窒化膜からなる第１のガラスコート膜と、前記第１のガラスコート膜の表面に接する第２のガラスコート膜とを含み、
    前記第２のガラスコート膜は前記第１の配線層上と前記半導体素子上とに形成されるとともに前記第１の配線層の上表面上に第１の開口を有し、
    前記第２の配線層は前記第１の開口内で前記第１の配線層に接触するとともに前記第１の開口を充填するように形成されており、
    前記第１のガラスコート膜は前記第２のガラスコート膜の上表面上と前記第２の配線層の上表面上とに接触して形成されている、半導体装置。
  10. 前記半導体素子は、
    前記半導体領域の主表面に形成された素子分離絶縁膜と、
    前記半導体領域の主表面の前記素子分離絶縁膜に隣接する領域に、チャネル領域を挟むように間隔を隔てて形成された１対のソース／ドレイン領域と、
    前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
    前記素子分離絶縁膜下に形成され、前記ソース／ドレイン領域と同じ導電型を有する不純物領域とを含む、請求項１〜９のいずれか１項に記載の半導体装置。
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