CN205810810U - 一种静电保护电路、阵列基板及显示装置 - Google Patents
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Abstract
本实用新型的实施例提供一种静电保护电路、阵列基板及显示装置，涉及显示技术领域，能够实现对产品中功能导线进行有效的静电释放，又不影响其正常功能的实现。静电保护电路包括：第一晶体管、第二晶体管和第三晶体管、导线和静电防护线；所述第一晶体管的栅极和源极连接所述导线，所述第二晶体管的栅极和源极连接所述静电防护线；所述第三晶体管的栅极连接所述第一晶体管的漏极和所述第二晶体管的源极；所述第三晶体管的源极连接所述导线，所述第三晶体管的漏极连接所述静电防护线。
Description
技术领域
本实用新型的实施例涉及显示技术领域，尤其涉及一种静电保护电路、阵列基板及显示装置。
背景技术
液晶显示技术广泛应用与电视、手机以及公共信息显示，液晶显示器在制造过程中或使用过程中，可能受到静电损害。
静电积累和释放是半导体领域中造成器件破坏的主要因素之一。ESD(Electro-Static discharge，静电释放)保护电路的作用是有效阻隔或疏导静电，避免器件被静电破坏。而是否能够较好的阻隔或疏导静电，关键是ESD设计方案的合理性。
ESD的击穿电压VB∝EBd，公式中EB为绝缘层击穿的临界电场，与绝缘层材料相关；d为绝缘层厚度；在材料确定的情况下，EB为常量，击穿电压VB与绝缘层厚度d成正比。
在现有的显示器制造过程中实用新型发明人发现，在产品的制程过程中，布线密集区域的功能导线，如栅线和数据线容易发生静电击穿，而通过将其与静电线路导通进行静电释放可以将这些功能导线上积累的静电释放，但是若将栅线或数据线直接与静电线路连通时，其将不能实现基本功能。
实用新型内容
本实用新型的实施例提供一种静电保护电路、阵列基板及显示装置，能够实现对产品中功能导线进行有效的静电释放，又不影响其正常功能的实现。
第一方面，提供一种静电保护电路，包括：第一晶体管、第二晶体管和第三晶体管、导线和静电防护线；
所述第一晶体管的栅极和源极连接所述导线，所述第二晶体管的栅极和源极连接所述静电防护线；
所述第三晶体管的栅极连接所述第一晶体管的漏极和所述第二晶体管的漏极；所述第三晶体管的源极连接至所述导线，所述第三晶体管的漏极连接所述静电防护线。
可选的，还包括第四晶体管、第五晶体管；
所述第四晶体管的栅极连接所述第四晶体管的漏极以及所述第三晶体管的栅极，所述第四晶体管的源极连接所述导线；
所述第五晶体管的栅极连接所述第五晶体管的漏极以及所述第三晶体管的栅极，所述第五晶体管的源极连接所述静电防护线。
可选的，还包括第六晶体管；
所述第六晶体管的栅极连接所述第三晶体管的栅极，所述第六晶体管的源极连接所述导线，所述第六晶体管的漏极连接所述静电防护线。
可选的，还包括第七晶体管；所述第三晶体管的源极通过所述第七晶体管连接至所述导线；其中，
所述第七晶体管的栅极连接所述第三晶体管的栅极，所述第七晶体管的源极连接所述导线；所述第七晶体管的漏极连接所述第三晶体管的源极。
可选的，所述导线为栅线或数据线；
可选的，所述静电防护线为公共电极线或存储电极线。
第二方面，提供一种阵列基板，包括上述的静电保护电路。
可选的，所述的阵列基板，包括：
衬底基板；
在所述衬底基板上形成有包括所述第一晶体管的栅极、所述第二晶体管的栅极、所述第三晶体管的栅极和所述静电防护线的第一图案，其中所述静电防护线电性连接所述第二晶体管的栅极；
在形成有所述第一图案的所述衬底基板上形成有栅极绝缘层；
在形成有所述栅极绝缘层的所述衬底基板上形成有包括所述第一晶体管的源极和漏极、所述第二晶体管的源极和漏极、所述第三晶体管的源极和漏极以及所述导线的第二图案，其中，所述导线电性连接所述第一晶体管的源极和所述第三晶体管的源极；
在形成有所述第二图案的所述衬底基板上形成有钝化层；
在形成所述有钝化层的所述衬底基板上形成有第一连接电极、第二连接电极和第三连接电极；
所述第一连接电极通过第一过孔电性连接所述第一晶体管的栅极，通过第二过孔电性连接所述导线；所述第一过孔穿过所述栅极绝缘层和所述钝化层，所述第二过孔穿过所述钝化层；
所述第二连接电极通过第三过孔电性连接所述静电防护线，通过第四过孔电性连接所述第三晶体管的漏极和所述第二晶体管的源极；所述第三过孔穿过所述栅极绝缘层和所述钝化层，所述第四过孔穿过所述钝化层；
所述第三连接电极通过第五过孔电性连接所述第三晶体管的栅极，通过第六过孔电性连接所述第一晶体管的漏极和所述第二晶体管的漏极；所述第五过孔穿过所述栅极绝缘层和所述钝化层，所述第六过孔穿过所述钝化层。
进一步的，所述第一连接电极、所述第二连接电极、所述第三连接电极与像素电极同层且使用相同的材料制备。
可选的，所述的阵列基板，包括：
衬底基板；
在所述衬底基板上形成有包括所述第一晶体管的栅极、所述第二晶体管的栅极、所述第三晶体管的栅极和所述静电防护线的第一图案，其中所述静电防护线电性连接所述第二晶体管的栅极；
在形成有所述第一图案的所述衬底基板上形成有栅极绝缘层；
在形成有所述栅极绝缘层的所述衬底基板上形成有包括所述第一晶体管的源极和漏极、所述第二晶体管的源极和漏极、所述第三晶体管的源极和漏极以及所述导线的第二图案，其中，所述导线电性连接所述第一晶体管的源极和所述第三晶体管的源极；
所述第一晶体管的栅极通过第七过孔电性连接所述导线；所述第七过孔穿过所述栅极绝缘层；
所述第三晶体管的漏极和所述第二晶体管的源极通过第八过孔电性连接所述静电防护线；所述第八过孔穿过所述栅极绝缘层；
所述第三晶体管的栅极通过第九过孔电性连接所述第一晶体管的漏极和所述第二晶体管的漏极；所述第九过孔穿过所述栅极绝缘层。
可选的，所述第一晶体管为非晶硅薄膜晶体管，所述第二晶体管为非晶硅薄膜晶体管，所述第三晶体管为非晶硅薄膜晶体管，所述第一晶体管的沟道的宽长比大于1/5且小于1/2，所述第二晶体管的沟道的宽长比大于1/5且小于1/2，所述第三晶体管的沟道的宽长比大于1/5且小于1/2。
进一步的，所述第一晶体管的沟道的宽长比大于1/4且小于1/3，所述第二晶体管的沟道的宽长比大于1/4且小于1/3，所述第三晶体管的沟道的宽长比大于1/4且小于1/3。
进一步的，所述第一晶体管的沟道的宽长比、所述第二晶体管的沟道的宽长比、所述第三晶体管的沟道的宽长比彼此相等。
进一步的，所述第一晶体管的沟道长度为12-30微米，所述第二晶体管的沟道长度为12-30微米，所述第三晶体管的沟道长度为12-30微米。
进一步的，所述第一晶体管的沟道长度为18-25微米，所述第二晶体管的沟道长度为18-25微米，所述第三晶体管的沟道长度为18-25微米。
进一步的，所述第一晶体管的沟道长度、所述第二晶体管的沟道长度、所述第三晶体管的沟道长度彼此相等。
进一步的，所述第一晶体管的源极、所述第一晶体管的漏极、所述第二晶体管的漏极、所述第二晶体管的源极排列成直线状，所述第三晶体管的栅极延伸至所述第一晶体管的漏极和第二晶体管的漏极之间。
进一步的，所述导线为数据线。
第三方面，提供一种显示装置，包括上述的阵列基板。
上述方案中静电保护电路包括：第一晶体管、第二晶体管和第三晶体管、导线和静电防护线；所述第一晶体管的栅极和源极连接所述导线，所述第二晶体管的栅极和源极连接所述静电防护线；所述第三晶体管的栅极连接所述第一晶体管的漏极和所述第二晶体管的漏极；所述第三晶体管的源极连接所述导线，所述第三晶体管的漏极连接静电防护线。当所述导线上积累的静电荷形成的电压超过第一晶体管的阈值电压时，静电荷通过第一晶体管释放至所述第三晶体管的栅极，所述第三晶体管在栅极的控制下将所述导线与所述静电防护线导通；或者，当所述静电防护线上积累的静电荷形成的电压超过第二晶体管的阈值电压时，静电荷通过所述第二晶体管释放至第三晶体管在栅极，所述第三晶体管在栅极的控制下将所述导线与所述静电防护线导通。从而能够实现对产品中功能导线进行有效的静电释放，又不影响其正常功能的实现。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本实用新型的实施例提供的一种静电保护电路的示意性结构图；
图2为本实用新型的另一实施例提供的一种静电保护电路的示意性结构图；
图3为本实用新型的又一实施例提供的一种静电保护电路的示意性结构图；
图4为本实用新型的再一实施例提供的一种静电保护电路的示意性结构图；
图5为本实用新型的实施例提供的一种静电保护电路的布线设计示意图；
图6为本实用新型的另一实施例提供的一种静电保护电路的布线设计示意图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
本实用新型所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实用新型实施例中，为区分晶体管除栅极之外的两极，示例性的可以将其中一极称为源极，另一极称为第漏极，或者将其中所述一极称为漏极，所述另一极称为源极。
如图1所示，本实用新型的实施例提供一种静电保护电路的电路图，其中，包括第一晶体管T1，第二晶体管T2，第三晶体管T3、导线L和静电防护线E；
所述第一晶体管T1的栅极和源极连接所述导线L，所述第二晶体管T2的栅极和源极连接所述静电防护线E；
所述第三晶体管T3的栅极连接所述第一晶体管T1的漏极和所述第二晶体管T2的漏极，所述第三晶体管T3的源极连接至导线L，所述第三晶体管T3的漏极连接所述静电防护线E。
对在发生静电时，当导线L上积累的电荷能够开启T1时，积累的静电荷释放至T3的栅极，T3将导线L和静电防护线E导通，导线L上的静电荷可向静电防护线E释放；当静电防护线E上积累的静电荷能够开启T2时，积累的静电荷释放至T3的栅极，T3将导线L和静电防护线E导通，静电防护线E上的静电荷可向导线L释放。
上述方案中静电保护电路包括：第一晶体管T1、第二晶体管T2和第三晶体管T3、导线L和静电防护线E；第一晶体管T1的栅极和源极连接所述导线L，第二晶体管T2的栅极和源极连接静电防护线E；第三晶体管T3的栅极连接第一晶体管T1的漏极和第二晶体管T2的漏极；第三晶体管T3的源极连接导线，第三晶体管T3的漏极连接所述静电防护线E。当所述导线L上积累的静电荷形成的电压超过第一晶体管T1的阈值电压时，静电荷通过第一晶体管T1释放至所述第三晶体管T3的栅极，所述第三晶体管T3在栅极的控制下将所述导线L与所述静电防护线E导通；或者，当所述静电防护线E上积累的静电荷形成的电超过第二晶体管T2的阈值电压时，静电荷通过所述第二晶体管T2释放至第三晶体管T3在栅极，第三晶体管T3在栅极的控制下将所述导线L与所述静电防护线E导通。从而能够实现对产品中功能导线L进行有效的静电释放，又不影响其正常功能的实现。
如图2所示，本实用新型的实施例提供一种静电保护电路的电路图，其中，
包括第一晶体管T1，第二晶体管T2，第三晶体管T3、导线L和静电防护线E；
所述第一晶体管T1的栅极和源极连接所述导线L，所述第二晶体管T2的栅极和源极连接所述静电防护线E；
所述第三晶体管T3的栅极连接所述第一晶体管T1的漏极和所述第二晶体管T2的漏极，所述第三晶体管T3的源极连接所述导线L，所述第三晶体管T3的漏极连接所述静电防护线E。
静电保护电路还包括第四晶体管T4、第五晶体管T5；
所述第四晶体管T4的栅极连接所述第四晶体管T4的漏极以及所述第三晶体管T3的栅极，所述第四晶体管T4的源极连接所述导线L；
所述第五晶体管T5的栅极连接所述第五晶体管T5的漏极以及所述第三晶体管T3的栅极，所述第五晶体管T5的源极连接所述静电防护线E。
上述实施例中，T1、T2、T3的功能可以参考如图1所示的实施例，这里不再赘述。通过增加T4和T5在导线L和静电防护线E之间增加了静电释放的路径，如：在发生静电时，当导线L上积累的静电荷形成的电压能够开启T1时，积累的静电荷释放至T3的栅极，同时也释放至T4和T5的栅极；T4和T5导通形成串联关系，将导线L和静电防护线E导通，导线L上的静电荷可向静电防护线E释放；当静电防护线E上积累的静电荷形成的电压能够开启T2时，积累的静电荷释放至T3的栅极，同时也释放至T4和T5的栅极；T4和T5导通形成串联关系，将导线L和静电防护线E导通，静电防护线E上的静电荷可向导线L释放。
如图3所示，本实用新型的实施例提供一种静电保护电路的电路图，其中，
包括第一晶体管T1，第二晶体管T2，第三晶体管T3、导线L和静电防护线E；
所述第一晶体管T1的栅极和源极连接所述导线L，所述第二晶体管T2的栅极和源极连接所述静电防护线E；
所述第三晶体管T3的栅极连接所述第一晶体管T1的漏极和所述第二晶体管T2的漏极，所述第三晶体管T3的源极连接导线L，所述第三晶体管T3的漏极连接所述静电防护线E。
静电保护电路还包括第六晶体管T6；
所述第六晶体管T6的栅极连接所述第三晶体管T3的栅极，所述第六晶体管T6的源极连接所述导线L，所述第六晶体管T6的漏极连接所述静电防护线E。
上述实施例中，T1、T2、T3的功能可以参考如图1所示的实施例，这里不再赘述。通过增加T6在导线L和静电防护线E之间增加了静电释放的路径，如：在发生静电时，当导线L上积累的静电荷形成的电压能够开启T1时，积累的静电荷释放至T3的栅极，同时也释放至T6的栅极；T6将导线L和静电防护线E导通，导线L上的静电荷可向静电防护线E释放；当静电防护线E上积累的静电荷形成的电压能够开启T2时，积累的静电荷释放至T3的栅极，同时也释放至T6的栅极；T6将导线L和静电防护线E导通，静电防护线E上的静电荷可向导线L释放。
如图4所示，本实用新型的实施例提供一种静电保护电路的电路图，其中，
包括第一晶体管T1，第二晶体管T2，第三晶体管T3、导线L和静电防护线E；
所述第一晶体管T1的栅极和源极连接所述导线L，所述第二晶体管T2的栅极和源极连接所述静电防护线E；
所述第三晶体管T3的栅极连接所述第一晶体管T1的漏极和所述第二晶体管T2的漏极，所述第三晶体管T3的源极连接所述导线L，所述第三晶体管T3的漏极连接所述静电防护线E。
还包括第七晶体管T7，第三晶体管T3的源极通过所述第七晶体管T7连接至所述导线L；
其中，
所述第七晶体管T7的栅极连接所述第三晶体管T3的栅极，所述第七晶体管T7的源极连接所述导线L；所述第七晶体管T7的漏极连接所述第三晶体管T3的源极。
在发生静电时，当导线L上积累的静电荷形成的电压能够开启T1时，积累的静电荷释放至T3和T7的栅极，T3和T7导通形成串联关系，将导线L和静电防护线E导通，导线L上的静电荷可向静电防护线E释放；当静电防护线E上积累的静电荷形成的电压能够开启T2时，积累的静电荷释放至T3和T7的栅极，T3和T7导通形成串联关系，将导线L和静电防护线E导通，静电防护线E上的静电荷可向导线L释放。由于在导线L和静电防护线E之间的静电释放通路上增加了一个晶体管T7，可以起到分压作用，相对于图1提供的实施例可以避免静电释放电流过大将T3击穿。
参照图5所示，本实用新型的实施例提供了图1所示的静电保护电路的布线设计示意图，其中：
导线L与静电防护线E如图5所示相互平行，或者也可以不做平行设置。静电防护线E采用第一导电层制备，导线L采用第二导电层制备。第一导电层与第二导电层之间设置有栅极绝缘层,第二导电层上方设置有钝化层。导线L的一个突出部形成了第一晶体管T1的源极s1，也可以不使用突出部设计，而直接利用形成导线L的导电层材料的一部分作为第一晶体管T1的源极s1；第一晶体管T1的栅极g1采用第一导电层制备，第一晶体管T1的栅极g1的延伸部g1e与导线L有部分重叠，第二导电层上方设置有钝化层。在第一晶体管T1的栅极g1的延伸部g1e上方形成有第一过孔h1，第一过孔h1穿过钝化层和栅极绝缘层暴露出第一晶体管T1的栅极g1的延伸部g1e，在导线L上方形成有第二过孔h2，第二过孔h2穿过钝化层暴露出导线L，第一连接电极I1由第三导电层制备，第一连接电极I1覆盖了第一过孔h1和第二过孔h2，分别与第一晶体管T1的栅极g1和导线L电性连接，使得第一晶体管T1的栅极g1与导线L形成电性连接；第一连接电极I1包含的导电材料可以是与像素电极相同的电材料，也可以是其它导电材料；第一晶体管T1的栅极g1上方形成有源层a1，第一晶体管T1的源极s1和漏极d1如图5所示，导线L的一个突出部与有源层a1接触形成了第一晶体管T1的源极s1。
静电防护线E的一部分或者突出部形成第二晶体管T2的栅极g2，静电防护线E采用第一导电层制备，在静电防护线E的上方设置有连接线L1，如图5所示连接线L1采用第二导电层制备；第一导电层与第二导电层之间设置有栅极绝缘层,第二导电层上方设置有钝化层。在静电防护线E的上方形成有第三过孔h3，第三过孔h3穿过钝化层和栅极绝缘层暴露出静电防护线E，在连接线L1的上方形成有第四过孔h4，第四过孔h4穿过钝化层暴露出连接线L1，第二连接电极I2采用第三导电层制备，第二连接电极I2覆盖了第三过孔h3和第四过孔h4，分别与静电防护线E和连接线L1电性连接，使得第二晶体管T2的栅极g2与连接线L1形成电性连接；连接线L1的一部分或者突出部形成第二晶体管T2的源极s2，如图5所示连接线L1的一部分或者突出部与第二晶体管T2的有源层a2接触形成第二晶体管T2的源极s2；连接线L2采用第二导电层制备，连接线L2与第一晶体管T1的有源层a1接触形成第一晶体管的漏极d1，连接线L2与第二晶体管T2的有源层a2接触形成第二晶体管T2的漏极d2。
导线L的如图5所示一个突出部或一部分与第三晶体管T3的有源层a3接触形成了第三晶体管T3的源极s3，连接线L1的突出部或一部分与第三晶体管T3的有源层a3接触形成第三晶体管T3的漏极d3，第三晶体管T3的漏极d3通过连接线L1、第二连接电极I2和第三过孔h3、第四过孔h4与第二晶体管的栅极g2以及静电防护线E电性连接；第三晶体管T3的栅极g3采用第一导电层制备，第三晶体管T3的栅极g3延伸到与第一晶体管T1的漏极d1和第二晶体管T2的漏极d2连接的连接线L2之下或附近，在第三晶体管的栅极g3的延伸部g3e的上方形成第五过孔h5，第五过孔h5穿过钝化层和栅极绝缘层暴露出第三晶体管T3的栅极g3的延伸部g3e，在与第一晶体管T1的漏极d1和第二晶体管T2的漏极d2连接的连接线L2上方形成第六过孔h6，第六过孔h6穿过钝化层暴露出连接线L2；第三连接电极I3采用第三导电层制备，第三连接电极I3覆盖了第五过孔h5和第六过孔h6，分别与第三晶体管T3的栅极g3的延伸部g3e和与第一晶体管T1的漏极d1和第二晶体管的漏极d2连接的连接线L2电性连接，使得第三晶体管T3的栅极g3与第一晶体管T1的漏极d1和第二晶体管T2的漏极d2电性连接。此外，图5中示出了第二晶体管T2的沟道，其中沟道长度CL为源极和漏极之间的间距，沟道宽度CW等于源极或栅极的宽度。晶体管的沟道的宽长比为沟道宽度与沟道长度之比，例如第二晶体管T2的沟道的宽长比为CW/CL。
如图5所示，本实用新型实施例提供的一种阵列基板，包括：
衬底基板(图5中未示出)；
在所述衬底基板上形成有包括所述第一晶体管T1的栅极g1、所述第二晶体管T2的栅极g2、所述第三晶体管T3的栅极g3和所述静电防护线E的第一图案，其中所述静电防护线E电性连接所述第二晶体管T2的栅极g2；
在形成有所述第一图案的所述衬底基板上形成有栅极绝缘层；
在形成有所述栅极绝缘层的所述衬底基板上形成有包括所述第一晶体管T1的源极s1和漏极d1、所述第二晶体管T2的源极s2和漏极d2、所述第三晶体管T3的源极s2和漏极d2以及所述导线L的第二图案，其中，所述导线L电性连接所述第一晶体管T1的源极s1和所述第三晶体管T3的源极s3；
在形成有所述第二图案的所述衬底基板上形成有钝化层；
在形成所述有钝化层的所述衬底基板上形成有第一连接电极I1、第二连接电极I2和第三连接电极I3；
所述第一连接电极I1通过第一过孔h1电性连接所述第一晶体管的栅极g1，通过第二过孔h2电性连接所述导线L；所述第一过孔h1穿过所述栅极绝缘层和所述钝化层，所述第二过孔h2穿过所述钝化层；
所述第二连接电极I2通过第三过孔h3电性连接所述静电防护线E，通过第四过孔h4电性连接所述第三晶体管T3的漏极d3和所述第二晶体管T2的源极s2；所述第三过孔h3穿过所述栅极绝缘层和所述钝化层，所述第四过孔h4穿过所述钝化层；
所述第三连接电极I3通过第五过孔h5电性连接所述第三晶体管T3的栅极g3，通过第六过孔h6电性连接所述第一晶体管T1的漏极d1和所述第二晶体管T2的漏极d2；所述第五过孔h5穿过所述栅极绝缘层和所述钝化层，所述第六过孔h6穿过所述钝化层。
进一步的，所述第一连接电极I1、所述第二连接电极I2、所述第三连接电极I3与像素电极同层且使用相同的材料制备。
参照图6所示，本实用新型的实施例提供了图1所示的静电保护电路的另一种布线设计示意图，其中：
导线L与静电防护线E如图6所示相互平行，或者也可以不做平行设置。静电防护线E采用第一导电层制备，导线L采用第二导电层制备。第一导电层与第二导电层之间设置有栅极绝缘层,第二导电层上方设置有钝化层。导线L的一个突出部形成了第一晶体管T1的源极s1，也可以不使用突出部设计，而直接利用形成导线L的导电层材料的一部分做为第一晶体管T1的源极s1；第一晶体管T1的栅极g1采用第一导电层制备，第一晶体管T1的栅极g1的延伸部g1e与导线L有部分重叠或全部重叠，在第一晶体管T1的栅极g1的延伸部g1e上方形成有第七过孔h7，第七过孔h7穿过栅极绝缘层暴露出第一晶体管T1的栅极g1的延伸部g1e，导线L通过第七过孔h7与第一晶体管T1的栅极g1电性连接，使得第一晶体管T1的栅极g1与第一晶体管T1的源极s1形成电性连接；第一晶体管T1的栅极g1上方形成有源层a1，导线L的一个突出部如图6所示与有源区a1接触形成第一晶体管T1的源极s1。
如图6所示静电防护线E的一部分或者突出部形成第二晶体管T2的栅极g2，连接线L1采用第二导电层制备，在静电防护线E的上方形成有第八过孔h8，第八过孔h8穿过栅极绝缘层暴露出静电防护线E，连接线L1通过第八过孔h8，与静电防护线E电性连接，使得第二晶体管T2的栅极g2与连接线L1电性连接；连接线L1的一部分或者突出部形成第二晶体管T2的源极s2，如图6所示连接线L1的一部分或者突出部与第二晶体管T2的有源层a2接触形成第二晶体管T2的源极s2，连接线L1采用第二导电层制备；连接线L2采用第二导电层制备，连接线L2与第一晶体管T1的有源层a1接触形成第一晶体管的漏极d1，连接线L2与第二晶体管T2的有源层a2接触形成第二晶体管T2的漏极d2。
如图6所示导线L的一个突出部或一部分与第三晶体管T3的有源层a3接触形成了第三晶体管T3的源极s3，连接线L1的突出部或一部分与第三晶体管T3的有源层a3接触形成第三晶体管T3的漏极d3，第三晶体管T3的源极s3通过第七过孔h7与第一晶体管T1的栅极g1形成电性连接，第三晶体管T3的漏极d3通过连接线L1和第八过孔h8与第二晶体管的栅极g2以及静电防护线E形成电性连接；第三晶体管T3的栅极g3延伸到与第一晶体管T1的漏极d1和第二晶体管T2的漏极d2连接的连接线L2之下，在第三晶体管T3的栅极g3的延伸部g3e上方形成第九过孔h9，第九过孔h9穿过栅极绝缘层暴露出第三晶体管T3的栅极g3的延伸部g3e，第一晶体管T1的漏极d1和第二晶体管T2的漏极d2通过连接线L2以及第九过孔h9与第三晶体管T3的栅极g3形成电性连接。此外，图6中示出了第二晶体管T2的沟道，其中沟道长度CL为源极和漏极之间的间距，沟道宽度CW等于源极或栅极的宽度。
参见图6，本实用新型实施例提供的阵列基板，包括：
衬底基板(图6中未示出)；
在所述衬底基板上形成有包括所述第一晶体管T1的栅极g1、所述第二晶体管T2的栅极g2、所述第三晶体管T3的栅极g3和所述静电防护线E的第一图案，其中所述静电防护线E电性连接所述第二晶体管T2的栅极g2；
在形成有所述第一图案的所述衬底基板上形成有栅极绝缘层；
在形成有所述栅极绝缘层的所述衬底基板上形成有包括所述第一晶体管T1的源极s1和漏极d1、所述第二晶体管T2的源极s2和漏极d2、所述第三晶体管T3的源极s3和漏极d2以及所述导线L的第二图案，其中，所述导线L电性连接所述第一晶体管T1的源极s1和所述第三晶体管T3的源极s3；
所述第一晶体管T1的栅极g1通过第七过孔h7电性连接所述导线L；所述第七过孔h7穿过所述栅极绝缘层；
所述第三晶体管T3的漏极d1和所述第二晶体管T2的源极s2通过第八过孔h8电性连接所述静电防护线E；所述第八过孔h8穿过所述栅极绝缘层；
所述第三晶体管T3的栅极g3通过第九过孔h9电性连接所述第一晶体管T1的漏极d1和所述第二晶体管T3的漏极d3；所述第九过孔h9穿过所述栅极绝缘层。
本实用新型实施例中，栅极绝缘层可以为单层结构，也可以为多层结构。钝化层可以为单层结构，也可以为多层结构。
上述实施例中，所述第一晶体管T1为非晶硅薄膜晶体管，所述第二晶体管T2为非晶硅薄膜晶体管，所述第三晶体管T3为非晶硅薄膜晶体管，所述第一晶体管T1的沟道的宽长比大于1/5且小于1/2，所述第二晶体管T2的沟道的宽长比大于1/5且小于1/2，所述第三晶体管T3的沟道的宽长比大于1/5且小于1/2。
进一步的，所述第一晶体管T1的沟道的宽长比大于1/4且小于1/3，所述第二晶体管T2的沟道的宽长比大于1/4且小于1/3，所述第三晶体管T3的沟道的宽长比大于1/4且小于1/3。
进一步的，所述第一晶体管T1的沟道的宽长比、所述第二晶体管T2的沟道的宽长比、所述第三晶体管T3的沟道的宽长比彼此相等。
进一步的，所述第一晶体管T1的沟道长度为12-30微米，所述第二晶体管T2的沟道长度为12-30微米，所述第三晶体管T3的沟道长度为12-30微米。
进一步的，所述第一晶体管T1的沟道长度为18-25微米，所述第二晶体管T2的沟道长度为18-25微米，所述第三晶体管T3的沟道长度为18-25微米。
进一步的，所述第一晶体管T1的沟道长度、所述第二晶体管T2的沟道长度、所述第三晶体管T3的沟道长度彼此相等。
本实用新型实施例中，第一晶体管T1的沟道宽长比、第二晶体管T2的沟道宽长比、第三晶体管T3的沟道宽长比设置在上述范围内，可以控制静电释放时通过第三晶体管T3的电流的大小，既可以快速释放静电，又能防止通过第三晶体管T3的电流过大损坏静电保护电路。第一晶体管T1的沟道长度、第二晶体管T2的沟道长度、第三晶体管T3的沟道长度设置在上述范围内，与第一晶体管T1的沟道宽长比、第二晶体管T2的沟道宽长比、第三晶体管T3的沟道宽长比配合，可以降低第一晶体管T1、第二晶体管T2、第三晶体管T3的漏电流，并且可以使第一晶体管T1、第二晶体管T2、第三晶体管T3的阈值电压大于导线L在正常使用时的信号电压，不影响导线L正常功能的实现；静电发生时，静电荷产生的电压可以开启第一晶体管T1、第三晶体管T3或开启第一晶体管T2、第三晶体管T3，使静电荷得到释放。
本实用新型实施例中，静电荷经过第一晶体管T1释放到了第三晶体管T3的栅极，或静电荷经过第二晶体管T2释放到了第三晶体管T3的栅极，降低了静电荷对第三晶体管T3的冲击强度，可防止静电损坏第三晶体管T3。
本实用新型实施例中，所述第一晶体管T1的源极s1、所述第一晶体管T1的漏极d1、所述第二晶体管T2的漏极d 2、所述第二晶体管T2的源极s2排列成直线状，所述第三晶体管T3的栅极g3延伸至所述第一晶体管T1的漏极d1和第二晶体管T2的漏极d2之间。本实用新型实施例的这种布线方式可以减小布线空间。
进一步的，所述导线L为数据线。
本实用新型的实施例提供一种阵列基板，包括上述实施例提供的任一静电保护电路。
提供一种显示装置，包括上述任一任一实施例提供的阵列基板。另外，显示装置可以为：电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应所述以权利要求的保护范围为准。
Claims (20)
1.一种静电保护电路，其特征在于，包括：第一晶体管、第二晶体管和第三晶体管、导线和静电防护线；
所述第一晶体管的栅极和源极连接所述导线，所述第二晶体管的栅极和源极连接所述静电防护线；
所述第三晶体管的栅极连接所述第一晶体管的漏极和所述第二晶体管的漏极；所述第三晶体管的源极连接至所述导线，所述第三晶体管的漏极连接所述静电防护线。
2.根据权利要求1所述的静电保护电路，其特征在于，还包括第四晶体管、第五晶体管；
所述第四晶体管的栅极连接所述第四晶体管的漏极以及所述第三晶体管的栅极，所述第四晶体管的源极连接所述导线；
所述第五晶体管的栅极连接所述第五晶体管的漏极以及所述第三晶体管的栅极，所述第五晶体管的源极连接所述静电防护线。
3.根据权利要求1所述的静电保护电路，其特征在于，还包括第六晶体管；
所述第六晶体管的栅极连接所述第三晶体管的栅极，所述第六晶体管的源极连接所述导线，所述第六晶体管的漏极连接所述静电防护线。
4.根据权利要求1所述的静电保护电路，其特征在于，还包括第七晶体管；所述第三晶体管的源极通过所述第七晶体管连接至所述导线；
其中，所述第七晶体管的栅极连接所述第三晶体管的栅极，所述第七晶体管的源极连接所述导线；所述第七晶体管的漏极连接所述第三晶体管的源极。
5.根据权利要求1-4任一项所述的静电保护电路，其特征在于，所述导线为栅线或数据线。
6.根据权利要求1-4任一项所述的静电保护电路，其特征在于，所述静电防护线为公共电极线或存储电极线。
7.一种阵列基板，其特征在于，包括权利要求1所述的静电保护电路。
8.根据权利要求7所述的阵列基板，其特征在于，包括：
衬底基板；
在所述衬底基板上形成有包括所述第一晶体管的栅极、所述第二晶体管的栅极、所述第三晶体管的栅极和所述静电防护线的第一图案，其中所述静电防护线电性连接所述第二晶体管的栅极；
在形成有所述第一图案的所述衬底基板上形成有栅极绝缘层；
在形成有所述栅极绝缘层的所述衬底基板上形成有包括所述第一晶体管的源极和漏极、所述第二晶体管的源极和漏极、所述第三晶体管的源极和漏极以及所述导线的第二图案，其中，所述导线电性连接所述第一晶体管的源极和所述第三晶体管的源极；
在形成有所述第二图案的所述衬底基板上形成有钝化层；
在形成所述有钝化层的所述衬底基板上形成有第一连接电极、第二连接电极和第三连接电极；
所述第一连接电极通过第一过孔电性连接所述第一晶体管的栅极，通过第二过孔电性连接所述导线；所述第一过孔穿过所述栅极绝缘层和所述钝化层，所述第二过孔穿过所述钝化层；
所述第二连接电极通过第三过孔电性连接所述静电防护线，通过第四过孔电性连接所述第三晶体管的漏极和所述第二晶体管的源极；所述第三过孔穿过所述栅极绝缘层和所述钝化层，所述第四过孔穿过所述钝化层；
所述第三连接电极通过第五过孔电性连接所述第三晶体管的栅极，通过第六过孔电性连接所述第一晶体管的漏极和所述第二晶体管的漏极；所述第五过孔穿过所述栅极绝缘层和所述钝化层，所述第六过孔穿过所述钝化层。
9.根据权利要求8所述的阵列基板，其特征在于，所述第一连接电极、所述第二连接电极、所述第三连接电极与像素电极同层且使用相同的材料制备。
10.根据权利要求7所述的阵列基板，其特征在于，包括：
衬底基板；
在所述衬底基板上形成有包括所述第一晶体管的栅极、所述第二晶 体管的栅极、所述第三晶体管的栅极和所述静电防护线的第一图案，其中所述静电防护线电性连接所述第二晶体管的栅极；
在形成有所述第一图案的所述衬底基板上形成有栅极绝缘层；
在形成有所述栅极绝缘层的所述衬底基板上形成有包括所述第一晶体管的源极和漏极、所述第二晶体管的源极和漏极、所述第三晶体管的源极和漏极以及所述导线的第二图案，其中，所述导线电性连接所述第一晶体管的源极和所述第三晶体管的源极；
所述第一晶体管的栅极通过第七过孔电性连接所述导线；所述第七过孔穿过所述栅极绝缘层；
所述第三晶体管的漏极和所述第二晶体管的源极通过第八过孔电性连接所述静电防护线；所述第八过孔穿过所述栅极绝缘层；
所述第三晶体管的栅极通过第九过孔电性连接所述第一晶体管的漏极和所述第二晶体管的漏极；所述第九过孔穿过所述栅极绝缘层。
11.根据权利要求7所述的阵列基板，其特征在于，所述第一晶体管为非晶硅薄膜晶体管，所述第二晶体管为非晶硅薄膜晶体管，所述第三晶体管为非晶硅薄膜晶体管，所述第一晶体管的沟道的宽长比大于1/5且小于1/2，所述第二晶体管的沟道的宽长比大于1/5且小于1/2，所述第三晶体管的沟道的宽长比大于1/5且小于1/2。
12.根据权利要求11所述的阵列基板，其特征在于，所述第一晶体管的沟道的宽长比大于1/4且小于1/3，所述第二晶体管的沟道的宽长比大于1/4且小于1/3，所述第三晶体管的沟道的宽长比大于1/4且小于1/3。
13.根据权利要求11所述的阵列基板，其特征在于，所述第一晶体管的沟道的宽长比、所述第二晶体管的沟道的宽长比、所述第三晶体管的沟道的宽长比彼此相等。
14.根据权利要求11所述的阵列基板，其特征在于，所述第一晶体管的沟道长度为12-30微米，所述第二晶体管的沟道长度为12-30微米，所述第三晶体管的沟道长度为12-30微米。
15.根据权利要求14所述的阵列基板，其特征在于，所述第一晶体管的沟道长度为18-25微米，所述第二晶体管的沟道长度为18-25微 米，所述第三晶体管的沟道长度为18-25微米。
16.根据权利要求14所述的阵列基板，其特征在于，所述第一晶体管的沟道长度、所述第二晶体管的沟道长度、所述第三晶体管的沟道长度彼此相等。
17.根据权利要求8或10所述的阵列基板，其特征在于，所述第一晶体管的源极、所述第一晶体管的漏极、所述第二晶体管的漏极、所述第二晶体管的源极排列成直线状，所述第三晶体管的栅极延伸至所述第一晶体管的漏极和第二晶体管的漏极之间。
18.根据权利要求8或10所述的阵列基板，其特征在于，所述导线为数据线。
19.一种阵列基板，其特征在于，包括权利要求2-6任一项所述的静电保护电路。
20.一种显示装置，其特征在于，包括权利要求7-19任一项所述的阵列基板。
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| CN109698192A (zh) * | 2017-10-23 | 2019-04-30 | 京东方科技集团股份有限公司 | 静电保护电路、阵列基板及显示装置 |
| WO2020019908A1 (zh) * | 2018-07-25 | 2020-01-30 | 京东方科技集团股份有限公司 | 静电保护电路、阵列基板及显示装置 |
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Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106997132A (zh) * | 2017-05-27 | 2017-08-01 | 京东方科技集团股份有限公司 | 一种显示基板及显示装置 |
| WO2018219126A1 (zh) * | 2017-05-27 | 2018-12-06 | 京东方科技集团股份有限公司 | 一种显示基板及显示装置 |
| CN106997132B (zh) * | 2017-05-27 | 2019-03-15 | 京东方科技集团股份有限公司 | 一种显示基板及显示装置 |
| US20190333943A1 (en) * | 2017-05-27 | 2019-10-31 | Hefei Boe Optoelectronics Technology Co., Ltd. | Display substrate and display device |
| US10872912B2 (en) | 2017-05-27 | 2020-12-22 | Hefei Boe Optoelectronics Technology Co., Ltd. | Display substrate and display device |
| CN109698192A (zh) * | 2017-10-23 | 2019-04-30 | 京东方科技集团股份有限公司 | 静电保护电路、阵列基板及显示装置 |
| US12100703B2 (en) | 2017-10-23 | 2024-09-24 | Boe Technology Group Co., Ltd. | Electrostatic protection circuit and manufacturing method thereof, array substrate and display device |
| US11495594B2 (en) | 2017-10-23 | 2022-11-08 | Boe Technology Group Co., Ltd. | Electrostatic protection circuit and manufacturing method thereof, array substrate and display device |
| CN109698192B (zh) * | 2017-10-23 | 2021-01-22 | 京东方科技集团股份有限公司 | 静电保护电路、阵列基板及显示装置 |
| US11296074B2 (en) | 2018-07-25 | 2022-04-05 | Boe Technology Group Co., Ltd. | Electrostatic protection circuit and manufacturing method thereof, array substrate and display apparatus |
| WO2020019908A1 (zh) * | 2018-07-25 | 2020-01-30 | 京东方科技集团股份有限公司 | 静电保护电路、阵列基板及显示装置 |
| WO2020042834A1 (zh) * | 2018-08-30 | 2020-03-05 | 京东方科技集团股份有限公司 | 静电放电保护电路、显示面板及显示装置 |
| US11502112B2 (en) | 2018-08-30 | 2022-11-15 | Boe Technology Group Co., Ltd. | Electro-Static Discharge protection circuit, display panel and display device |
| US11837609B2 (en) | 2018-08-30 | 2023-12-05 | Boe Technology Group Co., Ltd. | Electro-static discharge protection circuit, display panel and display device |
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