KR20190094341A - 반도체 장치 및 보호 소자 - Google Patents

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Abstract

본 기술은, 반도체 기판에서의 MOSFET 등에 대한 전기적인 손상을 억제할 수 있도록 하는 반도체 장치 및 보호 소자에 관한 것이다. 본 기술의 제1의 측면인 반도체 장치는, 반도체 기판에 형성된 피보호 소자로서의 MOSFET와, 상기 반도체 기판에 형성된 상기 피보호 소자에 대한 전기적인 손상을 억제하는 보호 소자를 구비하고, 상기 보호 소자는, 상기 반도체 기판과, 상기 반도체 기판의 위에 형성된 1층 이상의 웰 영역과, 상기 웰 영역의 위에 형성된 확산층으로 구성된다. 본 기술은, 예를 들면, CMOS 이미지 센서에 적용할 수 있다.

Description

반도체 장치 및 보호 소자
본 기술은, 반도체 장치 및 보호 소자에 관한 것으로, 특히, 기판상에 형성된 MOSFET(metal-oxide-semiconductor field-effect transistor)에 발생할 수 있는 전기적인 손상을 억제할 수 있도록 한 반도체 장치 및 보호 소자에 관한 것이다.
근래, 반도체 장치의 다기능화에 수반하여 금속막과 절연막을 교대로 적층한 다층 배선 구조가 채용되고 있다. 다층 배선 구조를 형성하기 위해서는, MOSFET가 형성된 반도체 기판상에 플라즈마 CVD(Chemical Vapor Deposition)나 RIE(Reactive Ion Etching) 등의 공정을 반복해서 실행할 필요가 있다.
이들의 공정은 전기적인 극성을 이용하여 퇴적이나 에칭을 행하기 때문에, 그 과정에서 금속막이 대전(帶電)하고, 대전한 금속막과 접속하고 있는 MOSFET의 게이트 절연막에 과대한 전계가 걸림으로써, MOSFET의 게이트 절연막이 파괴되어 버리는 일(이하, 플라즈마 손상이라고 칭한다)이 발생할 수 있는다.
완성된 반도체 장치에 대해, 예를 들면, 인적인 정전기(ESD : electro static discharge)가 인가된 경우에도 MOSFET의 게이트 절연막이 파괴되어 버리는 일(이하, 정전 손상이라고 칭한다)가 발생할 수 있는다.
그래서, 이와 같은 플라즈마 손상이나 정전 손상으로부터 MOSFET를 보호하기 위한 보호 소자로서 보호 다이오드를 형성하는 방법이 알려져 있다(예를 들면, 특허 문헌 1 참조). 보호 다이오드는, 게이트 전압이 인가된 때에 역 바이어스되도록, MOSFET의 게이트 전극과 기판 사이에 형성된다. 따라서 보호 다이오드는, 그 역방향 내압 이상의 전압이 MOSFET의 게이트 전극에 인가되는 것을 억제할 수 있다.
또한, CMOS 프로세스에서는, MOSFET가, MOSFET의 채널 영역과 기판이 절연막으로 분리되어 있는 SOI(silicon on Insulator) 기판에 형성되는 것이 있다. 이 경우, 그 절연막으로서 SOI 기판에 형성된 매입 산화막(이하, BOX(buried Oxide)층이라고도 칭한다)이 매우 얇기(예를 들면, 10 내지 300㎚) 때문에, BOX층도 플라즈마 손상이나 정전 손상을 받아 버리는 일이 있다.
그래서, SOI 기판에서의 MOSFET 및 BOX층을 플라즈마 손상이나 정전 손상으로부터 보호하기 위한 보호 소자로서 보호 다이오드의 구조도 제안되어 있다(예를 들면, 특허 문헌 2 참조).
여기서, MOSFET나 BOX층에 발생할 수 있는 플라즈마 손상이나 정전 손상에 관해 상세히 기술한다.
도 1은, BOX층을 갖는 SOI 기판상에 N형 MOSFET가 형성된 종래의 반도체 장치의 구성의 한 예를 도시하는 단면도를 도시하고 있다.
도 1에 도시된 반도체 장치는, Si로 이루어지는 P형 반도체 기판(PSUB)(10)의 위에 P형 웰 영역(PW)(11)이 형성되고, P형 웰 영역(11)의 위에 BOX층(13)을 통하여 N형 MOSFET(14)가 형성되어 있다.
N형 MOSFET(14)의 드레인, 소스 및 게이트에 각각 접속되는 배선과 P형 웰 영역(11) 사이에는, 보호 소자로 이루어지는 보호 다이오드(21, 22, 23)가 형성된다. 보호 다이오드(21 내지 23)는, N형 확산층(N+)(12)과 P형 웰 영역(11)로 이루어지는 PN 다이오드이다.
특허 문헌 1 : 일본 특개2016-009825호 공보 특허 문헌 2 : 일본 특개2005-347539호 공보
도 2는, 보호 다이오드(21 내지 23)의 전류(IF)-전압(VF) 특성을 도시하고 있다. 동 도면의 횡축은, PN 다이오드를 구성하는 P형 웰 영역(11)을 0V로 한 경우에 있어서의 N형 확산층(12)의 전압을 나타내고 있다. 도 3은, N형 MOSFET(14)의 Vg-Id 특성을 도시하고 있다.
도 2에 도시된 특성은, -0.7V 이상의 순방향 전압을 인가하면 순방향 전류가 흐르는 것을 의미하는데, 도 1에 도시된 구성인 경우, P형 웰 영역(11)에 인가 가능한 전압은, N형 MOSFET(14)의 드레인, 소스 및 게이트에 인가하는 전압에 응하여 제한을 받게 된다. 예를 들면, 게이트에 0V를 인가하고, P형 웰 영역(11)에 1V를 인가한 경우, 보호 다이오드(23)가 순방향 바이어스가 되기 때문에, P형 웰 영역(11)부터 게이트 방향을 향하여, 그 전압에 응한 전류가 흐르게 된다.
또한, N형 MOSFET(14)가 도 3에 도시된 Vg-Id 특성을 갖기 때문에, P형 웰 영역(11)을 0V로 고정한 경우, N형 MOSFET(14)의 동작 상태를 오프 상태로 하려면 게이트에 -1V 이하의 전압을 인가하여 바이어스 상태로 할 필요가 있다. 이 경우, 상기한 바와 마찬가지로, 보호 다이오드(23)가 순방향 바이어스가 되기 때문에, P형 웰 영역(11)부터 게이트 방향으로, 그 전위차에 응한 전류가 흘러 버리게 된다. 이하, 이 문제를 제1의 문제라고 칭한다.
이와 같은 과도한 전류가 흘러 버리면, 기판 바이어스 효과 기술을 사용하여 집적 회로의 저소비 전력화를 도모하는 SOI-CMOS-LSI에서는, 소망하는 회로 특성을 얻을 수가 없게 되어 버린다. 또한, MOSFET의 전류-전압 특성을 평가하는 경우에도 이와 같은 과도한 전류가 흘러 버리면, 디바이스의 전기적 특성을 정확하게 평가할 수가 없다.
도 4는, 도 1에 도시된 구성에 대해 또한 발생할 수 있는 문제를 설명하기 위한 도면이다.
동 도면에 도시되는 바와 같이, N형 MOSFET(14)는, 그 채널 영역(33)과 기판이 절연막(BOX층(13))에 의해 완전히 분리되어 있기 때문에, 예를 들면, 플라즈마 공정에 의해, 게이트에 연결된 금속막으로 이루어지는 배선(41)에 전하가 유기되면, 그 전하는, 보호 다이오드(21 내지 23)밖에 달아날 경로가 없기 때문에, 보호 다이오드(21 내지 23)의 내압 특성에 차분이 발생한 경우는, 게이트 절연막(34)의 신뢰성을 열화시켜 버링 가능성이 있다. 이하, 이 문제를 제2의 문제라고 칭한다.
예를 들면, 게이트에 연결된 배선(41)에서 유기된 전하는, 경로(1)을 통하여 그 전부가 보호 다이오드(23)로부터 기판측으로 달아나 갈 것이 기대된다. 그렇지만, 어떠한 요인으로, 보호 다이오드(23)의 역방향 내압 특성에 비하여, 보호 다이오드(22)의 역방향 내압 특성이 크게 감소한 경우, 게이트에 접속된 배선(41)에서 유기된 전하는, 내압이 낮은 경로(2)를 통하여 기판측으로 달아날 확률이 증가한다. 그 결과, N형 MOSFET(14)의 게이트 절연막(34)에 손상을 주어 버려, 반도체 장치의 고장 확률이 증가하여 버린다.
이와 같은 사태의 발생을 억제하려면, 게이트, 소스 및 드레인의 각각에 접속되어 있는 보호 다이오드(21 내지 23)에 동 등하며, 정부(正負)의 구동 전압 범위에 대해 충분히 큰 내압 특성을 갖게 할 것이 필요해진다.
또한, 도 1에 도시된 반도체 장치의 N형 MOSFET(14)와는 구동 전압의 극성이 반대인 P형 MOSFET를 탑재한 반도체 장치, 즉, 도 5에 도시되는 바와 같이 SOI 기판상에 P형 MOSFET(51)가 형성된 종래의 반도체 장치에서도 같은 문제가 존재한다.
단, 이 경우, 보호 다이오드의 극성을 구성하는 확산층(52) 및 웰 영역(53)에 관해 MOSFET의 극성에 응하여 변경할 필요가 있다.
따라서 예를 들면 가사, MOSFET의 극성과 보호 다이오드의 극성을 틀리게 반도체 장치의 회로를 설계하여 버리면, MOSFET의 구동 상태에서 보호 다이오드에 큰 전류가 흐르게 되어 버려, 최악의 경우, 그 반도체 장치가 동작하지 않는 일이 발생할 수 있다.
본 기술은 이와 같은 상황을 감안하여 이루어진 것으로, 반도체 기판에서의 MOSFET 등에 대한 전기적인 손상을 억제할 수 있도록 하는 것이다.
본 기술의 제1의 측면인 반도체 장치는, 반도체 기판에 형성된 피보호 소자로서의 MOSFET와, 상기 반도체 기판에 형성된 상기 피보호 소자에 대한 전기적인 손상을 억제하는 보호 소자를 구비하고, 상기 보호 소자는, 상기 반도체 기판과, 상기 반도체 기판의 위에 형성된 1층 이상의 웰 영역과, 상기 웰 영역의 위에 형성된 확산층으로 구성된다.
상기 보호 소자는, 상기 반도체 기판과, 상기 반도체 기판과 역도전형(逆導電型)의 상기 웰 영역과, 상기 반도체 기판과 동일 도전형의 상기 확산층으로 구성되도록 할 수 있다.
상기 웰 영역은 플로팅 상태가 되도록 할 수 있다.
상기 보호 소자는, 상기 MOSFET의 드레인층에 접속되어 있는 제1의 보호 소자와, 상기 MOSFET의 게이트 전극에 접속되어 있는 제2의 보호 소자와, 상기 MOSFET의 소스층에 접속되어 있는 제3의 보호 소자로 이루어지도록 할 수 있고, 상기 제1 내지 제3의 보호 소자를 각각 구성하는 상기 확산층은, 서로 분리되어 있도록 할 수 있다.
상기 제2의 보호 소자를 구성하는 상기 웰 영역은, 상기 제1의 보호 소자를 구성하는 상기 웰 영역, 또는 상기 제3의 보호 소자를 구성하는 상기 웰 영역의 적어도 일방과 공통화되어 있도록 할 수 있다.
상기 제1 내지 제3의 보호 소자를 각각 구성하는 상기 웰 영역은, 서로 분리되어 있도록 할 수 있다.
상기 제1 내지 제3의 보호 소자 중, 상기 제1의 보호 소자 또는 상기 제3의 보호 소자가 생략되어 있도록 할 수 있다.
상기 보호 소자는, 상기 반도체 기판과, 상기 반도체 기판의 위에 형성되고, 상기 반도체 기판과 역도전형의 제1의 웰 영역과, 상기 제1의 웰 영역의 위에 형성되고, 상기 반도체 기판과 동일 도전형의 제2의 웰 영역과, 상기 반도체 기판과 역도전형의 상기 확산층으로 구성되도록 할 수 있다.
상기 제2의 웰 영역은 플로팅 상태가 되도록 할 수 있다.
상기 제1의 웰 영역은 플로팅 상태가 되도록 할 수 있다.
상기 제1의 웰 영역은 전위 고정 상태가 되도록 할 수 있다.
상기 보호 소자는, 상기 MOSFET의 드레인층에 접속되어 있는 제1의 보호 소자와, 상기 MOSFET의 게이트 전극에 접속되어 있는 제2의 보호 소자와, 상기 MOSFET의 소스층에 접속되어 있는 제3의 보호 소자로 이루어지도록 할 수 있고, 상기 제1 내지 제3의 보호 소자를 각각 구성하는 상기 확산층은, 서로 분리되어 있도록 할 수 있다.
상기 제2의 보호 소자를 구성하는 상기 제2의 웰 영역은, 상기 제1의 보호 소자를 구성하는 상기 제2의 웰 영역, 또는 상기 제3의 보호 소자를 구성하는 상기 제2의 웰 영역의 적어도 일방과 공통화되어 있도록 할 수 있다.
상기 제1 내지 제3의 보호 소자를 각각 구성하는 상기 제2의 웰 영역은, 서로 분리되어 있도록 할 수 있다.
상기 제1 내지 제3의 보호 소자를 각각 구성하는 상기 제1의 웰 영역은, 공통화되어 있도록 할 수 있다.
상기 제1 내지 제3의 보호 소자를 각각 구성하는 상기 제1의 웰 영역은, 서로 분리되어 있도록 할 수 있다.
상기 제1 내지 제3의 보호 소자 중, 상기 제1의 보호 소자 또는 상기 제3의 보호 소자가 생략되어 있도록 할 수 있다.
본 기술의 제1의 측면인 반도체 장치는, 상기 MOSFET의 아래에 형성되어 있는 매입 절연층을 또한 구비할 수 있다.
본 기술의 제2의 측면인 반도체 장치는, 반도체 기판에 형성된 피보호 소자에 대한 전기적인 손상을 억제하는 보호 소자에 있어서, 상기 반도체 기판과, 상기 반도체 기판의 위에 형성되고, 상기 반도체 기판과 역도전형의 상기 웰 영역과, 상기 웰 영역의 위에 형성되고, 상기 반도체 기판과 동일 도전형의 상기 확산층으로 구성된다.
본 기술의 제3의 측면인 반도체 장치는, 반도체 기판에 형성된 피보호 소자에 대한 전기적인 손상을 억제하는 보호 소자에 있어서, 상기 반도체 기판과, 상기 반도체 기판의 위에 형성되고, 상기 반도체 기판과 역도전형의 제1의 웰 영역과, 상기 제1의 웰 영역의 위에 형성되고, 상기 반도체 기판과 동일 도전형의 제2의 웰 영역과, 상기 제2의 웰 영역의 위에 형성되고, 상기 반도체 기판과 역도전형의 상기 확산층으로 구성된다.
본 기술의 제1 내지 제3의 측면에 의하면, 반도체 기판에 형성된 피보호 소자에 대한 전기적인 손상을 억제할 수 있다.
도 1은 SOI 기판상에 N형 MOSFET가 형성된 종래의 반도체 장치의 구성의 한 예를 도시하는 단면도.
도 2는 도 1에 도시된 보호 소자의 전류-전압 특성을 도시하는 도면.
도 3은 도 1에 도시된 N형 MOSFET의 Vg-Id 특성을 도시하는 도면.
도 4는 도 1에 도시된 구성에 대해 또한 발생할 수 있는 문제를 설명하기 위한 도면.
도 5는 SOI 기판상에 P형 MOSFET가 형성된 종래의 반도체 장치의 구성의 한 예를 도시하는 단면도.
도 6은 본 기술을 적용한 반도체 장치의 제1의 구성례를 도시하는 단면도.
도 7은 도 6에 도시된 보호 소자의 전류-전압 특성을 도시하는 도면.
도 8은 도 6에 도시된 제1의 구성례의 제1의 변형례를 도시하는 단면도.
도 9는 도 6에 도시된 제1의 구성례의 제2의 변형례를 도시하는 단면도.
도 10은 도 6에 도시된 제1의 구성례의 제3의 변형례를 도시하는 단면도.
도 11은 도 6에 도시된 제1의 구성례의 제4의 변형례를 도시하는 단면도.
도 12는 도 6에 도시된 제1의 구성례의 제5의 변형례를 도시하는 단면도.
도 13은 도 6에 도시된 제1의 구성례의 제6의 변형례를 도시하는 단면도.
도 14는 도 6에 도시된 제1의 구성례의 제7의 변형례를 도시하는 단면도.
도 15는 도 6에 도시된 제1의 구성례의 제8의 변형례를 도시하는 단면도.
도 16은 본 기술을 적용한 반도체 장치의 제2의 구성례를 도시하는 단면도.
도 17은 도 16에 도시된 보호 소자의 전류-전압 특성을 도시하는 도면.
도 18은 도 16에 도시된 제2의 구성례의 제1의 변형례를 도시하는 단면도.
도 19는 도 16에 도시된 제2의 구성례의 제2의 변형례를 도시하는 단면도.
도 20은 도 16에 도시된 제2의 구성례의 제3의 변형례를 도시하는 단면도.
도 21은 도 16에 도시된 제2의 구성례의 제4의 변형례를 도시하는 단면도.
도 22는 도 16에 도시된 제2의 구성례의 제5의 변형례를 도시하는 단면도.
도 23은 도 16에 도시된 제2의 구성례의 제6의 변형례를 도시하는 단면도.
도 24는 도 16에 도시된 제2의 구성례의 제7의 변형례를 도시하는 단면도.
도 25는 본 기술을 적용한 반도체 장치의 제3의 구성례를 도시하는 단면도.
도 26은 본 기술을 적용한 반도체 장치의 제4의 구성례를 도시하는 단면도.
도 27은 본 기술을 적용한 반도체 장치의 제5의 구성례를 도시하는 단면도.
도 28은 본 기술을 적용한 반도체 장치의 제6의 구성례를 도시하는 단면도.
도 29는 본 기술을 적용한 반도체 장치의 제7의 구성례를 도시하는 단면도.
도 30은 본 기술을 적용한 반도체 장치의 제8의 구성례를 도시하는 단면도.
도 31은 본 기술을 적용한 반도체 장치의 제9의 구성례를 도시하는 단면도.
이하, 본 기술을 실시하기 위한 최선의 형태(이하, 실시의 형태라고 칭한다)에 관해, 도면을 참조하면서 상세히 설명한다.
<제1의 실시의 형태>
도 6은, 본 기술의 제1의 실시의 형태인 반도체 장치의 구성례(제1의 구성례)를 도시하는 단면도이다.
그 제1의 구성례는, Si로 이루어지는 P형 반도체 기판(10)과, P형 반도체 기판(10)상의 P형 웰 영역(11)의 위에 마련된 BOX층(13)과, BOX층(13)상에 형성된 N형 MOSFET(14)를 갖는다.
N형 MOSFET(14)는, N형 확산층(N+)으로 이루어지는 소스층(31) 및 드레인층(32)을 가지며, 소스층(31)과 드레인층(32) 사이에는 채널층(33)가 형성되어 있다. 채널층(33)상에는, 게이트 절연막(34)을 통하여 게이트 전극(35)이 마련되어 있다.
소스층(31), 드레인층(32) 및 게이트 전극(35)상에는, 리사이드층과 콘택트 플러그가 마련되어 있다. 콘택트 플러그는 층간 절연막으로 전기적으로 분리되어 있다. 각 콘택트 플러그는, 금속막으로 이루어지는 배선층(모두 부도시)과 전기적으로 접속되어 있다.
드레인층(32), 게이트 전극(35) 및 소스층(31)에는, 각각 보호 소자(71 내지 73)가 접속되어 있다. 보호 소자(71 내지 73)는, P형 반도체 기판(10)과 동일 도전형(지금의 경우, P형)의 P형 확산층(P+)(61)과, P형 반도체 기판(10)과 역도전형(지금의 경우, N형)으로서 전위가 고정되지 않은 플로팅 상태의 N형 웰 영역(62)과, P형 반도체 기판(10)으로 구성되어 있다.
P형 확산층(61)은 P형 반도체 기판(10)의 표면 영역에 형성된다. N형 웰 영역(62)은, P형 확산층(61)을 둘러싸도록 형성된다. 보호 소자(71 내지 73)를 구성하는 N형 웰 영역(62)은 공통화되어 있다.
도 7은, 보호 소자(71 내지 73)를 구성하는 P형 확산층(61)과 P형 반도체 기판(10) 사이의 전류(IF)-전압(VF) 특성을 도시하고 있다.
동 도면에 도시되는 바와 같이, 보호 소자(71 내지 73)는, 정 및 부의 양쪽의 전위차에 대해, 5V 이상의 내압 특성을 갖는다. 따라서 제조 도중이나 제조 후의 그 반도체 장치에 대해, 플라즈마나 정전기 등에 의해 게이트 등에 접속되어 있는 배선을 통하여 N형 MOSFET(14)에 과대한 전압이 인가된 경우에는, 보호 소자(71 내지 73)가 게이트 절연막(34)이나 BOX층(13)보다도 먼저 파괴됨에 의해, 배선측부터의 전하를 파괴된 보호 소자(71 내지 73)를 통하여 P형 반도체 기판(10)에 배출할 수 있다. 따라서, 게이트 절연막(34)이나 BOX층(13)을 보호할 수 있다.
또한, 보호 소자(71 내지 73)가, 정 및 부의 양쪽의 전위차에 대해, 5V 이상의 내압 특성을 가짐에 의해, 상술한 제1의 문제의 발생을 억제할 수 있다. 즉, P형 웰 영역(11)을 0V로 하여 게이트 전극(35)을 1V 이상의 부바이어스로 하여도, P형 웰 영역(11)부터 게이트 방향으로 큰 전류가 흘러 버리는 것을 억제할 수 있다. 따라서, 도 1에 도시된 종래의 구성에 대해, P형 웰 영역(11)의 전위, 게이트 전위, 드레인 전위 및 소스 전위의 인가 가능한 조합의 범위를 대폭적으로 늘리는 것이 가능해진다.
또한, 보호 소자(71 내지 73)를 구성하는 N형 웰 영역(62)이 공통화되어 있음에 의해, 예를 들면, N형 웰 영역(62)에 전위 변동이 발생하여도, 보호 소자(71 내지 73) 사이에서 내압 특성에 차가 발생하는 것을 억제할 수 있다. 따라서 상술한 제2의 문제의 발생을 억제할 수 있다.
즉, 어떠한 원인에 의해 게이트에 연결된 배선에서 전하가 유기된 경우, 그 전하가 게이트 전극(35)부터 게이트 절연막(34) 및 소스층(31)을 통하여 보호 소자(73)에 흐르거나, 게이트 전극(35)부터 게이트 절연막(34) 및 드레인층(32)을 통하여 보호 소자(71)에 흐르거나 하는 것이 억제되기 때문에, 게이트 절연막(34)이 손상을 받는 확률을 저감할 수 있기 때문에, 반도체 장치의 신뢰성을 향상시킬 수 있다.
<제1의 실시의 형태의 제1의 변형례>
도 8은, 도 6에 도시된 제1의 구성례의 제1의 변형례를 도시하고 있다. 이 제1의 변형례는, 도 6에 도시된 제1의 구성례에서의 N형 MOSFET(14) 및 BOX층(13)의 하방의 P형 웰 영역(11)을, N형 웰 영역(63)으로 치환한 것이다. 단, N형 웰 영역(63)과 N형 웰 영역(62)을 전기적으로 분리하기 위해, 양자의 사이에 P형 웰 영역(64)이 형성되어 있다.
이 제1의 변형례에 관해서도, 제1의 구성례와 같은 작용, 효과를 얻을 수 있다.
<제1의 실시의 형태의 제2의 변형례>
도 9는, 도 6에 도시된 제1의 구성례의 제2의 변형례를 도시하고 있다. 이 제2의 변형례는, 도 8에 도시된 제2의 변형례에서의 N형 MOSFET(14)를, P형 MOSFET(51)로 치환한 것이고, 기타의 구성에 관해서는 동일하다. 즉, MOSFET의 극성을 N형으로부터 P형으로 변경하여도, 보호 소자(71 내지 73)의 극성은 변경하는 일 없이, 그대로 같은 것이 사용되고 있다.
그 제2의 변형례에 관해서도, 제1의 구성례와 같은 작용, 효과를 얻을 수 있다.
<제1의 실시의 형태의 제3의 변형례>
도 10은, 도 6에 도시된 제1의 구성례의 제3의 변형례를 도시하고 있다. 그 제3의 변형례는, 도 6에 도시된 제1의 구성례에서의 N형 MOSFET(14)를, P형 MOSFET(51)로 치환한 것이고, 기타의 구성에 관해서는 동일하다. 즉, MOSFET의 극성을 N형으로부터 P형으로 변경하여도, 보호 소자(71 내지 73)의 극성은 변경하는 일 없이, 그대로 같은 것이 사용되고 있다.
그 제3의 변형례에 관해서도, 제1의 구성례와 같은 작용, 효과를 얻을 수 있다.
<제1의 실시의 형태의 제4의 변형례>
도 11은, 도 6에 도시된 제1의 구성례의 제4의 변형례를 도시하고 있다. 도 6에 도시된 제1의 구성례에서는, 보호 소자(71 내지 73)를 구성하는 N형 웰 영역(62)이 공통화되어 있다. 이에 대해, 그 제4의 변형례에서는, 보호 소자(72 및 73)를 구성하는 N형 웰 영역(62)이 공통화되고, 보호 소자(71)를 구성하는 N형 웰 영역(62)과 P형 웰 영역(64)에 의해 분리되어 있는 것이 변경 개소이다.
그 제4의 변형례에 관해서도, 제1의 구성례와 같은 작용, 효과를 얻을 수 있다.
<제1의 실시의 형태의 제5의 변형례>
도 12는, 도 6에 도시된 제1의 구성례의 제5의 변형례를 도시하고 있다. 도 6에 도시된 제1의 구성례에서는, 보호 소자(71 내지 73)를 구성하는 N형 웰 영역(62)이 공통화되어 있다. 이에 대해, 그 제5의 변형례에서는, 보호 소자(71 및 72)를 구성하는 N형 웰 영역(62)이 공통화되고, 보호 소자(73)를 구성하는 N형 웰 영역(62)과 P형 웰 영역(64)에 의해 분리되어 있는 것이 변경 개소이다.
그 제5의 변형례에 관해서도, 제1의 구성례와 같은 작용, 효과를 얻을 수 있다.
<제1의 실시의 형태의 제6의 변형례>
도 13은, 도 6에 도시된 제1의 구성례의 제6의 변형례를 도시하고 있다. 그 제6의 변형례는, 도 6에 도시된 제1의 구성례로부터 보호 소자(71)를 생략한 것이다. 즉, 제6의 변형례는, 게이트에 접속된 보호 소자(72)와 소스에 접속된 보호 소자(73)가 공통화된 N형 웰 영역(62)을 이용하여 형성되어 있다.
그 제6의 변형례에 관해서도, 제1의 구성례와 같은 작용, 효과를 얻을 수 있다.
<제1의 실시의 형태의 제7의 변형례>
도 14는, 도 6에 도시된 제1의 구성례의 제7의 변형례를 도시하고 있다. 그 제7의 변형례는, 도 6에 도시된 제1의 구성례로부터 보호 소자(73)를 생략한 것이다. 즉, 제7의 변형례는, 드레인에 접속된 보호 소자(71)와 게이트에 접속된 보호 소자(72)가 공통화된N형 웰 영역(62)을 이용하여 형성되어 있다.
그 제7의 변형례에 관해서도, 제1의 구성례와 같은 작용, 효과를 얻을 수 있다.
<제1의 실시의 형태의 제8의 변형례>
도 15는, 도 6에 도시된 제1의 구성례의 제8의 변형례를 도시하고 있다. 도 6에 도시된 제1의 구성례에서는, 보호 소자(71 내지 73)를 구성하는 N형 웰 영역(62)이 공통화되어 있다. 이에 대해, 그 제8의 변형례에서는, 보호 소자(71 내지 73)를 구성하는 N형 웰 영역(62)이 P형 웰 영역(64)에 의해 3분리되어 있는 것이 변경 개소이다.
그 제8의 변형 예의 경우, 상술한 제1의 문제의 발생을 억제할 수 있다.
<제2의 실시의 형태>
다음에, 도 16은, 본 기술의 제2의 실시의 형태인 반도체 장치의 구성례(제2의 구성례)를 도시하는 단면도이다.
그 제2의 구성례는, Si로 이루어지는 P형 반도체 기판(10)과, P형 반도체 기판(10)상의 P형 웰 영역(11)의 위에 마련된 BOX층(13)과, BOX층(13)상에 형성된 N형 MOSFET(14)를 갖는다. 또한, 제1의 구성례와 공통되는 구성 요소에 관해서는 동일한 부호를 붙이고 있기 때문에, 그 설명은 적절히 생략한다.
N형 MOSFET(14)의 드레인층(32), 게이트 전극(35) 및 소스층(31)에는, 각각 보호 소자(101 내지 103)가 접속되어 있다. 보호 소자(101 내지 103)는, P형 반도체 기판(10)과 역도전형(지금의 경우, N형)의 N형 확산층(91)과, P형 반도체 기판(10)과 동일 도전형(지금의 경우, P형)이고 전위가 고정되지 않은 플로팅 상태의 P형 웰 영역(92)과, P형 반도체 기판(10)과 역도전형(지금의 경우, N형)의 N형 딥웰 영역(DNW)(93)으로 구성되어 있다.
N형 확산층(91)은 P형 반도체 기판(10)의 표면 영역에 형성된다. P형 웰 영역(92)은, N형 확산층(91)을 둘러싸도록 형성된다. 보호 소자(101 내지 103)를 구성하는 P형 웰 영역(92)은 공통화되어 있다. 또한, 보호 소자(101 내지 103)를 구성하는 P형 웰 영역(92)과, BOX층(13) 아래의 P형 웰 영역(11)을 전기적으로 분리하기 위해, 양자의 사이에는 N형 웰 영역(94)이 형성되어 있다.
N형 딥웰 영역(93)은, N형 확산층(91)에 비교하여 N형 불순물의 농도가 높은 영역이고, 전위가 고정되지 않은 플로팅 상태라도 좋고, 전위가 고정되어 있는 상태라도 좋다. 보호 소자(101 내지 103)를 구성하는 N형 딥웰 영역(93)은 공통화되어 있다.
도 17은, 보호 소자(101 내지 103)를 구성하는 N형 확산층(91)과 P형 반도체 기판(10) 사이의 전류(IF)-전압(VF)특성을 도시하고 있다. 또한, 동 도면에서의 실선은 N형 딥웰 영역(93)을 플로팅 상태에 한 경우, 파선은 N형 딥웰 영역(93)을 P형 반도체 기판(10)과 동전위로 고정한 경우를 각각 나타내고 있다.
동 도면에 도시되는 바와 같이, 보호 소자(101 내지 103)는, N형 딥웰 영역(93)의 상태에 관계없이, 정 및 부의 양쪽의 전위차에 대해, 5V 이상의 내압 특성을 갖는다.
따라서 그 제2의 구성례도, 제1의 구성례와 같은 작용, 효과를 얻을 수 있다.
<제2의 실시의 형태의 제1의 변형례>
도 18은, 도 16에 도시된 제2의 구성례의 제1의 변형례를 도시하고 있다. 그 제1의 변형례는, 도 16에 도시된 제1의 구성례에서의 N형 MOSFET(14) 및 BOX층(13)의 하방의 P형 웰 영역(11)을, N형 웰 영역(63)으로 치환하고, 또한, 보호 소자(101 내지 103)를 구성하는 P형 웰 영역(92)을 둘러싸는 N형 웰 영역(94)과 전기적으로 분리하기 위해, 양자의 사이에 P형 웰 영역(95)을 추가한 것이다.
그 제1의 변형례에 관해서도, 제2의 구성례와 같은 작용, 효과를 얻을 수 있다.
<제2의 실시의 형태의 제2의 변형례>
도 19는, 도 16에 도시된 제2의 구성례의 제2의 변형례를 도시하고 있다. 도 16에 도시된 제2의 구성례에서는 보호 소자(101 내지 103)를 구성하는 P형 웰 영역(92)이 공통화되어 있다. 그 제2의 변형례는, 보호 소자(101 내지 103) 각각에 대응하는 P형 웰 영역(92)의 사이에 N형 웰 영역(94)을 추가하여, 보호 소자(101 내지 103) 각각에 대응하는 P형 웰 영역(92)을 전기적으로 분리한 것이다. 또한, 보호 소자(101 내지 103)를 구성하는 N형 딥웰 영역(93)에 관해서는 공통화된 채로 한다.
그 제2의 변형례에 관해서도, 제2의 구성례와 같은 작용, 효과를 얻을 수 있다.
<제2의 실시의 형태의 제3의 변형례>
도 20은, 도 16에 도시된 제2의 구성례의 제3의 변형례를 도시하고 있다. 도 16에 도시된 제2의 구성례에서는 보호 소자(101 내지 103)를 구성하는 P형 웰 영역(92)이 공통화되어 있다. 그 제3의 변형례는, 보호 소자(101)를 구성하는 P형 웰 영역(92)과, 보호 소자(102 및 103)를 구성하는 P형 웰 영역(92) 사이에 N형 웰 영역(94)을 추가하여, 보호 소자(101)에 대응하는 P형 웰 영역(92)과, 보호 소자(102 및 103)에 대응하는 P형 웰 영역(92)을 전기적으로 분리한 것이다. 또한, 보호 소자(101 내지 103)를 구성하는 N형 딥웰 영역(93)에 관해서는 공통화된 채로 한다.
그 제3의 변형례에 관해서도, 제2의 구성례와 같은 작용, 효과를 얻을 수 있다.
<제2의 실시의 형태의 제4의 변형례>
도 21은, 도 16에 도시된 제2의 구성례의 제4의 변형례를 도시하고 있다. 도 16에 도시된 제2의 구성례에서는 보호 소자(101 내지 103)를 구성하는 P형 웰 영역(92)이 공통화되어 있다. 그 제4의 변형례는, 보호 소자(101 및 102)를 구성하는 P형 웰 영역(92)과, 보호 소자(103)를 구성하는 P형 웰 영역(92) 사이에 N형 웰 영역(94)을 추가하여, 보호 소자(101 및 102)에 대응하는 P형 웰 영역(92)과, 보호 소자(103)에 대응하는 P형 웰 영역(92)을 전기적으로 분리한 것이다. 또한, 보호 소자(101 내지 103)를 구성하는 N형 딥웰 영역(93)에 관해서는 공통화된 채로 한다.
그 제4의 변형례에 관해서도, 제2의 구성례와 같은 작용, 효과를 얻을 수 있다.
<제2의 실시의 형태의 제5의 변형례>
도 22는, 도 16에 도시된 제2의 구성례의 제5의 변형례를 도시하고 있다. 그 제5의 변형례는, 도 16에 도시된 제2의 구성례로부터 보호 소자(101)를 생략한 것이다.
그 제5의 변형례에 관해서도, 제2의 구성례와 같은 작용, 효과를 얻을 수 있다.
<제2의 실시의 형태의 제6의 변형례>
도 23은, 도 16에 도시된 제2의 구성례의 제6의 변형례를 도시하고 있다. 그 제6의 변형례는, 도 16에 도시된 제2의 구성례로부터 보호 소자(103)를 생략한 것이다.
그 제6의 변형례에 관해서도, 제2의 구성례와 같은 작용, 효과를 얻을 수 있다.
<제2의 실시의 형태의 제7의 변형례>
도 24는, 도 16에 도시된 제2의 구성례의 제7의 변형례를 도시하고 있다. 도 16에 도시된 제2의 구성례에서는 보호 소자(101 내지 103)를 구성하는 P형 웰 영역(92)과 N형 딥웰 영역(93)이 각각 공통화되어 있다. 그 제7의 변형례는, 보호 소자(101 내지 103) 각각에 대응하는 P형 웰 영역(92)의 사이에 N형 웰 영역(94)을 형성함과 함께, 보호 소자(101 내지 103) 각각에 대응하는 N형 딥웰 영역(93)도 분리하여 형성한 것이다.
그 제7의 변형례에 관해서도, 제2의 구성례와 같은 작용, 효과를 얻을 수 있다.
<제3의 실시의 형태>
다음에, 도 25는, 본 기술의 제3의 실시의 형태인 반도체 장치의 구성례(제3의 구성례)를 도시하는 단면도이다.
그 제3의 구성례는, Si로 이루어지는 N혈 반도체 기판(NSUB)(111)과, N형 반도체 기판(111)상의 P형 웰 영역(11)의 위에 마련된 BOX층(13)과, BOX층(13)상에 형성된 N형 MOSFET(14)를 갖는다.
N형 MOSFET(14)의 드레인층(32), 게이트 전극(35) 및 소스층(31)에는, 각각 보호 소자(121 내지 123)가 접속되어 있다. 보호 소자(121 내지 123)는, N형 반도체 기판(111)과 동일 도전형(지금의 경우, N형)의 N형 확산층(112)과, N형 반도체 기판(111)과 역도전형(지금의 경우, P형)이고 전위가 고정되지 않은 플로팅 상태의 P형 웰 영역(113)과, N형 반도체 기판(111)으로 구성되어 있다.
N형 확산층(112)은 N형 반도체 기판(111)의 표면 영역에 형성된다. P형 웰 영역(113)은, N형 확산층(112)을 둘러싸도록 형성된다. 보호 소자(121 내지 123)를 구성하는 P형 웰 영역(113)은 공통화되어 있다.
단, BOX층(13)의 하방의 P형 웰 영역(11)과, 보호 소자(121 내지 123)를 구성하는 P형 웰 영역(113)을 전기적으로 분리하기 위해, 양자의 사이에 N형 웰 영역(114)이 형성되어 있다.
그 제3의 구성례에 관해서도, 제1의 구성례와 같은 작용, 효과를 얻을 수 있다.
<제4의 실시의 형태>
다음에, 도 26은, 본 기술의 제4의 실시의 형태인 반도체 장치의 구성례(제4의 구성례)를 도시하는 단면도이다.
그 제4의 구성례는, Si로 이루어지는 N형 반도체 기판(111)과, N형 반도체 기판(111)상의 P형 웰 영역(11)의 위에 마련된 BOX층(13)과, BOX층(13)상에 형성된 N형 MOSFET(14)를 갖는다. 또한, 제1의 구성례와 공통되는 구성 요소에 관해서는 동일한 부호를 붙이고 있기 때문에, 그 설명은 적절히 생략한다.
N형 MOSFET(14)의 드레인층(32), 게이트 전극(35) 및 소스층(31)에는, 각각 보호 소자(141 내지 143)가 접속되어 있다. 보호 소자(141 내지 143)는, N형 반도체 기판(111)과 역도전형(지금의 경우, P형)의 P형 확산층(131)과, N형 반도체 기판(111)과 동일 도전형(지금의 경우, N형)이고 전위가 고정되지 않은 플로팅 상태의 N형 웰 영역(132)과, N형 반도체 기판(111)과 역도전형(지금의 경우, P형)의 P형 딥웰 영역(DPW)(133)으로 구성되어 있다.
P형 확산층(131)은 N형 반도체 기판(111)의 표면 영역에 형성된다. N형 웰 영역(132)은, P형 확산층(131)을 둘러싸도록 형성된다. 보호 소자(141 내지 143)를 구성하는 N형 웰 영역(132)은 공통화되어 있다. 또한, N형 웰 영역(132)을 둘러싸도록, P형 웰 영역(134)이 형성된다. P형 웰 영역(134)과, BOX층(13) 아래의 P형 웰 영역(11)을 전기적으로 분리하기 위해, 양자의 사이에는 N형 웰 영역(135)이 형성되어 있다.
P형 딥웰 영역(133)은, P형 확산층(131)에 비교하여 P형 불순물의 농도가 높은 영역이고, 전위가 고정되지 않은 플로팅 상태라도 좋고, 전위가 고정되어 있는 상태라도 좋다. 보호 소자(141 내지 143)를 구성하는 N형 딥웰 영역(93)은 공통화되어 있다.
보호 소자(141 내지 143)를 구성하는 P형 확산층(131)과 N형 반도체 기판(11) 사이의 전류-전압 특성은, 제2의 구성례와 마찬가지이다.
따라서 그 제4의 구성례도, 제1의 구성례와 같은 작용, 효과를 얻을 수 있다.
<제5의 실시의 형태>
다음에, 도 27은, 본 기술의 제5의 실시의 형태인 반도체 장치의 구성례(제5의 구성례)를 도시하는 단면도이다.
그 제5의 구성례는, 도 6에 도시된 제1의 구성례로부터 BOX층(13)을 생략한 것이다. 즉, 그 제5의 구성례에서의 N형 MOSFET(14)는, P형 반도체 기판(10)상의 P형 웰 영역(11)의 위에 직접 형성된 Bulk 구조를 갖는다.
그 제5의 구성례도, 제1의 구성례와 같은 작용, 효과를 얻을 수 있다.
<제6의 실시의 형태>
다음에, 도 28은, 본 기술의 제6의 실시의 형태인 반도체 장치의 구성례(제6의 구성례)를 도시하는 단면도이다.
그 제6의 구성례는, 도 16에 도시된 제2의 구성례로부터 BOX층(13)을 생략한 것이다. 즉, 그 제6의 구성례에서의 N형 MOSFET(14)는, P형 반도체 기판(10)상의 P형 웰 영역(11)의 위에 직접 형성된 Bulk 구조를 갖는다.
그 제6의 구성례도, 제1의 구성례와 같은 작용, 효과를 얻을 수 있다.
<제7의 실시의 형태>
다음에, 도 29는, 본 기술의 제7의 실시의 형태인 반도체 장치의 구성례(제7의 구성례)를 도시하는 단면도이다.
그 제7의 구성례는, 도 8에 도시된 제1의 구성례의 제1의 변형례에서의 N형 MOSFET(14)를 P형 MOSFET(51)로 치환한 것이다.
그 제7의 구성례도, 제1의 구성례와 같은 작용, 효과를 얻을 수 있다.
<제8의 실시의 형태>
다음에, 도 30은, 본 기술의 제8의 실시의 형태인 반도체 장치의 구성례(제8의 구성례)를 도시하는 단면도이다.
그 제8의 구성례는, 도 18에 도시된 제2의 구성례의 제1의 변형례에서의 N형 MOSFET(14)를 P형 MOSFET(51)로 치환한 것이다.
그 제8의 구성례도, 제1의 구성례와 같은 작용, 효과를 얻을 수 있다.
<제9의 실시의 형태>
다음에, 도 31은, 본 기술의 제9의 실시의 형태인 반도체 장치의 구성례(제9의 구성례)를 도시하는 단면도이다.
그 제9의 구성례는, 도 6에 도시된 제1의 구성례에서의 BOX층(13) 아래의 P형 웰 영역(11)을 둘러싸도록, P형 반도체 기판(10)과 P형 웰 영역(11) 사이에 N형 딥웰 영역(151)을 형성함과 함께, P형 웰 영역(11)의 횡방향으로 N형 웰 영역(152)을 형성한 것이다. 또한, N형 웰 영역(152)과 N형 웰 영역(62)을 분리하기 위해, 양자 사이에는 P형 웰 영역(153)이 형성되어 있다.
그 제9의 구성례도, 제1의 구성례와 같은 작용, 효과를 얻을 수 있다.
<본 실시의 형태의 적용례>
상술한 제1 내지 제9의 구성례 및 이들의 변형례(이하, 일괄하여 본 실시의 형태라고 칭한다)에 관해서는, 전자 기판상에 MOSFET가 탑재되어 있는 다양한 종류의 전자 기기에 적용할 수 있다. 구체적으로는, CMOS 이미지 센서, 서버용 CPU, PC용 CPU, 게임기용 CPU, 모바일 기기, 계측 기기, AV 기기, 통신 기기, 각종 가전 제품 등에 적용할 수 있다.
예를 들면, CMOS 이미지 센서에서는, 화소 어레이로부터 출력되는 아날로그의 전압 신호를 AD 변환하는 ADC의 콤퍼레이터에 적용할 수 있다.
또한, 본 실시의 형태를 전자 기기에 적용하는 경우, 상술한 제1 내지 제9의 구성례 및 이들의 변형례를 적절히 조합시켜서 적용하여도 좋다.
본 기술의 실시의 형태는, 상술한 실시의 형태로 한정되는 것이 아니고, 본 기술의 요지를 일탈하지 않는 범위에서 여러 가지의 변경이 가능하다.
본 기술은 이하와 같은 구성도 취할 수 있다.
(1) 반도체 기판에 형성된 피보호 소자로서의 MOSFET와,
상기 반도체 기판에 형성된 상기 피보호 소자에 대한 전기적인 손상을 억제하는 보호 소자를 구비하고,
상기 보호 소자는,
상기 반도체 기판과,
상기 반도체 기판의 위에 형성된 1층 이상의 웰 영역과,
상기 웰 영역의 위에 형성된 확산층으로 구성되는 반도체 장치.
(2) 상기 보호 소자는,
상기 반도체 기판과,
상기 반도체 기판과 역도전형의 상기 웰 영역과,
상기 반도체 기판과 동일 도전형의 상기 확산층으로 구성되는 상기 (1)에 기재된 반도체 장치.
(3) 상기 웰 영역은 플로팅 상태인 상기 (1) 또는 (2)에 기재된 반도체 장치.
(4) 상기 보호 소자는,
상기 MOSFET의 드레인층에 접속되어 있는 제1의 보호 소자와,
상기 MOSFET의 게이트 전극에 접속되어 있는 제2의 보호 소자와,
상기 MOSFET의 소스층에 접속되어 있는 제3의 보호 소자로 이루어지고,
상기 제1 내지 제3의 보호 소자를 각각 구성하는 상기 확산층은, 서로 분리되어 있는 상기 (1)부터 (3)의 어느 하나에 기재된 반도체 장치.
(5) 상기 제2의 보호 소자를 구성하는 상기 웰 영역은, 상기 제1의 보호 소자를 구성하는 상기 웰 영역, 또는 상기 제3의 보호 소자를 구성하는 상기 웰 영역의 적어도 일방과 공통화되어 있는 상기 (4)에 기재된 반도체 장치.
(6) 상기 제1 내지 제3의 보호 소자를 각각 구성하는 상기 웰 영역은, 서로 분리되어 있는 상기 (4)에 기재된 반도체 장치.
(7) 상기 제1 내지 제3의 보호 소자 중, 상기 제1의 보호 소자 또는 상기 제3의 보호 소자가 생략되어 있는 상기 (4)부터 (6)의 어느 하나에 기재된 반도체 장치.
(8) 상기 보호 소자는,
상기 반도체 기판과,
상기 반도체 기판의 위에 형성되고, 상기 반도체 기판과 역도전형의 제1의 웰 영역과,
상기 제1의 웰 영역의 위에 형성되고, 상기 반도체 기판과 동일 도전형의 제2의 웰 영역과,
상기 반도체 기판과 역도전형의 상기 확산층으로 구성되는 상기 (1)에 기재된 반도체 장치.
(9) 상기 제2의 웰 영역은 플로팅 상태인 상기 (8)에 기재된 반도체 장치.
(10) 상기 제1의 웰 영역은 플로팅 상태인 상기 (8) 또는 (9)에 기재된 반도체 장치.
(11) 상기 제1의 웰 영역은 전위 고정 상태인 상기 (8) 또는 (9)에 기재된 반도체 장치.
(12) 상기 보호 소자는,
상기 MOSFET의 드레인층에 접속되어 있는 제1의 보호 소자와,
상기 MOSFET의 게이트 전극에 접속되어 있는 제2의 보호 소자와,
상기 MOSFET의 소스층에 접속되어 있는 제3의 보호 소자로 이루어지고,
상기 제1 내지 제3의 보호 소자를 각각 구성하는 상기 확산층은, 서로 분리되어 있는 상기 (8)부터 (11)의 어느 하나에 기재된 반도체 장치.
(13) 상기 제2의 보호 소자를 구성하는 상기 제2의 웰 영역은, 상기 제1의 보호 소자를 구성하는 상기 제2의 웰 영역, 또는 상기 제3의 보호 소자를 구성하는 상기 제2의 웰 영역의 적어도 일방과 공통화되어 있는 상기 (8)에 기재된 반도체 장치.
(14) 상기 제1 내지 제3의 보호 소자를 각각 구성하는 상기 제2의 웰 영역은, 서로 분리되어 있는 상기 (8)에 기재된 반도체 장치.
(15) 상기 제1 내지 제3의 보호 소자를 각각 구성하는 상기 제1의 웰 영역은, 공통화되어 있는 상기 (8)부터 (14)의 어느 하나에 기재된 반도체 장치.
(16) 상기 제1 내지 제3의 보호 소자를 각각 구성하는 상기 제1의 웰 영역은, 서로 분리되어 있는 상기 (8)부터 (14)의 어느 하나에 기재된 반도체 장치.
(17) 상기 제1 내지 제3의 보호 소자 중, 상기 제1의 보호 소자 또는 상기 제3의 보호 소자가 생략되어 있는 상기 (8)부터 (16)의 어느 하나에 기재된 반도체 장치.
(18) 상기 MOSFET의 아래에 형성되어 있는 매입 절연층을 또한 구비하는 상기 (1)부터 (17)의 어느 하나에 기재된 반도체 장치.
(19) 반도체 기판에 형성된 피보호 소자에 대한 전기적인 손상을 억제하는 보호 소자에 있어서,
상기 반도체 기판과,
상기 반도체 기판의 위에 형성되고, 상기 반도체 기판과 역도전형의 상기 웰 영역과,
상기 웰 영역의 위에 형성되고, 상기 반도체 기판과 동일 도전형의 상기 확산층으로 구성된 보호 소자.
(20) 반도체 기판에 형성된 피보호 소자에 대한 전기적인 손상을 억제하는 보호 소자에 있어서,
상기 반도체 기판과,
상기 반도체 기판의 위에 형성되고, 상기 반도체 기판과 역도전형의 제1의 웰 영역과,
상기 제1의 웰 영역의 위에 형성되고, 상기 반도체 기판과 동일 도전형의 제2의 웰 영역과,
상기 제2의 웰 영역의 위에 형성되고, 상기 반도체 기판과 역도전형의 상기 확산층으로 구성된 보호 소자.
10 : P형 반도체 기판 11 : P형 웰 영역
12 : N형 확산층 13 : BOX층
14 : N형 MOSFET 21 내지 23 : 보호 다이오드
31 : 소스층 32 : 드레인층
33 : 채널층 34 : 게이트 절연막
35 : 게이트 전극 51 : P형 MOSFET
52 : P형 확산층 53 : N형 웰 영역
61 : P형 확산층 62 : N형 웰 영역
63 : N형 웰 영역 64 : P형 웰 영역
71 내지 73 : 보호 소자 91 : N형 확산층
92 : P형 웰 영역 93 : N형 딥웰 영역
94 : N형 웰 영역 101 내지 103 : 보호 소자
111 : N형 반도체 기판 112 : N형 확산층
113 : P형 웰 영역 114 : N형 웰 영역
121 내지 123 : 보호 소자 131 : P형 확산층
132 : N형 웰 영역 133 : P형 딥웰 영역
134 : P형 웰 영역 135 : N형 웰 영역
141 내지 143 : 보호 소자 151 : N형 딥웰 영역
152 : N형 웰 영역 153 : P형 웰 영역

Claims (20)

  1. 반도체 기판에 형성된 피보호 소자로서의 MOSFET와,
    상기 반도체 기판에 형성된 상기 피보호 소자에 대한 전기적인 손상을 억제하는 보호 소자를 구비하고,
    상기 보호 소자는,
    상기 반도체 기판과,
    상기 반도체 기판의 위에 형성된 1층 이상의 웰 영역과,
    상기 웰 영역의 위에 형성된 확산층으로 구성되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 보호 소자는,
    상기 반도체 기판과,
    상기 반도체 기판과 역도전형의 상기 웰 영역과,
    상기 반도체 기판과 동일 도전형의 상기 확산층으로 구성되는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 웰 영역은 플로팅 상태인 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 보호 소자는,
    상기 MOSFET의 드레인층에 접속되어 있는 제1의 보호 소자와,
    상기 MOSFET의 게이트 전극에 접속되어 있는 제2의 보호 소자와,
    상기 MOSFET의 소스층에 접속되어 있는 제3의 보호 소자로 이루어지고,
    상기 제1 내지 제3의 보호 소자를 각각 구성하는 상기 확산층은, 서로 분리되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제2의 보호 소자를 구성하는 상기 웰 영역은, 상기 제1의 보호 소자를 구성하는 상기 웰 영역, 또는 상기 제3의 보호 소자를 구성하는 상기 웰 영역의 적어도 일방과 공통화되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서,
    상기 제1 내지 제3의 보호 소자를 각각 구성하는 상기 웰 영역은, 서로 분리되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제4항에 있어서,
    상기 제1 내지 제3의 보호 소자 중, 상기 제1의 보호 소자 또는 상기 제3의 보호 소자가 생략되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 보호 소자는,
    상기 반도체 기판과,
    상기 반도체 기판의 위에 형성되고, 상기 반도체 기판과 역도전형의 제1의 웰 영역과,
    상기 제1의 웰 영역의 위에 형성되고, 상기 반도체 기판과 동일 도전형의 제2의 웰 영역과,
    상기 반도체 기판과 역도전형의 상기 확산층으로 구성되는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제2의 웰 영역은 플로팅 상태인 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제1의 웰 영역은 플로팅 상태인 특징으로 하는 반도체 장치.
  11. 제9항에 있어서,
    상기 제1의 웰 영역은 전위 고정 상태인 것을 특징으로 하는 반도체 장치.
  12. 제8항에 있어서,
    상기 보호 소자는,
    상기 MOSFET의 드레인층에 접속되어 있는 제1의 보호 소자와,
    상기 MOSFET의 게이트 전극에 접속되어 있는 제2의 보호 소자와,
    상기 MOSFET의 소스층에 접속되어 있는 제3의 보호 소자로 이루어지고,
    상기 제1 내지 제3의 보호 소자를 각각 구성하는 상기 확산층은, 서로 분리되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제8항에 있어서,
    상기 제2의 보호 소자를 구성하는 상기 제2의 웰 영역은, 상기 제1의 보호 소자를 구성하는 상기 제2의 웰 영역, 또는 상기 제3의 보호 소자를 구성하는 상기 제2의 웰 영역의 적어도 일방과 공통화되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제8항에 있어서,
    상기 제1 내지 제3의 보호 소자를 각각 구성하는 상기 제2의 웰 영역은, 서로 분리되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제8항에 있어서,
    상기 제1 내지 제3의 보호 소자를 각각 구성하는 상기 제1의 웰 영역은, 공통화되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제8항에 있어서,
    상기 제1 내지 제3의 보호 소자를 각각 구성하는 상기 제1의 웰 영역은, 서로 분리되어 있는 것을 특징으로 하는 반도체 장치.
  17. 제12항에 있어서,
    상기 제1 내지 제3의 보호 소자 중, 상기 제1의 보호 소자 또는 상기 제3의 보호 소자가 생략되어 있는 것을 특징으로 하는 반도체 장치.
  18. 제2항에 있어서,
    상기 MOSFET의 아래에 형성되어 있는 매입 절연층을 또한 구비하는 것을 특징으로 하는 반도체 장치.
  19. 반도체 기판에 형성된 피보호 소자에 대한 전기적인 손상을 억제하는 보호 소자에 있어서,
    상기 반도체 기판과,
    상기 반도체 기판의 위에 형성되고, 상기 반도체 기판과 역도전형의 상기 웰 영역과,
    상기 웰 영역의 위에 형성되고, 상기 반도체 기판과 동일 도전형의 상기 확산층으로 구성되는 것을 특징으로 하는 보호 소자.
  20. 반도체 기판에 형성된 피보호 소자에 대한 전기적인 손상을 억제하는 보호 소자에 있어서,
    상기 반도체 기판과,
    상기 반도체 기판의 위에 형성되고, 상기 반도체 기판과 역도전형의 제1의 웰 영역과,
    상기 제1의 웰 영역의 위에 형성되고, 상기 반도체 기판과 동일 도전형의 제2의 웰 영역과,
    상기 제2의 웰 영역의 위에 형성되고, 상기 반도체 기판과 역도전형의 상기 확산층으로 구성되는 것을 특징으로 하는 보호 소자.
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