JPH04323852A - 集積回路装置の回路要素間分離構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路装置とくにＭ
ＯＳ集積回路装置に適するその回路要素間の分離構造，
より正確には集積回路装置の共通の半導体領域の範囲内
に複数個並設される回路要素を相互に分離するための構
造に関する。

【０００２】

【従来の技術】周知のように、集積回路装置ではそれを
構成するトランジスタ，ダイオード，抵抗等の回路要素
間に干渉が起きないよう、相互に接合分離ないしは誘電
体分離された半導体領域にできるだけ回路要素を振り分
けて作り込むようにされるが、半導体領域の相互分離に
はかなりのチップ面積が必要でかつ分離プロセス上でも
それなりの手間が掛かるので、同電位上で動作が可能な
電界効果トランジスタ等の回路要素は共通の半導体領域
内に組み込むのが経済的に有利になる。本発明はこのよ
うに共通の半導体領域の中に複数個の回路要素を組み込
む場合にそれらの動作電圧等を相互に分離するための構
造に関する

【０００３】かかる場合の回路要素の相互分離用には半
導体領域の表面に　Ｌ０ＣＯＳ法等による比較的厚い絶
縁膜を各回路要素を取り囲むパターンで設けるのがふつ
うである。しかし、共通の半導体領域内に並設される回
路要素は同電位上で動作が可能でもそれらの半導体層に
は回路動作上互いに独立な電圧が掛かり得るので、この
分離絶縁膜の下の半導体領域の表面にチャネリングが発
生して隣接する回路要素間が導通してしまうことがある
。このため、従来から半導体領域のかかる表面部分に分
離拡散層をそれと同導電形で設けてチャネリングを防止
することが行なわれている。以下、かかる分離絶縁膜と
分離拡散層を用いる従来の回路要素の分離構造の例を図
５を参照して簡単に説明する。

【０００４】図５において、集積回路装置のウエハない
しチップである半導体基体１０の基板やその上に成長さ
せたエピタキシャル層であるｎ形の半導体領域３を共通
のサブストレートとしてｐチャネル形電界効果トランジ
スタＴｐである回路要素が複数個作り込まれる。分離絶
縁膜５はこの半導体領域３の表面に各回路要素を取り囲
むパターンで　Ｌ０ＣＯＳ法等によって付けられ、その
下側の半導体領域３の表面部分に同じｎ形の分離拡散層
５がそれより高い不純物濃度でかつ各回路要素を取り囲
むパターンで拡散される。これら分離絶縁膜２０と分離
拡散層５により取り囲まれた半導体領域３の表面から作
り込まれる電界効果トランジスタＴｐは、通例のように
ゲート酸化膜４１とゲート４２とソース層４３とドレイ
ン層４４を備え、ソース端子Ｓとドレイン端子Ｄとゲー
ト端子Ｇが導出される。 なお、図の例では電界効果トランジスタＴｐに高い耐圧
を持たせかつ任意の態様で集積回路内に接続できるよう
そのソース層４３とドレイン層４４はいずれも二重拡散
構造になっている。

【０００５】これら電界効果トランジスタＴｐを集積回
路内に接続した状態で例えばそれらのドレイン端子Ｄの
相互間に高圧が掛かると、それらのｐ形のドレイン層４
４の相互間の図の中央の分離絶縁膜２０の下側のｎ形の
半導体領域３の表面にチャネリングが発生し得るが、こ
のチャネルはｐ形なので、ｎ形の分離拡散層５はこれを
阻止して両ドレイン層４４間の導通を防止する。

【０００６】

【発明が解決しようとする課題】上述の従来の分離構造
では、分離拡散層５をいわゆるチャネルストッパとして
分離絶縁膜２０の下の半導体領域３の表面のチャネリン
グを有効に阻止できるが、集積回路装置の使用電圧が高
くなると回路要素の相互間に配設する分離絶縁膜２０の
図の左右方向の幅をそれに応じてかなりの程度広げる必
要があるため従来から高集積化上の隘路になっている。

【０００７】この原因は分離拡散層５がチャネリングを
阻止はするものの防止まではしない点にある。すなわち
、図５の例では図の中央の分離拡散層５のチャネリング
阻止作用によりその両側のドレイン層４４の相互間が導
通することはないが、チャネルが発生するとそれを介し
ドレイン層４４と半導体領域３の間に電流が流れるので
、チャネルにこの電流が過大にならない程度の長さを持
たせるようドレイン層４４と分離拡散層５の間の距離を
広げる必要があり、例えば回路要素の耐圧が数十Ｖの場
合この距離に最低５μｍ程度が必要になる。

【０００８】また、分離拡散層５はもちろん分離絶縁膜
２０を付ける前に拡散ないしそれ用の不純物を導入して
置く必要があり、このための工程を要するほか、分離絶
縁膜２０を半導体領域３の高温酸化により成長させる間
に分離拡散層５の拡散幅がかなり広がるのでその拡散パ
ターン幅にも最低５μｍ程度が必要になる。従って、上
述と合わせると隣接する回路要素のドレイン層４４等の
半導体層の相互間隔に１５μｍが最低必要になり、回路
要素の作り込みに必要なスペースと比べて分離絶縁膜２
０に要するスペースがかなり大きく、高集積化された集
積回路装置では前者よりも後者の方がむしろ大きくなっ
てしまう。

【０００９】本発明の目的は、従来技術がもつかかる問
題を解決して、集積回路装置の回路要素間の分離に必要
なスペースないしチップ面積を減少させて、とくに高電
圧用集積回路装置の回路要素間分離構造を合理化しかつ
集積回路装置の高集積化上の隘路を克服することにある
。

【００１０】

【課題を解決するための手段】本発明によれば上述の目
的は、冒頭記載のように集積回路装置の共通の半導体領
域の範囲内に複数個並設される回路要素を相互に分離す
るため、各回路要素を取り囲むパターンで半導体領域の
表面上に配設された分離絶縁膜と、分離絶縁膜の隣合う
回路要素の相互間部分の上に配設され半導体領域と同電
位が賦与された導電性の静電遮蔽膜とを設けることによ
って達成される。

【００１１】上記の構成中の分離絶縁膜は従来と同様に
　Ｌ０ＣＯＳ膜を利用するのがよく、静電遮蔽膜はＭＯ
Ｓ集積回路装置の場合は多結晶シリコン膜を利用するの
が有利で、一般には集積回路内の配線用の金属膜を利用
できる。この静電遮蔽膜に対し回路要素に共通の半導体
領域と同電位を賦与するための具体的手段は様々である
が、その若干の有利な態様は実施例の項で述べるとおり
である。

【００１２】なお、本発明はＭＯＳ集積回路装置への適
用にとくに有利であり、この場合の半導体領域は回路要
素としての電界効果トランジスタの共通のサブストレー
トを構成する基板，　エピタキシャル層ないしはウエル
となる。

【００１３】

【作用】本発明においても前項の構成にいうように分離
絶縁膜を利用するが、その下側の半導体領域の表面部に
チャネリングが発生する主な原因は分離絶縁膜内の電界
に基づく静電誘導にあることに着目して、本発明では分
離絶縁膜上に静電遮蔽膜を配設してこれに半導体領域と
同電位を与えることにより分離絶縁膜の内部電界をなく
し、静電誘導により半導体領域の表面にチャネリングが
発生しないようにして問題を解決する。換言すれば、本
発明では従来のようにチャネリングを阻止するのでなく
その発生自体を防止するので原理的にチャネルを通って
流れる電流が皆無かあっても極めて僅かであり、従って
従来のようにチャネル長を延ばして電流を制限する必要
がなくなり、分離絶縁膜の幅を従来の半分ないしそれ以
下に短縮して回路要素間の分離用スペースを減少させる
ことができる。

【００１４】

【実施例】以下、図を参照しながら本発明の実施例を説
明する。図１は本発明による分離構造の最も原理的な実
施例を図５に対応する要領で示し、図２〜図４にそのよ
り具体的なそれぞれ異なる実施例が示されており、これ
らの図中の図５と対応する部分には同じ符号が付けられ
ている。なお、これらの実施例では集積回路装置はＭＯ
Ｓ集積回路でその回路要素は電界効果トランジスタであ
るとするが、本発明はもちろんこれに限らず集積回路装
置全般に適用できる。

【００１５】図１の実施例では、集積回路装置用の半導
体基体１０としてｐ形の基板１の表面にｎ形の埋込層２
を高不純物濃度で拡散して置いた上で半導体領域３とし
てｎ形のエピタキシャル層を例えば１０１６原子／ｃｍ
３　の不純物濃度で１０〜２０μｍの厚みに成長させた
ものを用い、その表面から回路要素としてこの例では３
０Ｖ程度の耐圧のｐチャネル形電界効果トランジスタＴ
ｐを半導体領域３を共通のサブストレートとして図のよ
うに複数個並べて作り込む。分離絶縁膜２０は半導体領
域３の表面に従来と同様に　Ｌ０ＣＯＳ法等によりこれ
らの各回路要素を取り囲むパターンでふつう１μｍ程度
の膜厚で付けるが、本発明では回路要素Ｔｐの耐圧が上
述の程度の場合これを従来の約半分の７〜８μｍのパタ
ーン幅に形成する。

【００１６】次に、この分離絶縁膜２０によって取り囲
まれた半導体領域３の表面を酸化してゲート酸化膜４１
を　０．１μｍ程度の膜厚で付け、その上に通例のよう
に多結晶シリコンからなるゲート４２を配設するが、こ
の実施例ではそのパターンニングと同時に同じ多結晶シ
リコンからなる静電遮蔽膜３０を分離絶縁膜２０の上に
３〜４μｍのパターン幅で形成する。電界効果トランジ
スタＴｐのソース層４３とドレイン層４４はゲート４２
をマスクとするイオン注入と熱拡散によりｐ形で作り込
まれるが、この実施例でも耐圧を上げるため図５の場合
と同様にいずれも二重拡散層とされる。例えばこの二重
拡散層中の外側層は１０１８〜１０１９原子／ｃｍ３　
の不純物濃度で２μｍ程度の深さに拡散し、内側層は１
０２０原子／ｃｍ３　以上の不純物濃度で１μｍ程度の
深さに拡散することでよい。

【００１７】以降は、ゲート４２および静電遮蔽膜３０
を覆うように燐シリケートガラス等からなる層間絶縁膜
５０を全面に被着し、さらにそれに明けた窓の中で要所
と接続するようにアルミ等の配線膜６０を被着しかつパ
ターンニングして図示の状態とする。この配線膜６０の
配設時に静電遮蔽膜３０は半導体領域３と同じ電位に接
続され、図では前述の埋込層２との接続線によって模式
的に示されている。この同電位接続はもちろん実際には
半導体領域３の図示以外の個所の表面から埋込層２まで
拡散された接続層を介して行なわれる。また、実際には
図示の状態からさらに全面が保護膜により覆われるが図
では省略されている。

【００１８】このように構成された本発明の回路要素間
分離構造では、半導体領域３と静電遮蔽膜３０が同電位
で両者間の分離絶縁膜２０に電圧が掛からないから半導
体領域３の表面にチャネルが静電誘導されることがない
。従って本発明では分離絶縁膜２０の幅を例えば図１の
ドレイン層４４の相互間に掛かる電圧を負担するに足る
空乏層がその下側の半導体領域３の表面に沿って延び得
る程度にすればよく、その幅を図１の実施例のように従
来の半分程度に短縮して回路要素間の分離用スペースを
節約することができる。

【００１９】図２は静電遮蔽膜３０をそのごく近傍の半
導体領域３と同電位に接続する実施例を図１に対応する
上面図で示すものである。各電界効果トランジスタＴｐ
は図示のように分離絶縁膜２０により囲まれた窓部に作
り込まれ、その中央部に配置された短冊状パターンのゲ
ート４２の両側にソース層４３とドレイン層４４とが周
縁の一部をゲート４２の下に潜り込ませて拡散されてお
り、これらと接続された配線膜６０が図の上下に振り分
けてソース端子Ｓ，　ドレイン端子Ｄおよびゲート端子
Ｇ用に導出されている。静電遮蔽膜３０は電界効果トラ
ンジスタＴｐの相互間の分離絶縁膜２０の上に短冊状パ
ターンで配設される。また、図の上下部に示すように分
離拡散層５が電界効果トランジスタＴｐが並ぶ方向に沿
う細長いパターンで前の図５の場合と同様に分離絶縁膜
２０の下側の半導体領域３の表面からｎ形で拡散され、
電界効果トランジスタＴｐを他の回路要素から分離して
いる。

【００２０】ゲート４２のパターンの上下の端部は図示
のようにこの分離拡散層５のパターンと若干重ねられ、
これによりソース層４３とドレイン層４４の間にゲート
４２の端部を迂回するチャネリングが発生するのが防止
されている。静電遮蔽膜３０のパターンの上下の端部も
図のように分離拡散層５のパターンと若干重ねるのがよ
く、かつこの実施例ではこの重ね合わせ部で静電遮蔽膜
３０が配線膜６０用のアルミ膜を利用した接続膜６１を
介して分離拡散層５と接続することにより半導体領域３
と同電位に接続される。

【００２１】このように図２の実施例では、静電遮蔽膜
３０をその近傍の半導体領域３と同じ電位に接続するこ
とにより分離絶縁膜３０の電界効果トランジスタＴｐの
相互間部分に掛かる電圧を完全になくし、下側の半導体
領域３の表面のチャネリング発生を前実施例より一層確
実に防止できる。

【００２２】図３は静電遮蔽膜３０を例えばソース端子
用の配線膜６０を利用してそのごく近傍の半導体領域に
同電位接続する実施例を断面図で示すものである。さら
に、この図３には半導体基体１０がｎ形のエピタキシャ
ル層３等の中にｐ形のウエルを拡散した例が示されてお
り、このウエルを共通の半導体領域４ないしサブストレ
ートとしてｎチャネル電界効果トランジスタＴｎが複数
個作り込まれる。これらの電界効果トランジスタＴｎの
ｎ形のソース層４３やドレイン層４４は高耐圧用の二重
拡散層に限らず、例えばソース端子Ｓを接地して使用す
る時はｎ形のソース層４５を図示のようにその隣にｐ形
で拡散したサブストレート接続層４６と配線膜６０で短
絡するのが通例である。

【００２３】この実施例ではこのサブストレート接続層
４６を介し半導体領域４と接続された配線膜６０を利用
して、静電遮蔽膜３０をこれと図示のように層間絶縁膜
５０に明けた窓内で接続することにより半導体領域４と
同電位に置く。従って、図３の実施例では静電遮蔽膜３
０を前実施例よりもさらにそれに近い個所で半導体領域
４と接続してチャネリング防止効果を高めることができ
る。

【００２４】図４は接続膜用のアルミ膜を延長して静電
遮蔽膜を構成する実施例を断面図で示すものである。図
示の例では、半導体領域３は再びｎ形のエピタキシャル
層であり、これを共通のサブストレートとしてｐチャネ
ル電界効果トランジスタＴｐが複数個作り込まれる。こ
の実施例でもｐ形のソース層４５とｎ形のサブストレー
ト接続層４６がソース端子Ｓ用の配線膜６０によって短
絡されるので、この配線膜６０を図のように横方向に延
長して分離絶縁膜２０を層間絶縁膜５０の上から覆うパ
ターンで静電遮蔽膜３１を形成する。

【００２５】この実施例では静電遮蔽膜３１と分離絶縁
膜２０との間に層間絶縁膜５０が介在するので図３の実
施例よりも遮蔽効果が若干弱くなるが、図２の実施例な
みのチャネリング防止効果を得ることができ、図３の実
施例よりも積層構造を簡単化しかつ層間絶縁膜５０への
窓明けの手間を省くことができる。

【００２６】以上説明した実施例からわかるように、本
発明はこれらの例示に限らず種々の態様で実施をするこ
とができる。例えば、静電遮蔽膜を半導体領域と同電位
接続すべき個所は実施例からわかるように集積回路装置
の構造や必要なチャネリング防止効果の程度に応じて種
々の選択が可能である。また、図４の実施例においてソ
ース層が二重拡散層とされる場合でも、アルミの静電遮
蔽膜３１を図２の実施例における分離拡散層５と接続さ
れた形で設けることができる。かかる静電遮蔽膜は配線
膜用のアルミ膜を利用できるのでＭＯＳ形以外の集積回
路装置に本発明を適用する場合に非常に有利である。

【００２７】

【発明の効果】以上のとおり本発明では、共通の半導体
領域内に複数個並設される回路要素を相互に分離するた
め、分離絶縁膜を各回路要素を取り囲むパターンで半導
体領域の表面上に配設し、分離絶縁膜の隣合う回路要素
の相互間部分上に静電遮蔽膜を配設してこれに半導体領
域と同じ電位を賦与することによって、次の効果を得る
ことができる。

【００２８】（ａ）　分離絶縁膜を半導体領域と同電位
の静電遮蔽膜で遮蔽してその内部電界をなくすので、静
電誘導により分離絶縁膜下の半導体領域の表面にチャネ
リングが発生しなくなり、分離絶縁膜の幅を従来の半分
ないしはそれ以下に短縮して回路要素間の分離に必要な
スペースを大幅に減少させることができる。なお、ＭＯ
Ｓ集積回路の場合、分離絶縁膜の幅は電界効果トランジ
スタのソース・ドレイン間の相互間隔と同程度で済む。

【００２９】（ｂ）　静電遮蔽膜は従来の分離拡散層の
ようにチャネリングを阻止するのでなくその発生自体を
防止するので、分離絶縁膜の下側の半導体領域の表面に
は原理的にチャネルを通って流れる電流が皆無か，あっ
ても極めて些少であり、集積回路装置にとって有害無益
な漏洩電流を防止してその消費電流を減少させ、かつ長
期信頼性を向上することができる。

【００３０】なお、本発明の回路要素間分離構造の組み
込みに必要となる追加工程はなく、従来と同じ工程数で
集積回路装置を製造することができる。かかる特長を備
える本発明は集積回路装置の高耐圧化を進める上でとく
に有利であり、さらには分離構造を合理化して集積回路
装置を高集積化する上で従来からの隘路の克服に貢献し
得るものである。

【図面の簡単な説明】

【図１】本発明による回路要素間分離構造の原理的な第
１実施例を示す集積回路装置の一部拡大断面図である。

【図２】本発明による回路要素間分離構造の第２実施例
を示す集積回路装置の一部拡大上面図ないしはパターン
配置図である。

【図３】本発明による回路要素間分離構造の第３実施例
を示す集積回路装置の一部拡大断面図である。

【図４】本発明による回路要素間分離構造の第４実施例
を示す集積回路装置の一部拡大断面図である。

【図５】従来の回路要素間分離構造を示す集積回路装置
の一部拡大断面図である。

【符号の説明】

３　　　　　　半導体領域ないしはエピタキシャル層４
　　　　　　半導体領域ないしはウエル２０　　　　　
　分離絶縁膜 ３０　　　　　　多結晶シリコンの静電遮蔽膜３１　　
　　　　アルミの静電遮蔽膜 Ｔｎ　　　　　　回路要素としてのｎチャネル電界効果
トランジスタ Ｔｐ　　　　　　回路要素としてのｐチャネル電界効果
トランジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】集積回路装置の共通の半導体領域の範囲内
   に複数個並設される回路要素を相互に分離するための構
   造であって、各回路要素を取り囲むパターンで半導体領
   域の表面上に配設された分離絶縁膜と、この分離絶縁膜
   の隣合う回路要素の相互間部分の上に配設され半導体領
   域と同電位が賦与された導電性の静電遮蔽膜とを備えて
   なる集積回路装置の回路要素間分離構造。
2. 【請求項２】請求項１に記載の構造において、回路要素
   が電界効果トランジスタであり、半導体領域が複数の電
   界効果トランジスタに共通のサブストレートであること
   を特徴とする集積回路装置の回路要素間分離構造。
3. 【請求項３】請求項１または２に記載の構造において、
   静電遮蔽膜が多結晶シリコン膜であることを特徴とする
   集積回路装置の回路要素間分離構造。