JPH04229658A - 半導体装置 - Google Patents
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- JPH04229658A JPH04229658A JP3140692A JP14069291A JPH04229658A JP H04229658 A JPH04229658 A JP H04229658A JP 3140692 A JP3140692 A JP 3140692A JP 14069291 A JP14069291 A JP 14069291A JP H04229658 A JPH04229658 A JP H04229658A
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 239000002800 charge carrier Substances 0.000 claims abstract description 13
- 230000005669 field effect Effects 0.000 claims description 9
- 230000005684 electric field Effects 0.000 abstract description 18
- 230000008878 coupling Effects 0.000 abstract description 15
- 238000010168 coupling process Methods 0.000 abstract description 15
- 238000005859 coupling reaction Methods 0.000 abstract description 15
- 230000000694 effects Effects 0.000 abstract description 2
- 239000003415 peat Substances 0.000 abstract 1
- 239000002344 surface layer Substances 0.000 description 17
- 239000010410 layer Substances 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 239000002184 metal Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 108091006146 Channels Proteins 0.000 description 2
- 230000013011 mating Effects 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H01L29/402—Field plates
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ソース、ゲート及びド
レインを有する高電圧電界効果トランジスタを具える半
導体装置であって、この電界効果トランジスタは更にそ
の表面でゲートからドレインまで延在する電荷キャリア
ドリフト領域とソース、ゲート及びドレインに対するそ
れぞれの電極とを有し、前記のドリフト領域は第１誘電
体層により被覆され、細長状の高電圧接続バスがこの誘
電体層を越えてドレイン電極まで延在している当該半導
体装置に関し、特に、ドレインをその横方向でソース及
びゲートにより囲んだ囲みレイアウトを有する電界効果
トランジスタを具え、ドレインに対する高電圧接続バス
が、ドリフト領域を横切る通路を通るようにする必要が
ある半導体装置に関するものである。上述した“電界効
果トランジスタ”とは特に、ソース、ドレイン及びゲー
トを有するトランジスタであって、ゲート電極が誘電体
層、例えば酸化珪素又は窒化珪素上に延在し、ゲート電
極を附勢することにより、ソース及びドレイン間のゲー
トを構成する下側のトランジスタ表面チャネル内に電荷
キャリアの増大又は減少のいずれかを生ぜしめるトラン
ジスタを称するものである。
レインを有する高電圧電界効果トランジスタを具える半
導体装置であって、この電界効果トランジスタは更にそ
の表面でゲートからドレインまで延在する電荷キャリア
ドリフト領域とソース、ゲート及びドレインに対するそ
れぞれの電極とを有し、前記のドリフト領域は第１誘電
体層により被覆され、細長状の高電圧接続バスがこの誘
電体層を越えてドレイン電極まで延在している当該半導
体装置に関し、特に、ドレインをその横方向でソース及
びゲートにより囲んだ囲みレイアウトを有する電界効果
トランジスタを具え、ドレインに対する高電圧接続バス
が、ドリフト領域を横切る通路を通るようにする必要が
ある半導体装置に関するものである。上述した“電界効
果トランジスタ”とは特に、ソース、ドレイン及びゲー
トを有するトランジスタであって、ゲート電極が誘電体
層、例えば酸化珪素又は窒化珪素上に延在し、ゲート電
極を附勢することにより、ソース及びドレイン間のゲー
トを構成する下側のトランジスタ表面チャネル内に電荷
キャリアの増大又は減少のいずれかを生ぜしめるトラン
ジスタを称するものである。
【０００２】
【従来の技術】高い逆降服電圧を維持しうるＭＯＳ集積
回路の必要性が高まりつつある。すなわち、この場合、
集積回路中の１つ以上のＭＯＳトランジスタのドレイン
に、ソースに対し数百ボルト程度の電圧を加えることが
できる。１９８１年１１月１０日に発行された米国特許
第４，３００，１５０ 号明細書には、ゲートとドレイ
ンとの間のエピタキシアル層中に、拡張した電荷キャリ
アドリフト領域を設け、ドレイン電位をドリフト領域の
全長に亘って変化するように分布させることにより逆降
服電圧を高くした二重拡散ＭＯＳ（ＤＭＯＳ）トランジ
スタが開示されている。しかし、ＩＣチップ上のこのよ
うなトランジスタの面積を最小にするためには、ソース
及びゲートが周囲にあり、これらによりドレインを囲ん
でいる囲みレイアウトを採用するのが有利である。従っ
て、高電圧外部接続バスがドレインに達するようににす
るためには、この接続バスがゲート及びドレイン間のド
リフト領域を越えて延在するようにする必要がある。
回路の必要性が高まりつつある。すなわち、この場合、
集積回路中の１つ以上のＭＯＳトランジスタのドレイン
に、ソースに対し数百ボルト程度の電圧を加えることが
できる。１９８１年１１月１０日に発行された米国特許
第４，３００，１５０ 号明細書には、ゲートとドレイ
ンとの間のエピタキシアル層中に、拡張した電荷キャリ
アドリフト領域を設け、ドレイン電位をドリフト領域の
全長に亘って変化するように分布させることにより逆降
服電圧を高くした二重拡散ＭＯＳ（ＤＭＯＳ）トランジ
スタが開示されている。しかし、ＩＣチップ上のこのよ
うなトランジスタの面積を最小にするためには、ソース
及びゲートが周囲にあり、これらによりドレインを囲ん
でいる囲みレイアウトを採用するのが有利である。従っ
て、高電圧外部接続バスがドレインに達するようににす
るためには、この接続バスがゲート及びドレイン間のド
リフト領域を越えて延在するようにする必要がある。
【０００３】
【発明が解決しようとする課題】従って、この接続バス
により生ぜしめられる電界がドリフト領域中の電荷キャ
リアの流れに影響を与え、ドリフト領域が適切に遮蔽さ
れなければトランジスタの動作が悪くなる。
により生ぜしめられる電界がドリフト領域中の電荷キャ
リアの流れに影響を与え、ドリフト領域が適切に遮蔽さ
れなければトランジスタの動作が悪くなる。
【０００４】本発明の目的は、高電圧接続バスにより生
ぜしめられる電界が、この高電圧接続バスの下側に位置
するドリフト領域中の電荷キャリアに及ぼす影響を阻止
することにある。
ぜしめられる電界が、この高電圧接続バスの下側に位置
するドリフト領域中の電荷キャリアに及ぼす影響を阻止
することにある。
【０００５】
【課題を解決するための手段】本発明は、ソース、ゲー
ト及びドレインを有する高電圧電界効果トランジスタを
具える半導体装置であって、この電界効果トランジスタ
は更にその表面でゲートからドレインまで延在する電荷
キャリアドリフト領域とソース、ゲート及びドレインに
対するそれぞれの電極とを有し、前記のドリフト領域は
第１誘電体層により被覆され、細長状の高電圧接続バス
がこの誘電体層を越えてドレイン電極まで延在している
当該半導体装置において、前記の第１誘電体層上に複数
本の導電性細条を順次に配置して交差通路を形成し、前
記の導電性細条を前記の交差通路の方向に対しほぼ直交
する方向に延在させ、これら導電性細条の長さは前記の
接続バスの幅よりも可成り長くし、これら導電性細条の
幅は前記の接続バスの幅よりも狭くし、前記の導電性細
条を第２誘電体層により被覆し、前記の接続バスをこの
第２誘電体層上に支持して前記の交差通路を越えて延在
させたことを特徴とする。
ト及びドレインを有する高電圧電界効果トランジスタを
具える半導体装置であって、この電界効果トランジスタ
は更にその表面でゲートからドレインまで延在する電荷
キャリアドリフト領域とソース、ゲート及びドレインに
対するそれぞれの電極とを有し、前記のドリフト領域は
第１誘電体層により被覆され、細長状の高電圧接続バス
がこの誘電体層を越えてドレイン電極まで延在している
当該半導体装置において、前記の第１誘電体層上に複数
本の導電性細条を順次に配置して交差通路を形成し、前
記の導電性細条を前記の交差通路の方向に対しほぼ直交
する方向に延在させ、これら導電性細条の長さは前記の
接続バスの幅よりも可成り長くし、これら導電性細条の
幅は前記の接続バスの幅よりも狭くし、前記の導電性細
条を第２誘電体層により被覆し、前記の接続バスをこの
第２誘電体層上に支持して前記の交差通路を越えて延在
させたことを特徴とする。
【０００６】本発明の半導体装置では、交差通路の各導
電性細条が前記の接続バスと相俟って結合キャパシタン
スＣｃｉを形成するとともに前記のドリフト領域と相俟
って結合キャパシタンスＣｄｉを形成する。キャパシタ
ンスＣｄｉの面積はキャパシタンスＣｃｉの面積よりも
数倍大きく、第１及び第２誘電体層の厚さは互いにほぼ
等しくすることができる。従って、キャパシタンスＣｄ
ｉの容量値はキャパシタンスＣｃｉの容量値の数倍とな
る。その結果、接続バスとドリフト領域との間の電位は
主として、キャパシタンスＣｄｉの両端間よりもむしろ
キャパシタンスＣｃｉの両端間に生じ、従ってドリフト
領域は接続バスによって生ぜしめられる電界から有効に
遮蔽される。
電性細条が前記の接続バスと相俟って結合キャパシタン
スＣｃｉを形成するとともに前記のドリフト領域と相俟
って結合キャパシタンスＣｄｉを形成する。キャパシタ
ンスＣｄｉの面積はキャパシタンスＣｃｉの面積よりも
数倍大きく、第１及び第２誘電体層の厚さは互いにほぼ
等しくすることができる。従って、キャパシタンスＣｄ
ｉの容量値はキャパシタンスＣｃｉの容量値の数倍とな
る。その結果、接続バスとドリフト領域との間の電位は
主として、キャパシタンスＣｄｉの両端間よりもむしろ
キャパシタンスＣｃｉの両端間に生じ、従ってドリフト
領域は接続バスによって生ぜしめられる電界から有効に
遮蔽される。
【０００７】本発明の特定例では、ドレインが横方向で
ソース及びゲートにより囲まれた囲みレイアウト、好ま
しくはほぼ方形で部分的に指合したレイアウトをトラン
ジスタが有するようにする。この場合、接続バスはドリ
フト領域とゲート及びソースとを交差させる必要があり
、接続バスはドリフト領域とゲート及びソースとに対し
て数百ボルト程度の電位差を有しうる。本例では、前記
の接続バスを通すギャップを形成する不連続部をゲート
電極及びソース電極に設ける。本発明によれば、接続バ
スの電界が交差通路により有効に遮蔽される為、接続バ
スを安全に被着しうる。
ソース及びゲートにより囲まれた囲みレイアウト、好ま
しくはほぼ方形で部分的に指合したレイアウトをトラン
ジスタが有するようにする。この場合、接続バスはドリ
フト領域とゲート及びソースとを交差させる必要があり
、接続バスはドリフト領域とゲート及びソースとに対し
て数百ボルト程度の電位差を有しうる。本例では、前記
の接続バスを通すギャップを形成する不連続部をゲート
電極及びソース電極に設ける。本発明によれば、接続バ
スの電界が交差通路により有効に遮蔽される為、接続バ
スを安全に被着しうる。
【０００８】以下図面につき説明するに、参考の為に導
入した前記の米国特許第４，３００，１５０ 号明細書
に開示されているのと実質的に同じ高電圧ラテラル形二
重拡散ＮチャネルエンハンスメントモードＭＯＳトラン
ジスタ（すなわちＬＤＭＯＳトランジスタ）の構造を図
１に断面図で示す。珪素基板１０はわずかにドーピング
された、すなわち低ドープのＰ導電型であり、これにエ
ピタキシアルＮ型表面層１２が設けられている。このよ
うなエピタキシアル表面層の表面部分内に、これを画成
してＰ型領域１６が拡散され、このＰ型領域とエピタキ
シアル表面層とでＰＮ接合１７を形成し、又、このＰ型
領域１６の表面部分内に、ソース１４を形成するＮ型領
域が拡散されている。ソース１４を越えて延在するＰ型
領域１６の部分は、ゲート１８を構成する表面でチャネ
ルを形成する。エピタキシアル表面層１２でこのゲート
から横方向に離れた部分に、ドレイン２０を構成する拡
散Ｎ型領域が設けられている。又、酸化珪素表面層２２
がエピタキシアル表面層１２上に形成され、この酸化珪
素表面層２２はドレイン２０の一部上に延在させるとと
もに厚さを減少させてゲート１８上及びソース１４の一
部上にも延在させる。エピタキシアル表面層１２の表面
部分内にはゲート１８及びドレイン２０間に電荷キャリ
アドリフト領域２１が延在している。
入した前記の米国特許第４，３００，１５０ 号明細書
に開示されているのと実質的に同じ高電圧ラテラル形二
重拡散ＮチャネルエンハンスメントモードＭＯＳトラン
ジスタ（すなわちＬＤＭＯＳトランジスタ）の構造を図
１に断面図で示す。珪素基板１０はわずかにドーピング
された、すなわち低ドープのＰ導電型であり、これにエ
ピタキシアルＮ型表面層１２が設けられている。このよ
うなエピタキシアル表面層の表面部分内に、これを画成
してＰ型領域１６が拡散され、このＰ型領域とエピタキ
シアル表面層とでＰＮ接合１７を形成し、又、このＰ型
領域１６の表面部分内に、ソース１４を形成するＮ型領
域が拡散されている。ソース１４を越えて延在するＰ型
領域１６の部分は、ゲート１８を構成する表面でチャネ
ルを形成する。エピタキシアル表面層１２でこのゲート
から横方向に離れた部分に、ドレイン２０を構成する拡
散Ｎ型領域が設けられている。又、酸化珪素表面層２２
がエピタキシアル表面層１２上に形成され、この酸化珪
素表面層２２はドレイン２０の一部上に延在させるとと
もに厚さを減少させてゲート１８上及びソース１４の一
部上にも延在させる。エピタキシアル表面層１２の表面
部分内にはゲート１８及びドレイン２０間に電荷キャリ
アドリフト領域２１が延在している。
【０００９】酸化珪素表面層２２によって被覆されてい
ないソース１４の表面部分上には金属化ソース電極２６
が形成され、この電極２６は、ソース１４を越えて延長
するＰ型領域１６の部分上にも延在している。従って、
このソース電極はＰ型基板とオーム接触し、ソースと基
板とが同じ電位となる。この点が、ソースと基板との双
方を接地している高電圧ＭＯＳトランジスタを代表的に
表わすものである。ドレイン２０上には金属化ドレイン
電極２８が形成されている。従って、ドレイン電位によ
って生ぜしめられる電界はドレイン２０からゲート１８
までの長さに沿って直線的に減少する。
ないソース１４の表面部分上には金属化ソース電極２６
が形成され、この電極２６は、ソース１４を越えて延長
するＰ型領域１６の部分上にも延在している。従って、
このソース電極はＰ型基板とオーム接触し、ソースと基
板とが同じ電位となる。この点が、ソースと基板との双
方を接地している高電圧ＭＯＳトランジスタを代表的に
表わすものである。ドレイン２０上には金属化ドレイン
電極２８が形成されている。従って、ドレイン電位によ
って生ぜしめられる電界はドレイン２０からゲート１８
までの長さに沿って直線的に減少する。
【００１０】図１に示すように、又米国特許第４，３０
０，１５０ 号明細書に説明されているように、Ｐ型領
域１６の付近で基板１０とエピタキシアル表面層１２と
の間の接合に、イオン注入されたＰ＋ 埋込み領域３０
ａが設けられている。この埋込み領域は、領域１６とエ
ピタキシアル表面層１２との接合における電界強度を減
少させ、これによりトランジスタの逆降服電圧を高める
作用をする。
０，１５０ 号明細書に説明されているように、Ｐ型領
域１６の付近で基板１０とエピタキシアル表面層１２と
の間の接合に、イオン注入されたＰ＋ 埋込み領域３０
ａが設けられている。この埋込み領域は、領域１６とエ
ピタキシアル表面層１２との接合における電界強度を減
少させ、これによりトランジスタの逆降服電圧を高める
作用をする。
【００１１】図２は図１に断面図で示すトランジスタの
レイアウトを示す平面図である。このレイアウトの図は
ほぼ方形であるも、その下端部には、ソース、ゲート及
びドレインの実効長を高め従って電力を高め且つトラン
ジスタの定格抵抗を低めるために、指合部分が設けられ
ている。図２で１−１線に沿う断面が図１に示すように
なっており、図２中の符号は図１中の符号に対応する。 ドレイン電極２８はゲート電極２４及びソース電極２６
により囲まれており、これら電極２４及び２６はこのレ
イアウトの図の周囲に沿って配置され、その下方に向か
って延在する指状部がこのレイアウトの下部におけるソ
ース及びゲート電極の上方に向って延在する指状部と指
合関係にある。ソース及びゲート電極とその下側のソー
ス領域１４及びゲート領域１８（図２では見えず）とは
レイアウト全体に亘ってドレイン電極２８及びその下側
のドレイン領域２０（図２では見えず）から一定の間隔
に保たれており、この間隔はドリフト領域２１（図２で
は見えず）が酸化珪素表面層２２の下側に存在するよう
な間隔となっている。ソース電極２６には金属接点パッ
ド３１が電気接触している。ゲート電極２４には他の金
属接点パッド３２が電気接触しており、この金属接点パ
ッドはこの目的のためにソース電極２６に形成したスペ
ースを通ってゲート電極２４に到達している。又、外部
高電圧接続バスに接続するための更に他の金属接点パッ
ド３３がドレイン電極２８と電気接触している。図２か
ら明らかなように、外部高電圧接続バスが平行平面でド
レイン接点パッド３３に達するようにするためには、こ
の接続バスがソース及びゲート電極を横切り且つドリフ
ト領域を越えて延在するようにする必要がある。
レイアウトを示す平面図である。このレイアウトの図は
ほぼ方形であるも、その下端部には、ソース、ゲート及
びドレインの実効長を高め従って電力を高め且つトラン
ジスタの定格抵抗を低めるために、指合部分が設けられ
ている。図２で１−１線に沿う断面が図１に示すように
なっており、図２中の符号は図１中の符号に対応する。 ドレイン電極２８はゲート電極２４及びソース電極２６
により囲まれており、これら電極２４及び２６はこのレ
イアウトの図の周囲に沿って配置され、その下方に向か
って延在する指状部がこのレイアウトの下部におけるソ
ース及びゲート電極の上方に向って延在する指状部と指
合関係にある。ソース及びゲート電極とその下側のソー
ス領域１４及びゲート領域１８（図２では見えず）とは
レイアウト全体に亘ってドレイン電極２８及びその下側
のドレイン領域２０（図２では見えず）から一定の間隔
に保たれており、この間隔はドリフト領域２１（図２で
は見えず）が酸化珪素表面層２２の下側に存在するよう
な間隔となっている。ソース電極２６には金属接点パッ
ド３１が電気接触している。ゲート電極２４には他の金
属接点パッド３２が電気接触しており、この金属接点パ
ッドはこの目的のためにソース電極２６に形成したスペ
ースを通ってゲート電極２４に到達している。又、外部
高電圧接続バスに接続するための更に他の金属接点パッ
ド３３がドレイン電極２８と電気接触している。図２か
ら明らかなように、外部高電圧接続バスが平行平面でド
レイン接点パッド３３に達するようにするためには、こ
の接続バスがソース及びゲート電極を横切り且つドリフ
ト領域を越えて延在するようにする必要がある。
【００１２】ドレインをソースに対して５００Ｖの電位
にした場合に図１のトランジスタのドリフト領域２１に
生じる電界分布を図３に示す。この電界分布は、平行平
面内でドリフト領域２１を越え、ゲート電極２４及びソ
ース電極２６を横切って延在する高電圧接続バスにより
生ぜしめられる電界の存在を無視して得られたものであ
る。
にした場合に図１のトランジスタのドリフト領域２１に
生じる電界分布を図３に示す。この電界分布は、平行平
面内でドリフト領域２１を越え、ゲート電極２４及びソ
ース電極２６を横切って延在する高電圧接続バスにより
生ぜしめられる電界の存在を無視して得られたものであ
る。
【００１３】
【実施例】図４ａは本発明によるトランジスタの基本構
造を示す斜視図であり、図１の素子と対応する素子には
図１と同一の符号を付した。この図４ａから明らかなよ
うに、ゲート電極２４とドレイン電極２８との間でドリ
フト領域上にある酸化珪素表面層２２上にはゲート電極
及びドレイン電極間の交差通路を形成する順次の導電性
細条３４，３５，−−−−− ｎが設けられ、これら細
条はこの交差通路を横切る方向に延在する。これら細条
はドーピングされた多結晶珪素（“ポリシリコン”）と
することができ、電位に関し浮動である。その理由は、
これら細条は電気的に接続されていない為である。各細
条が図３に示すようにドリフト領域２１の長さに沿って
変化する電界分布のほぼ一定な増分のみを捕捉するよう
にするためにはこのような細条をできるだけ多く設ける
必要がある。ゲート電極及びドレイン電極間の距離は代
表的に約２４ミクロンとすることができ、ポリシリコン
細条の最小幅は約２ミクロンである。細条間にはスペー
スを必要とする為、１０本以下の細条に対する場所しか
ない。 このような導電性細条の重要性は、このような細条によ
り形成される等価の結合キャパシタンスとドリフト領域
２１における電界分布とを示す図４ｂを参照することに
より理解しうる。ここに、Ｖｄｉはｉ番目の細条におけ
るドリフト領域の電位であり、Ｖｐｉはこの細条の電位
である。従って、この細条とその下側のドリフト領域の
部分との間のキャパシタンスＣｄｉは Ｃｄｉ ＝ Ｋ・ｌｓ ・ｗｓ ／ｔｏｘ −−−
（１）となる。ここに、Ｋは図４ａのドリフト領域
２１上の酸化珪素表面層２２の誘電率によって与えられ
る定数であり、ｌｓ 及びｗｓ は導電性細条の長さ及
び幅であり、ｔｏｘは酸化珪素表面層２２の厚さである
。順次の細条間にも結合キャパシタンスがあること勿論
であるが、これらのキャパシタンスは比較的小さく、電
界分布に殆ど影響を及ぼさない。
造を示す斜視図であり、図１の素子と対応する素子には
図１と同一の符号を付した。この図４ａから明らかなよ
うに、ゲート電極２４とドレイン電極２８との間でドリ
フト領域上にある酸化珪素表面層２２上にはゲート電極
及びドレイン電極間の交差通路を形成する順次の導電性
細条３４，３５，−−−−− ｎが設けられ、これら細
条はこの交差通路を横切る方向に延在する。これら細条
はドーピングされた多結晶珪素（“ポリシリコン”）と
することができ、電位に関し浮動である。その理由は、
これら細条は電気的に接続されていない為である。各細
条が図３に示すようにドリフト領域２１の長さに沿って
変化する電界分布のほぼ一定な増分のみを捕捉するよう
にするためにはこのような細条をできるだけ多く設ける
必要がある。ゲート電極及びドレイン電極間の距離は代
表的に約２４ミクロンとすることができ、ポリシリコン
細条の最小幅は約２ミクロンである。細条間にはスペー
スを必要とする為、１０本以下の細条に対する場所しか
ない。 このような導電性細条の重要性は、このような細条によ
り形成される等価の結合キャパシタンスとドリフト領域
２１における電界分布とを示す図４ｂを参照することに
より理解しうる。ここに、Ｖｄｉはｉ番目の細条におけ
るドリフト領域の電位であり、Ｖｐｉはこの細条の電位
である。従って、この細条とその下側のドリフト領域の
部分との間のキャパシタンスＣｄｉは Ｃｄｉ ＝ Ｋ・ｌｓ ・ｗｓ ／ｔｏｘ −−−
（１）となる。ここに、Ｋは図４ａのドリフト領域
２１上の酸化珪素表面層２２の誘電率によって与えられ
る定数であり、ｌｓ 及びｗｓ は導電性細条の長さ及
び幅であり、ｔｏｘは酸化珪素表面層２２の厚さである
。順次の細条間にも結合キャパシタンスがあること勿論
であるが、これらのキャパシタンスは比較的小さく、電
界分布に殆ど影響を及ぼさない。
【００１４】本発明の変形例である図５ａを参照するに
、本例のトランジスタは図４ａのトランジスタと同じで
あるが、このトランジスタの表面に対し平行な平面内に
延在しドレイン電極２８に接続された外部高電圧接続バ
ス３６を更に有している。導電性細条上には低温プラズ
マにより堆積した酸化物（ＬＴＯ）のような誘電体被膜
が形成されている。細長状の金属接続バス３６は導電性
細条より成る交差通路に沿って且つこれら細条上の酸化
物に接触して延在する。ゲート電極２４及びソース電極
２６は図示のように接続バス３６が横切るギャップを形
成する不連続部を有している。
、本例のトランジスタは図４ａのトランジスタと同じで
あるが、このトランジスタの表面に対し平行な平面内に
延在しドレイン電極２８に接続された外部高電圧接続バ
ス３６を更に有している。導電性細条上には低温プラズ
マにより堆積した酸化物（ＬＴＯ）のような誘電体被膜
が形成されている。細長状の金属接続バス３６は導電性
細条より成る交差通路に沿って且つこれら細条上の酸化
物に接触して延在する。ゲート電極２４及びソース電極
２６は図示のように接続バス３６が横切るギャップを形
成する不連続部を有している。
【００１５】この構造により得られる等価の結合キャパ
シタンス回路を図５ｂに示す。ここに、Ｖｄ はドレイ
ン電極２８の電位であり、従って接続バス３６の電位で
もある。各導電性細条の位置で接続バス３６とドリフト
領域２１との間に直列の２つの結合キャパシタンスがあ
る。すなわち、ｉ番目の細条の位置に接続バス３６及び
この細条間の結合キャパシタンスＣｃｉと、この細条及
びドリフト領域２１間の結合キャパシタンスＣｄｉとが
ある。ｉ番目の細条の電位をｖｐｉで示し、この細条の
下側のドリフト領域２１の部分の電位をｖｄｉで示すと
、この細条とドリフト領域との間の電圧ｖｐ はｖｐｉ
−ｖｄｉとなり、キャパシタンスＣｄｉの両端間に存在
する。接続バス３６とドリフト領域との間の電圧をＶｏ
で示すと、この電圧は直列のキャパシタンスＣｃｉ及
びＣｄｉの両端間に存在する。従って、ｖｐ ＝Ｖｏ
・Ｃｃｉ／（Ｃｃｉ＋Ｃｄｉ）＝Ｖｏ ／（１＋Ｃｄｉ
／Ｃｃｉ） −−−（２）となる。これより明らかな
ように、Ｃｃｉ＜＜Ｃｄｉの場合には、ｖｐ はほぼ零
となる。 キャパシタンスＣｃｉは Ｃｃｉ＝Ｋ・ｗｉ ・ｗｓ ／ｔｉ −−−
（３） で与えられる。ここに、ｗｉ は高電圧接続バ
ス３３の幅であり、ｔｉ は導電性細条上の被膜層の厚
さである。接続バスの幅ｗｉ は細条の長さｌｓ より
も著しく小さく、厚さｔｏｘ及びｔｉ は互いにほぼ等
しい為、式（１） 及び（３） を互いに比較すること
から明らかなように、ＣｃｉはＣｄｉよりも著しく小さ
く、従って式（２） からｖｐ はほぼ零となる。この
ことは、導電性細条がその下側のドリフト領域２１の部
分とほぼ同じ電位となり、従ってドリフト領域２１は接
続バス３６により生ぜしめられる電界から有効に遮蔽さ
れるということを意味する。
シタンス回路を図５ｂに示す。ここに、Ｖｄ はドレイ
ン電極２８の電位であり、従って接続バス３６の電位で
もある。各導電性細条の位置で接続バス３６とドリフト
領域２１との間に直列の２つの結合キャパシタンスがあ
る。すなわち、ｉ番目の細条の位置に接続バス３６及び
この細条間の結合キャパシタンスＣｃｉと、この細条及
びドリフト領域２１間の結合キャパシタンスＣｄｉとが
ある。ｉ番目の細条の電位をｖｐｉで示し、この細条の
下側のドリフト領域２１の部分の電位をｖｄｉで示すと
、この細条とドリフト領域との間の電圧ｖｐ はｖｐｉ
−ｖｄｉとなり、キャパシタンスＣｄｉの両端間に存在
する。接続バス３６とドリフト領域との間の電圧をＶｏ
で示すと、この電圧は直列のキャパシタンスＣｃｉ及
びＣｄｉの両端間に存在する。従って、ｖｐ ＝Ｖｏ
・Ｃｃｉ／（Ｃｃｉ＋Ｃｄｉ）＝Ｖｏ ／（１＋Ｃｄｉ
／Ｃｃｉ） −−−（２）となる。これより明らかな
ように、Ｃｃｉ＜＜Ｃｄｉの場合には、ｖｐ はほぼ零
となる。 キャパシタンスＣｃｉは Ｃｃｉ＝Ｋ・ｗｉ ・ｗｓ ／ｔｉ −−−
（３） で与えられる。ここに、ｗｉ は高電圧接続バ
ス３３の幅であり、ｔｉ は導電性細条上の被膜層の厚
さである。接続バスの幅ｗｉ は細条の長さｌｓ より
も著しく小さく、厚さｔｏｘ及びｔｉ は互いにほぼ等
しい為、式（１） 及び（３） を互いに比較すること
から明らかなように、ＣｃｉはＣｄｉよりも著しく小さ
く、従って式（２） からｖｐ はほぼ零となる。この
ことは、導電性細条がその下側のドリフト領域２１の部
分とほぼ同じ電位となり、従ってドリフト領域２１は接
続バス３６により生ぜしめられる電界から有効に遮蔽さ
れるということを意味する。
【００１６】ドレイン電位はドレイン電極における電圧
Ｖｄ からソース電極における零ボルトに減少する為、
前述したようにドレイン電極及びゲート電極間の導電性
細条の個数が増大するにつれて高電圧バスからのドリフ
ト領域の遮蔽がますます有効になる。この個数を最大に
するために本発明は２つの実施例のいずれかを採用する
。 第１の実施例はドレイン電極とゲート電極との間で導電
性細条より成る交差通路に沿ってより多くのこれら導電
性細条を配置しうるようにトランジスタの長さを長くす
ることにあり、この実施例によるレイアウトを図６に示
す。第２の実施例では図７に示すように、高電圧接続バ
スを方形のレイアウトの隅部に配置し且つこの高電圧接
続バスに隣接するドレイン電極の部分に曲線の肩部を設
け、これによりトランジスタの面積を増大せしめること
なくドリフト領域をこの隅部において伸長させる。
Ｖｄ からソース電極における零ボルトに減少する為、
前述したようにドレイン電極及びゲート電極間の導電性
細条の個数が増大するにつれて高電圧バスからのドリフ
ト領域の遮蔽がますます有効になる。この個数を最大に
するために本発明は２つの実施例のいずれかを採用する
。 第１の実施例はドレイン電極とゲート電極との間で導電
性細条より成る交差通路に沿ってより多くのこれら導電
性細条を配置しうるようにトランジスタの長さを長くす
ることにあり、この実施例によるレイアウトを図６に示
す。第２の実施例では図７に示すように、高電圧接続バ
スを方形のレイアウトの隅部に配置し且つこの高電圧接
続バスに隣接するドレイン電極の部分に曲線の肩部を設
け、これによりトランジスタの面積を増大せしめること
なくドリフト領域をこの隅部において伸長させる。
【００１７】図６の方形のレイアウトを参照するに、高
電圧接続バス３６はドレイン接点パッド３３に接続され
且つ図５ａで前述したように不連続部を形成したレイア
ウトの上部でのゲート電極２４及びソース電極２６中の
ギャップを横切っている。更にこのレイアウトの上側部
分はこの部分でのドリフト領域の長さを増大させるよう
に拡張され、これにより、接続バス３６が延在する交差
通路に沿ってゲート電極２４とドレイン電極２８との間
に多数の導電性細条４０を設けうるようになる。図６で
は例えば、ドリフト領域が７５ミクロンに拡張されてい
るレイアウトの上側部分の領域を除いてドリフト領域を
４５ミクロンとしうる。導電性細条の幅を２〜３ミクロ
ンとすると、交差通路中に約４３本の導電性細条を設け
ることができ、これに続いて接続バスをドリフト領域の
上方に設ける。
電圧接続バス３６はドレイン接点パッド３３に接続され
且つ図５ａで前述したように不連続部を形成したレイア
ウトの上部でのゲート電極２４及びソース電極２６中の
ギャップを横切っている。更にこのレイアウトの上側部
分はこの部分でのドリフト領域の長さを増大させるよう
に拡張され、これにより、接続バス３６が延在する交差
通路に沿ってゲート電極２４とドレイン電極２８との間
に多数の導電性細条４０を設けうるようになる。図６で
は例えば、ドリフト領域が７５ミクロンに拡張されてい
るレイアウトの上側部分の領域を除いてドリフト領域を
４５ミクロンとしうる。導電性細条の幅を２〜３ミクロ
ンとすると、交差通路中に約４３本の導電性細条を設け
ることができ、これに続いて接続バスをドリフト領域の
上方に設ける。
【００１８】図７に示す実施例では、ゲート電極２４及
びソース電極２６の１つの隅部に形成したギャップを通
して高電圧接続バス３６をドレイン接点パッド３３まで
延在させている。このギャップに対向するドレイン電極
２８の部分に湾曲肩部を設けることにより、この隅部に
おけるドリフト領域の長さが可成り増大される。従って
、レイアウトを小さくするか或いは全く拡張することな
く、接続バスにより生ぜしめられる電界からドリフト領
域を適切に遮蔽するのに充分な本数の導電性細条に対す
る充分なスペースをゲート電極とソース電極との間に得
ることができる。
びソース電極２６の１つの隅部に形成したギャップを通
して高電圧接続バス３６をドレイン接点パッド３３まで
延在させている。このギャップに対向するドレイン電極
２８の部分に湾曲肩部を設けることにより、この隅部に
おけるドリフト領域の長さが可成り増大される。従って
、レイアウトを小さくするか或いは全く拡張することな
く、接続バスにより生ぜしめられる電界からドリフト領
域を適切に遮蔽するのに充分な本数の導電性細条に対す
る充分なスペースをゲート電極とソース電極との間に得
ることができる。
【００１９】図８は、高電圧接続バスを交差させるギャ
ップを設けるのにゲート電極及びソース電極に不連続部
をいかにして形成しうるかを示す。ゲート電極２４及び
ソース電極２６の双方によって（酸化物層を介して）部
分的に被覆されているＮ型ソース１４は、これら電極が
終端する直前に終端しており、これら電極は同時に終端
している。これによりゲート１８のＰ型チャネルと図１
に示すようにこのゲート１８が連続部分となるＰ型領域
１６とのみをギャップにまたがって連続するように残し
ている。これにより、Ｎ型ドリフト領域をこれとＰ型領
域１６との間に存在するダイオード接合により有効に終
端させている。領域１６及び１８の露出表面上には酸化
物被膜が堆積され、導電性細条の列がこの酸化物被膜に
またがって連続している。
ップを設けるのにゲート電極及びソース電極に不連続部
をいかにして形成しうるかを示す。ゲート電極２４及び
ソース電極２６の双方によって（酸化物層を介して）部
分的に被覆されているＮ型ソース１４は、これら電極が
終端する直前に終端しており、これら電極は同時に終端
している。これによりゲート１８のＰ型チャネルと図１
に示すようにこのゲート１８が連続部分となるＰ型領域
１６とのみをギャップにまたがって連続するように残し
ている。これにより、Ｎ型ドリフト領域をこれとＰ型領
域１６との間に存在するダイオード接合により有効に終
端させている。領域１６及び１８の露出表面上には酸化
物被膜が堆積され、導電性細条の列がこの酸化物被膜に
またがって連続している。
【００２０】図６におけるように拡張したほぼ方形のレ
イアウトを有する高電圧トランジスタは２種類のドーピ
ングしたポリシリコン細条を交互に配置して成る交差通
路を以って構成した。第１の種類の細条に対してはＣｃ
ｉを１．５５×１０−１５Ｆとし且つＣｄｉを１．２
×１０−１４Ｆとし、第２の種類の細条に対してはＣｃ
ｉを１．３ ×１０−１５Ｆとし且つＣｄｉを７．６
×１０−１４Ｆとした。第１の種類の細条の列は堆積及
びパターン化後に酸化し、これにより、互いに短絡する
おそれなく第１の種類の細条の列の細条に第２の種類の
細条の列の細条を接近させて或いは部分的に重ならせて
配置しうるようする。このようなトランジスタは以下の
他のパラメータをも有する。ドリフト領域２１：４５ミ
クロンであるが上部で １２０ミクロンまで拡張した。 酸化珪素表面層 ：ドリフト領域２１上で０．８５ミ
クロンの厚さとした。ポリシリコン細条：４３本の細条
を互いに０．２５ミクロン離して設け、その上に１ミク
ロンの酸化物層を設けた；第１の種類の細条の各々は１
００ ミクロンの長さ及び３ミクロンの幅とし、第２の
種類の細条の各々は７５ミクロンの長さ及び２．５ ミ
クロンの幅とした。 接続バス ：１５ミクロンの幅及び１ミ
クロンの厚さの方形の金属細条とした。
イアウトを有する高電圧トランジスタは２種類のドーピ
ングしたポリシリコン細条を交互に配置して成る交差通
路を以って構成した。第１の種類の細条に対してはＣｃ
ｉを１．５５×１０−１５Ｆとし且つＣｄｉを１．２
×１０−１４Ｆとし、第２の種類の細条に対してはＣｃ
ｉを１．３ ×１０−１５Ｆとし且つＣｄｉを７．６
×１０−１４Ｆとした。第１の種類の細条の列は堆積及
びパターン化後に酸化し、これにより、互いに短絡する
おそれなく第１の種類の細条の列の細条に第２の種類の
細条の列の細条を接近させて或いは部分的に重ならせて
配置しうるようする。このようなトランジスタは以下の
他のパラメータをも有する。ドリフト領域２１：４５ミ
クロンであるが上部で １２０ミクロンまで拡張した。 酸化珪素表面層 ：ドリフト領域２１上で０．８５ミ
クロンの厚さとした。ポリシリコン細条：４３本の細条
を互いに０．２５ミクロン離して設け、その上に１ミク
ロンの酸化物層を設けた；第１の種類の細条の各々は１
００ ミクロンの長さ及び３ミクロンの幅とし、第２の
種類の細条の各々は７５ミクロンの長さ及び２．５ ミ
クロンの幅とした。 接続バス ：１５ミクロンの幅及び１ミ
クロンの厚さの方形の金属細条とした。
【００２１】上述したところから明らかなように、ＭＯ
Ｓトランジスタのレイアウトは円形にすることが考えら
れるが、方形又は（楕円のような）ほぼ方形のレイアウ
トが好ましい。その理由は、１個所のみの領域でこれを
拡張しうる為である。円形のレイアウトの拡張にはトラ
ンジスタの全領域を不所望に増大させる必要がある。そ
の理由は、接続バスが延在する交差通路に沿ってドリフ
ト領域の長さを延長させる必要があるにすぎない為であ
る。
Ｓトランジスタのレイアウトは円形にすることが考えら
れるが、方形又は（楕円のような）ほぼ方形のレイアウ
トが好ましい。その理由は、１個所のみの領域でこれを
拡張しうる為である。円形のレイアウトの拡張にはトラ
ンジスタの全領域を不所望に増大させる必要がある。そ
の理由は、接続バスが延在する交差通路に沿ってドリフ
ト領域の長さを延長させる必要があるにすぎない為であ
る。
【００２２】又、前述した従来の文献にて採用されてい
るようにレイアウトの全体の上に導電性細条を配置する
のではなく、交差通路に沿ってのみ導電性細条の列を配
置する必要があること明らかである。
るようにレイアウトの全体の上に導電性細条を配置する
のではなく、交差通路に沿ってのみ導電性細条の列を配
置する必要があること明らかである。
【００２３】本発明は上述した実施例のみに限定されず
、幾多の変更を加えうること勿論である。特に、ドレイ
ンがソース及びゲートにより囲まれ、電荷キャリアドリ
フト領域がドレインとゲートとの間に延在しているレイ
アウトを有する限り種々の他のＭＯＳトランジスタ構造
を採用しうる。
、幾多の変更を加えうること勿論である。特に、ドレイ
ンがソース及びゲートにより囲まれ、電荷キャリアドリ
フト領域がドレインとゲートとの間に延在しているレイ
アウトを有する限り種々の他のＭＯＳトランジスタ構造
を採用しうる。
【図１】本発明によるトランジスタに採用しうる高電圧
ＭＯＳトランジスタの構造を示す断面図である。
ＭＯＳトランジスタの構造を示す断面図である。
【図２】図１のトランジスタの代表的なレイアウトを示
す平面図である。
す平面図である。
【図３】図１のトランジスタのドリフト領域における電
界分布を示す線図である。
界分布を示す線図である。
【図４】図４ａは、本発明によるトランジスタの基本構
造を示す斜視図及び図４ｂはこの構造に含まれる結合キ
ャパシタンスを示す線図である。
造を示す斜視図及び図４ｂはこの構造に含まれる結合キ
ャパシタンスを示す線図である。
【図５】図５ａは、図４ａのトランジスタを本発明によ
り変形してこれに高電圧外部接続バスを接続したものを
示す斜視図及び図５ｂは、この変形構造の変形結合キャ
パシタンスを示す線図である。
り変形してこれに高電圧外部接続バスを接続したものを
示す斜視図及び図５ｂは、この変形構造の変形結合キャ
パシタンスを示す線図である。
【図６】図４ａ及び５ａのトランジスタのドリフト領域
上の導電性細条により生ぜしめられる結合キャパシタン
スを示す線図である。
上の導電性細条により生ぜしめられる結合キャパシタン
スを示す線図である。
【図７】図４ａ及び５ａのトランジスタのドリフト領域
上の導電性細条により生ぜしめられる結合キャパシタン
スを示す線図である。
上の導電性細条により生ぜしめられる結合キャパシタン
スを示す線図である。
【図８】図５ａに示す高電圧接続バスに対するギャップ
を形成するためにソース電極及びゲート電極にいかに不
連続部を形成しうるかを詳細に示す線図である。
を形成するためにソース電極及びゲート電極にいかに不
連続部を形成しうるかを詳細に示す線図である。
１０ 基板
１２ エピタキシアル表面層
１４ ソース
１６ Ｐ型領域
１８ ゲート
２０ ドレイン
２１ 電荷キャリアドリフト領域
２２ 酸化珪素表面層
２４ ゲート電極
２６ ソース電極
２８ ドレイン電極
３０ａ 埋込み領域
３１，３２，３３ 金属接点パッド
３４，３５，４０ 導電性細条
３６ 外部高電圧接続バス
Claims (7)
- 【請求項１】 ソース、ゲート及びドレインを有する
高電圧電界効果トランジスタを具える半導体装置であっ
て、この電界効果トランジスタは更にその表面でゲート
からドレインまで延在する電荷キャリアドリフト領域と
ソース、ゲート及びドレインに対するそれぞれの電極と
を有し、前記のドリフト領域は第１誘電体層により被覆
され、細長状の高電圧接続バスがこの誘電体層を越えて
ドレイン電極まで延在している当該半導体装置において
、前記の第１誘電体層上に複数本の導電性細条を順次に
配置して交差通路を形成し、前記の導電性細条を前記の
交差通路の方向に対しほぼ直交する方向に延在させ、こ
れら導電性細条の長さは前記の接続バスの幅よりも可成
り長くし、これら導電性細条の幅は前記の接続バスの幅
よりも狭くし、前記の導電性細条を第２誘電体層により
被覆し、前記の接続バスをこの第２誘電体層上に支持し
て前記の交差通路を越えて延在させたことを特徴とする
半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において
、前記のトランジスタは、ドレインがその横方向でソー
ス及びゲートにより囲まれている囲みレイアウトを有し
ており、ゲート電極及びソース電極は、前記の接続バス
が通るギャップを形成する不連続部を有していることを
特徴とする半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において
、前記の囲みレイアウトをほぼ方形とし、前記のソース
及びゲートがその周囲を囲んでいることを特徴とする半
導体装置。 - 【請求項４】 請求項３に記載の半導体装置において
、前記のレイアウトの一端部において、前記のドレイン
が前記のソース及びゲートの指状延長部と指合した指状
延長部を有し、これによりソース、ゲート及びドレイン
の実効長を増大させたことを特徴とする半導体装置。 - 【請求項５】 請求項４に記載の半導体装置において
、前記の方形のレイアウトの、前記の一端部と対向する
他端部においてドレイン電極とゲート電極との間の距離
を長くし、前記の交差通路と、ソース電極及びゲート電
極における前記のギャップとを前記の他端部に位置させ
て前記の交差通路の長さを増大させ、前記の接続バスを
前記の交差通路に沿い且つ前記のギャップを通って延在
させ、この接続バスを前記のレイアウトの前記の他端部
において前記のトランジスタから外部に導出したことを
特徴とする半導体装置。 - 【請求項６】 請求項４に記載の半導体装置において
、前記のドレイン電極が前記のレイアウトの隅部に対向
して曲線状の肩部を有し、これによりこの隅部でドリフ
ト領域の長さと、ドレイン電極とゲート電極及びソース
電極との間の前記の交差通路の長さとを増大させ、ゲー
ト電極及びソース電極における前記の不連続部を前記の
隅部でこれらゲート電極及びソース電極に形成し、前記
の接続バスを、前記の交差通路を越え且つ前記の不連続
部より成るギャップを通って延在させて前記の隅部で電
界効果トランジスタの外部に導出させたことを特徴とす
る半導体装置。 - 【請求項７】 請求項２に記載の半導体装置において
、ゲート電極及びソース電極における前記の不連続部で
、これら不連続部と対応する不連続部を前記のソースに
も形成し、ゲート電極及びソース電極における前記の不
連続部の各端部はソースにおける前記の不連続部の対応
する端部を越えて延在させ、前記のゲートは中断するこ
となくゲート電極及びソース電極における前記の不連続
部にまたがって連続させ、順次に配置した前記の導電性
細条より成る交差通路は前記のゲートと前記のソースに
おける不連続部とを横切って連続させ、前記の導電性細
条が前記の接続バスを、ソース電極及びゲート電極にお
ける前記の不連続部より成るギャップを横切るように支
持したことを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/525288 | 1990-05-17 | ||
| US07/525,288 US5040045A (en) | 1990-05-17 | 1990-05-17 | High voltage MOS transistor having shielded crossover path for a high voltage connection bus |
Publications (2)
| Publication Number | Publication Date |
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| JPH04229658A true JPH04229658A (ja) | 1992-08-19 |
| JPH0770729B2 JPH0770729B2 (ja) | 1995-07-31 |
Family
ID=24092646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3140692A Expired - Fee Related JPH0770729B2 (ja) | 1990-05-17 | 1991-05-17 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5040045A (ja) |
| EP (1) | EP0458381B1 (ja) |
| JP (1) | JPH0770729B2 (ja) |
| DE (1) | DE69118242T2 (ja) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |