JP2957118B2 - 強い電界に対する保護構造を備えた半導体装置 - Google Patents
強い電界に対する保護構造を備えた半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は強い電界に対する保
護構造を備えた集積装置に関するものであり、「強い」
とは、装置の破壊に至る臨界フィールドに近い電界を意
味するものとする。
護構造を備えた集積装置に関するものであり、「強い」
とは、装置の破壊に至る臨界フィールドに近い電界を意
味するものとする。
【０００２】
【従来の技術】この分野の通常の技術水準を有する者
は、「電界プレート」構造として知られるものに通じて
いるが、それは、半導体基板における集積部品を外部電
界あるいは部品に印加される電圧により生成される電界
から保護するために、半導体基板を覆うように形成され
るものである。そのような構造は、典型的には、高電圧
装置（数十から数百ボルトの範囲である）の正しい動作
を確保するために用いられている。
は、「電界プレート」構造として知られるものに通じて
いるが、それは、半導体基板における集積部品を外部電
界あるいは部品に印加される電圧により生成される電界
から保護するために、半導体基板を覆うように形成され
るものである。そのような構造は、典型的には、高電圧
装置（数十から数百ボルトの範囲である）の正しい動作
を確保するために用いられている。
【０００３】関係する問題を説明するために、例とし
て、ＲＥＳＵＲＦ（REduced SURfaceField ）状態で動
作するＮチャネルＤＭＯＳ横形トランジスタで、通常バ
イパスされるソースおよび基板領域と、ゲート電極と、
ドリフト領域として知られる低濃度ドープＮ- 領域とＮ
+ 型の接点領域により形成されるドレイン領域とを有す
るものの場合を考える。そのようなトランジスタが図１
に示されており、それは、Ｐ- 型基板２を含むウェハ
１、ドリフト領域４を形成するＮ- 型のエピタキシャル
層３を含んでいる。エピタキシャル層３はＰ型基板領域
５を収容し、その基板領域５はソース領域６を収容して
おり、このソース領域６は、接点７によりＰ+ ドープ領
域８を介して電気的に基板領域５に接続されている。ポ
リシリコンからなるゲート部１０は、ウェハ１の表面１
１上を伸びており、その下の基板領域５およびエピタキ
シャル層３から、薄い酸化物層１３により、又、ドリフ
ト領域４の上に伸びる厚いフィールド酸化物層１４の一
部により、電気的に絶縁されている。フィールド酸化物
層１４は、Ｎ+ 型ドレイン領域１５により中断されてい
る。ウェハ１の表面１１およびゲート部１０の上に、Ｐ
ＳＧ（Phosphorous Silicon Glass 、リンシリケートガ
ラス）の絶縁層１６が伸びており、ソース接点７、ゲー
ト接点２０、ドレイン接点２１により中断されている。
この装置は、パッシベーション層２２により被覆されて
いる。
て、ＲＥＳＵＲＦ（REduced SURfaceField ）状態で動
作するＮチャネルＤＭＯＳ横形トランジスタで、通常バ
イパスされるソースおよび基板領域と、ゲート電極と、
ドリフト領域として知られる低濃度ドープＮ- 領域とＮ
+ 型の接点領域により形成されるドレイン領域とを有す
るものの場合を考える。そのようなトランジスタが図１
に示されており、それは、Ｐ- 型基板２を含むウェハ
１、ドリフト領域４を形成するＮ- 型のエピタキシャル
層３を含んでいる。エピタキシャル層３はＰ型基板領域
５を収容し、その基板領域５はソース領域６を収容して
おり、このソース領域６は、接点７によりＰ+ ドープ領
域８を介して電気的に基板領域５に接続されている。ポ
リシリコンからなるゲート部１０は、ウェハ１の表面１
１上を伸びており、その下の基板領域５およびエピタキ
シャル層３から、薄い酸化物層１３により、又、ドリフ
ト領域４の上に伸びる厚いフィールド酸化物層１４の一
部により、電気的に絶縁されている。フィールド酸化物
層１４は、Ｎ+ 型ドレイン領域１５により中断されてい
る。ウェハ１の表面１１およびゲート部１０の上に、Ｐ
ＳＧ（Phosphorous Silicon Glass 、リンシリケートガ
ラス）の絶縁層１６が伸びており、ソース接点７、ゲー
ト接点２０、ドレイン接点２１により中断されている。
この装置は、パッシベーション層２２により被覆されて
いる。
【０００４】
【発明が解決しようとする課題】図１のトランジスタが
高い逆電圧ＶDSS （ソースおよびゲートをバイパスした
ドレイン−ソース電圧）に耐えるようにするためには、
ウェハ１の様々な領域を適切にドープし、酸化物層（ゲ
ート酸化物、ＰＳＧ酸化物）を正しいサイズとするだけ
ではなく、メタル製のゲートおよびドレイン領域１５お
よびドレイン接点２１も正しいサイズとすることによ
り、表面近くでピーク電界（図１における、等電位線の
密集）が形成されるのを防止する必要がある。そのよう
なピーク電界により、装置が寿命前に破壊されることが
ある。
高い逆電圧ＶDSS （ソースおよびゲートをバイパスした
ドレイン−ソース電圧）に耐えるようにするためには、
ウェハ１の様々な領域を適切にドープし、酸化物層（ゲ
ート酸化物、ＰＳＧ酸化物）を正しいサイズとするだけ
ではなく、メタル製のゲートおよびドレイン領域１５お
よびドレイン接点２１も正しいサイズとすることによ
り、表面近くでピーク電界（図１における、等電位線の
密集）が形成されるのを防止する必要がある。そのよう
なピーク電界により、装置が寿命前に破壊されることが
ある。
【０００５】更に、構造が信頼できるものであるために
は、即ち、最大破壊電圧が時とともに変化するのを避け
るためには、ドリフト領域４の上の誘電体層１４，１
６，２２における電気伝導現象、即ち、電荷の移動現象
（それはウェハ１の電界の値を変えることになる）を阻
止する必要がある。言い換えれば、この構造の信頼性
は、経時変化しないソース／ドレインとゲート電極間の
電位分布に依存している。
は、即ち、最大破壊電圧が時とともに変化するのを避け
るためには、ドリフト領域４の上の誘電体層１４，１
６，２２における電気伝導現象、即ち、電荷の移動現象
（それはウェハ１の電界の値を変えることになる）を阻
止する必要がある。言い換えれば、この構造の信頼性
は、経時変化しないソース／ドレインとゲート電極間の
電位分布に依存している。
【０００６】ドレインとソース／ゲート電極間に、ある
いはもっと一般的に言って、高電圧電極と低電圧電極間
に、電圧を分布させる従来の方法は、例えば、アイ・イ
ー・イー・イー、カタログナンバー９４ＣＨ３３７７−
９、１９９４年５月３１日〜６月２日、スイス、ダヴォ
スにて開催のパワー半導体デバイスおよびＩＣに関する
第６回国際シンポジウムにおける、Ｋ・エンドウ、Ｙ・
ババ、Ｙ・ウドウ、Ｍ・ヤスイおよびＹ・サノによる
「新電界緩和構造を有する５００Ｖ １Ａ １−チップ
インバータＩＣ」（"A 500V 1A 1-Chip Inverter IC wi
th a New Electric Field Reduction Structure", by
K. Endo, Y. Baba, Y. Udo, M. Yasui andY. Sano, Pro
c. of the 6th Internat. Symposium on Power Semicon
ductor Device & IC's, Davos Switzerland, 31 May -
2 June, 1994, IEEE Cat. n. 94CH3377-9 ）に説明され
ているＳＩＰＯ（Semi-Insulated Polycrystalline Sil
icon、半絶縁性多結晶シリコン）のような抵抗性の物質
を用いることである。しかし、そのような解決方法では
本構造の信頼性を確実なものとすることはできない。な
ぜなら、物質の電気的な特性は、温度や印加される電圧
とともに変化するからである。
いはもっと一般的に言って、高電圧電極と低電圧電極間
に、電圧を分布させる従来の方法は、例えば、アイ・イ
ー・イー・イー、カタログナンバー９４ＣＨ３３７７−
９、１９９４年５月３１日〜６月２日、スイス、ダヴォ
スにて開催のパワー半導体デバイスおよびＩＣに関する
第６回国際シンポジウムにおける、Ｋ・エンドウ、Ｙ・
ババ、Ｙ・ウドウ、Ｍ・ヤスイおよびＹ・サノによる
「新電界緩和構造を有する５００Ｖ １Ａ １−チップ
インバータＩＣ」（"A 500V 1A 1-Chip Inverter IC wi
th a New Electric Field Reduction Structure", by
K. Endo, Y. Baba, Y. Udo, M. Yasui andY. Sano, Pro
c. of the 6th Internat. Symposium on Power Semicon
ductor Device & IC's, Davos Switzerland, 31 May -
2 June, 1994, IEEE Cat. n. 94CH3377-9 ）に説明され
ているＳＩＰＯ（Semi-Insulated Polycrystalline Sil
icon、半絶縁性多結晶シリコン）のような抵抗性の物質
を用いることである。しかし、そのような解決方法では
本構造の信頼性を確実なものとすることはできない。な
ぜなら、物質の電気的な特性は、温度や印加される電圧
とともに変化するからである。
【０００７】知られている他の解決方法は、様々なデザ
インのフローティング電界プレートを用いることである
が、固定電位に接続されず、それ自体不安定なフローテ
ィング電極を用いるのは満足すべきものではない。
インのフローティング電界プレートを用いることである
が、固定電位に接続されず、それ自体不安定なフローテ
ィング電極を用いるのは満足すべきものではない。
【０００８】ＤＭＯＳ横形トランジスタに関する上記の
考察は、Ｎ- 層に埋め込まれたＰ+、Ｎ+ 領域を有する
簡単なダイオードから始め、他のどんなタイプの高電圧
構造にも当てはまる。
考察は、Ｎ- 層に埋め込まれたＰ+、Ｎ+ 領域を有する
簡単なダイオードから始め、他のどんなタイプの高電圧
構造にも当てはまる。
【０００９】本発明の目的は、高電圧集積装置におい
て、電界に対して保護となり、又、高い破壊電圧を保証
することや、時間に対して安定で温度の影響を受けない
保護を考慮した信頼できる構造を提供することである。
て、電界に対して保護となり、又、高い破壊電圧を保証
することや、時間に対して安定で温度の影響を受けない
保護を考慮した信頼できる構造を提供することである。
【００１０】
【課題を解決するための手段】本発明によれば、特許請
求の範囲の請求項１に記載されているように、電界に対
する保護となる構造を備えた集積装置が提供される。
求の範囲の請求項１に記載されているように、電界に対
する保護となる構造を備えた集積装置が提供される。
【００１１】実際のところ、本発明によれば、正および
負の電極間に互いに入り込む電界プレートが提供され、
それが、前述のＤＭＯＳトランジスタのような装置部品
が集積される半導体物質のウェハにおいて、強い電界が
ウェハに形成されるのを防ぐ仕方で、そして特にドリフ
ト領域を上部の誘電体層における電荷の移動の影響から
保護する仕方で、等電位線を分布させるのに貢献する。
負の電極間に互いに入り込む電界プレートが提供され、
それが、前述のＤＭＯＳトランジスタのような装置部品
が集積される半導体物質のウェハにおいて、強い電界が
ウェハに形成されるのを防ぐ仕方で、そして特にドリフ
ト領域を上部の誘電体層における電荷の移動の影響から
保護する仕方で、等電位線を分布させるのに貢献する。
【００１２】以下、多くの好ましい、しかし限定を意図
したものではない、実施の形態が、例示のために添付図
面を参照しながら説明される。
したものではない、実施の形態が、例示のために添付図
面を参照しながら説明される。
【００１３】
【発明の実施の形態】図２には、図１と共通の部品（半
導体物質のウェハ１内とその上に形成されたＤＭＯＳト
ランジスタ領域）が、更に説明することなしに同じ部品
番号体系を用いて、示されており、明瞭化のために、薄
いゲート酸化物層１３およびパッシベーション層２２
は、図２および図１０〜図１２には示されていない。た
だし、ソース領域６は第１の装置領域を示し、ドレイン
領域１５は第２の装置領域を示している。
導体物質のウェハ１内とその上に形成されたＤＭＯＳト
ランジスタ領域）が、更に説明することなしに同じ部品
番号体系を用いて、示されており、明瞭化のために、薄
いゲート酸化物層１３およびパッシベーション層２２
は、図２および図１０〜図１２には示されていない。た
だし、ソース領域６は第１の装置領域を示し、ドレイン
領域１５は第２の装置領域を示している。
【００１４】図２の実施の形態において、保護構造は、
ウェハ１の上に、ゲート接点３０およびドレイン接点３
１によって形成されており、それらの接点は、それぞれ
指状部３２，３３を備えた櫛形部３４，３５の形状を示
している。これら２つの櫛形部３４，３５は相互に組み
合わされ、即ち、相互に入り込んでおり、１つの櫛形部
３４，３５の各指状部３２，３３は、非接触状態で、他
の櫛形部３５，３４の隣り合う２本の指状部３２，３３
の間に挿入されている（図３も参照）。図２の実施の形
態において、指状部３２、３３はすべて同じ形状、即
ち、方形であり、又、同じサイズである。パッシベーシ
ョン層（図示されていない）は、指状部３２と３３との
間の隙間に挿入されている。
ウェハ１の上に、ゲート接点３０およびドレイン接点３
１によって形成されており、それらの接点は、それぞれ
指状部３２，３３を備えた櫛形部３４，３５の形状を示
している。これら２つの櫛形部３４，３５は相互に組み
合わされ、即ち、相互に入り込んでおり、１つの櫛形部
３４，３５の各指状部３２，３３は、非接触状態で、他
の櫛形部３５，３４の隣り合う２本の指状部３２，３３
の間に挿入されている（図３も参照）。図２の実施の形
態において、指状部３２、３３はすべて同じ形状、即
ち、方形であり、又、同じサイズである。パッシベーシ
ョン層（図示されていない）は、指状部３２と３３との
間の隙間に挿入されている。
【００１５】本発明の保護構造は、次の原理により作用
する。図１の既知のトランジスタにおいては、保護構造
が無く、ゲート電極２０およびドレイン電極２１は、互
いに対し、実質的に平行な縁に沿って面しており、等電
位面は、パッシベーション層２２およびウェハ１にあっ
て、２つの接点の間に均一に分布している。他方、図２
の櫛形構造では、ゲート電極３０およびドレイン電極３
１を電気的に分離する狭いジグザグ領域を除いて、ドリ
フト領域４が完全に覆われており、その結果、各点は、
両方の電極により生成される電界の作用を結合したもの
の影響を強く受ける。特に、酸化物層１４，１６の厚さ
に関連して、小さな指状部３２，３３を設け、又、指状
部３２，３３の間に小さな隙間「ｄ」を設けることによ
り（指状部の幅「ｌ」およびその隙間「ｄ」は、酸化物
の厚さと同じオーダーである）、ウェハ１の内部の長さ
ＬD のドリフト領域４に「見られる」電界は、ドリフト
領域全体を覆う単一の電極により生成されるものと同等
であり、ゲート電極３０、ドレイン電極３１の電位に対
して中間の電位である。
する。図１の既知のトランジスタにおいては、保護構造
が無く、ゲート電極２０およびドレイン電極２１は、互
いに対し、実質的に平行な縁に沿って面しており、等電
位面は、パッシベーション層２２およびウェハ１にあっ
て、２つの接点の間に均一に分布している。他方、図２
の櫛形構造では、ゲート電極３０およびドレイン電極３
１を電気的に分離する狭いジグザグ領域を除いて、ドリ
フト領域４が完全に覆われており、その結果、各点は、
両方の電極により生成される電界の作用を結合したもの
の影響を強く受ける。特に、酸化物層１４，１６の厚さ
に関連して、小さな指状部３２，３３を設け、又、指状
部３２，３３の間に小さな隙間「ｄ」を設けることによ
り（指状部の幅「ｌ」およびその隙間「ｄ」は、酸化物
の厚さと同じオーダーである）、ウェハ１の内部の長さ
ＬD のドリフト領域４に「見られる」電界は、ドリフト
領域全体を覆う単一の電極により生成されるものと同等
であり、ゲート電極３０、ドレイン電極３１の電位に対
して中間の電位である。
【００１６】図２および図３の実施の形態では、指状部
３２、３３は同じ幅、同じ長さの方形であり、ドリフト
領域４の各点は、ゲート電極３０およびドレイン電極３
１（即ち、指状部３２，３３）を、実質的に同じ距離お
よび同じ領域に「見る」ので、その結果、ゲート電極３
０、ドレイン電極３１の平均電位に等しい一定の電圧の
１つの電極により生成される電界分布と同等の電界分布
を達成する。
３２、３３は同じ幅、同じ長さの方形であり、ドリフト
領域４の各点は、ゲート電極３０およびドレイン電極３
１（即ち、指状部３２，３３）を、実質的に同じ距離お
よび同じ領域に「見る」ので、その結果、ゲート電極３
０、ドレイン電極３１の平均電位に等しい一定の電圧の
１つの電極により生成される電界分布と同等の電界分布
を達成する。
【００１７】ドリフト領域の電圧は、櫛形領域の指状部
の形状を変化させることにより修正することができる。
の形状を変化させることにより修正することができる。
【００１８】図４の実施の形態において、指状部４２、
４３は、やはり、すべて同じ形状であるが、台形の形状
に構成されている。この場合、ドリフト領域４は、（図
４で）左から右へと、各表面セクションにおける指状部
４２および４３の面積比の関数として、線形で増加する
可変電圧源により生成されるものと同じ電界を示す。
４３は、やはり、すべて同じ形状であるが、台形の形状
に構成されている。この場合、ドリフト領域４は、（図
４で）左から右へと、各表面セクションにおける指状部
４２および４３の面積比の関数として、線形で増加する
可変電圧源により生成されるものと同じ電界を示す。
【００１９】図５〜図８の実施の形態においては、指状
部５２、５３は三角形であり、図６〜図８は、フィール
ド酸化物層１４およびＰＳＧ酸化物層１６により結合し
て形成される誘電体層の異なる深さにおける装置の、最
小および最大等電位線ＶMAX、Ｖmin を示している。図
から見ることができるように、複合層１４、１６におい
て、電極の指状部５２、５３に近い場合は（図６）、最
大および最小電圧線（電極の電位に等しい）は、電極の
縁に事実上同一のパターンを示している。中間セクショ
ンにおいては（図７）、２つの電極の間接的な影響が感
じられはじめ、そのため、最大および最小電圧線パター
ンは、より漸進的なパターンである。ウェハ１の近くで
は（図８）、最大および最小電位線パターンは、小さな
起伏を除いて、ほぼまっすぐな状態である。最大および
最小電位線の間の領域において、電位分布は線形であ
る。
部５２、５３は三角形であり、図６〜図８は、フィール
ド酸化物層１４およびＰＳＧ酸化物層１６により結合し
て形成される誘電体層の異なる深さにおける装置の、最
小および最大等電位線ＶMAX、Ｖmin を示している。図
から見ることができるように、複合層１４、１６におい
て、電極の指状部５２、５３に近い場合は（図６）、最
大および最小電圧線（電極の電位に等しい）は、電極の
縁に事実上同一のパターンを示している。中間セクショ
ンにおいては（図７）、２つの電極の間接的な影響が感
じられはじめ、そのため、最大および最小電圧線パター
ンは、より漸進的なパターンである。ウェハ１の近くで
は（図８）、最大および最小電位線パターンは、小さな
起伏を除いて、ほぼまっすぐな状態である。最大および
最小電位線の間の領域において、電位分布は線形であ
る。
【００２０】電極の間の幅、形状、および距離を、そし
て、電極およびウェハ間の距離を適切に選択することに
より、設定された電位が、それぞれの場合について、概
して装置に最適な電位分布に従うようにすることがで
き、そのようにしてウェハ１が寿命の前に（接合部で、
あるいはピークに誘発されて）破壊される危険を取り除
き、装置の動作寿命の間の電気的なパラメータの安定性
を向上させることができる。
て、電極およびウェハ間の距離を適切に選択することに
より、設定された電位が、それぞれの場合について、概
して装置に最適な電位分布に従うようにすることがで
き、そのようにしてウェハ１が寿命の前に（接合部で、
あるいはピークに誘発されて）破壊される危険を取り除
き、装置の動作寿命の間の電気的なパラメータの安定性
を向上させることができる。
【００２１】図９は、ゲート電極３０およびドレイン電
極３１の櫛形部の指状部の、更に別の変形例を示すもの
であり、ゲート電極３０により形成された曲線形の指状
部６２と、ドレイン電極３１により形成される方形の指
状部６３が示されている。
極３１の櫛形部の指状部の、更に別の変形例を示すもの
であり、ゲート電極３０により形成された曲線形の指状
部６２と、ドレイン電極３１により形成される方形の指
状部６３が示されている。
【００２２】本発明の更に別の実施の形態によれば、電
極はウェハ１の表面に堆積された異なる複数の層により
形成することができ、より具体的には、ゲート部を形成
するポリシリコン層、又は、接点および配線を形成する
メタル層の少なくとも一方をを適切な形状とすることに
より、電極を形成することができる。
極はウェハ１の表面に堆積された異なる複数の層により
形成することができ、より具体的には、ゲート部を形成
するポリシリコン層、又は、接点および配線を形成する
メタル層の少なくとも一方をを適切な形状とすることに
より、電極を形成することができる。
【００２３】図１０および図１１の実施の形態では、異
なる複数の層により櫛形構造が形成されている。より具
体的に、図１０では、ゲート部６５が指状部７１を備え
た櫛形領域７０の形状を呈している。又、ドレイン電極
７２も指状部７４を備えた櫛形領域７３の形状を呈して
おり、櫛形領域７０の上に、しかし、ＰＳＧ酸化物領域
１６により電気的に分離されて配置されている。指状部
７１，７４は相互に相殺し合う形状であり、縁で僅かに
重なり合うようなサイズとされている。あるいは、図３
の場合のように、指状部７１，７４を重なり合わないサ
イズとする、即ち、各指状部７１’，７４’の幅が、他
の櫛形領域７０’，７３’の２つの指状部の間の距離よ
り小さくすることもできる。どちらの場合でも、ゲート
電極７５は、図１のように、櫛形領域を持たないように
形成されている。
なる複数の層により櫛形構造が形成されている。より具
体的に、図１０では、ゲート部６５が指状部７１を備え
た櫛形領域７０の形状を呈している。又、ドレイン電極
７２も指状部７４を備えた櫛形領域７３の形状を呈して
おり、櫛形領域７０の上に、しかし、ＰＳＧ酸化物領域
１６により電気的に分離されて配置されている。指状部
７１，７４は相互に相殺し合う形状であり、縁で僅かに
重なり合うようなサイズとされている。あるいは、図３
の場合のように、指状部７１，７４を重なり合わないサ
イズとする、即ち、各指状部７１’，７４’の幅が、他
の櫛形領域７０’，７３’の２つの指状部の間の距離よ
り小さくすることもできる。どちらの場合でも、ゲート
電極７５は、図１のように、櫛形領域を持たないように
形成されている。
【００２４】図１１の実施の形態では、ドレイン電極と
して機能し、ドレイン領域に接触するメタル領域８２
が、ドリフト領域４の上を伸び、その結果、ゲート部６
５の櫛形領域７０の全体を覆う、櫛形形状を成していな
い部分８３を含んでいる。部分８３は、誘電体であるＰ
ＳＧ酸化物領域層１６により櫛形領域７０から分離され
ている。この実施の形態では、櫛形領域７０の指状部７
１が、櫛形形状を成していない部分８３の一部をシール
ドするので、櫛形形状を成していない部分８３のシール
ドされていない部分だけが、ドリフト領域４から見え
る。よって、この平坦な部分８３はまた、櫛形領域７０
の指状部７１の間に正確に配置されて、指状部７１の間
の隙間と正確に同じサイズの櫛形形状をしているかのよ
うに機能する。図１１の構造は、機能的には図１０の構
造と同じであるが、形状的にはより単純な構造である。
して機能し、ドレイン領域に接触するメタル領域８２
が、ドリフト領域４の上を伸び、その結果、ゲート部６
５の櫛形領域７０の全体を覆う、櫛形形状を成していな
い部分８３を含んでいる。部分８３は、誘電体であるＰ
ＳＧ酸化物領域層１６により櫛形領域７０から分離され
ている。この実施の形態では、櫛形領域７０の指状部７
１が、櫛形形状を成していない部分８３の一部をシール
ドするので、櫛形形状を成していない部分８３のシール
ドされていない部分だけが、ドリフト領域４から見え
る。よって、この平坦な部分８３はまた、櫛形領域７０
の指状部７１の間に正確に配置されて、指状部７１の間
の隙間と正確に同じサイズの櫛形形状をしているかのよ
うに機能する。図１１の構造は、機能的には図１０の構
造と同じであるが、形状的にはより単純な構造である。
【００２５】図１２の実施の形態では、両方の櫛形領域
が、ゲート部６５を形成するポリシリコンを利用して形
成されている。より具体的には、ゲート部６５が、やは
り、指状部７１を備えた櫛形領域７０の形状を呈してお
り、ドレイン電極が、第１のポリシリコン領域７８、第
２のポリシリコン領域７９、およびメタル領域９０を含
む、幾つかの部分から形成されている。第１および第２
のポリシリコン領域７８，７９は、ドレイン領域１５に
対して対称的に伸び、その両方が、ドレイン領域１５に
接触する部分と、フィールド酸化物層１４に重ね合わさ
れる部分とを有している。第１および第２のポリシリコ
ン領域７８，７９のドレイン領域１５に接触する部分は
分離されており、それによりメタル領域９０が直接ドレ
イン領域１５に接触できるようになっている。各ポリシ
リコン領域７８，７９のフィールド酸化物層に重ね合わ
されている部分は、指状部９３を備えた櫛形領域９２の
形状を呈している。より具体的には、第１のポリシリコ
ン領域７８の櫛形領域９２は、ゲート部６５の櫛形領域
７０と相互に組み合わされており、第２のポリシリコン
領域７９の櫛形領域９２は、ウェハ１において集積装置
の一部、例えばゲート部、を形成する他の櫛形領域９４
と相互に組み合わされている。
が、ゲート部６５を形成するポリシリコンを利用して形
成されている。より具体的には、ゲート部６５が、やは
り、指状部７１を備えた櫛形領域７０の形状を呈してお
り、ドレイン電極が、第１のポリシリコン領域７８、第
２のポリシリコン領域７９、およびメタル領域９０を含
む、幾つかの部分から形成されている。第１および第２
のポリシリコン領域７８，７９は、ドレイン領域１５に
対して対称的に伸び、その両方が、ドレイン領域１５に
接触する部分と、フィールド酸化物層１４に重ね合わさ
れる部分とを有している。第１および第２のポリシリコ
ン領域７８，７９のドレイン領域１５に接触する部分は
分離されており、それによりメタル領域９０が直接ドレ
イン領域１５に接触できるようになっている。各ポリシ
リコン領域７８，７９のフィールド酸化物層に重ね合わ
されている部分は、指状部９３を備えた櫛形領域９２の
形状を呈している。より具体的には、第１のポリシリコ
ン領域７８の櫛形領域９２は、ゲート部６５の櫛形領域
７０と相互に組み合わされており、第２のポリシリコン
領域７９の櫛形領域９２は、ウェハ１において集積装置
の一部、例えばゲート部、を形成する他の櫛形領域９４
と相互に組み合わされている。
【００２６】上記のすべての実施の形態は、図２を参照
して説明されたように動作するので、下部に位置するド
リフト領域４の電界は均一で、時間とともには変化せ
ず、装置の電気的な特性が、温度に起因する恒久的な変
化を受けることは全くない。
して説明されたように動作するので、下部に位置するド
リフト領域４の電界は均一で、時間とともには変化せ
ず、装置の電気的な特性が、温度に起因する恒久的な変
化を受けることは全くない。
【００２７】なお、本発明の範囲から逸脱することな
く、説明された図示された構造に変更を加えることがで
きることは明らかである。特に、又、既に述べたよう
に、相互に組み合わされる櫛形構造は、同一ステップで
成形される同じ材質の層（ポリシリコン層、メタル層）
からも、あるいは、異なるステップで堆積される異なる
材質の異なる層からも、形成することができる。
く、説明された図示された構造に変更を加えることがで
きることは明らかである。特に、又、既に述べたよう
に、相互に組み合わされる櫛形構造は、同一ステップで
成形される同じ材質の層（ポリシリコン層、メタル層）
からも、あるいは、異なるステップで堆積される異なる
材質の異なる層からも、形成することができる。
【００２８】更に、所望の電位分布に応じて、櫛形領域
の指状部の形状を変えることもできる。例えば、指状部
は、方形、三角形、（正あるいは正でない）多角形、凹
あるいは凸の弧形、あるいは複合的な形状のものとする
ことができる。指状部の間の距離は、所望の電位分布に
応じて、一定とすることも変化させることもできる。２
つの櫛形構造（１つは高電圧用、他方は低電圧用）の指
状部は、同じ形状・サイズとすることもでき、異なる形
状・サイズとすることもできる。櫛形領域は、実際に櫛
の形とすることもでき、あるいは、図１１に示されてい
る場合のように、櫛形形状領域として機能する限り、そ
れとは異なる形状とすることもできる。
の指状部の形状を変えることもできる。例えば、指状部
は、方形、三角形、（正あるいは正でない）多角形、凹
あるいは凸の弧形、あるいは複合的な形状のものとする
ことができる。指状部の間の距離は、所望の電位分布に
応じて、一定とすることも変化させることもできる。２
つの櫛形構造（１つは高電圧用、他方は低電圧用）の指
状部は、同じ形状・サイズとすることもでき、異なる形
状・サイズとすることもできる。櫛形領域は、実際に櫛
の形とすることもでき、あるいは、図１１に示されてい
る場合のように、櫛形形状領域として機能する限り、そ
れとは異なる形状とすることもできる。
【００２９】
【発明の効果】本発明の保護構造の利点は次の通りであ
る。第１に、最適かつ安定な電圧分布を確保する備えと
なっている。実際、櫛形領域の形状を適切に選択するこ
とにより、ウェハ１から見ての電位を決定することがで
きる。又、その電位は、所定の定電圧として参照される
（ソース／ゲートおよびドレイン電位）。本構造は、エ
ピタキシャル層におけるドリフト領域のほとんど全体を
被覆するので、最も破壊されやすい領域を保護する。第
２に、本構造の電気的特性は安定で、印加される電圧か
ら独立であり、抵抗分圧器あるいは容量分圧器を全く含
まないために、温度に起因する恒久的な装置の変更をも
たらすことがない。そして、最後の点として、本構造の
上にある層での電荷のどんな移動も、完全にシールドさ
れている。
る。第１に、最適かつ安定な電圧分布を確保する備えと
なっている。実際、櫛形領域の形状を適切に選択するこ
とにより、ウェハ１から見ての電位を決定することがで
きる。又、その電位は、所定の定電圧として参照される
（ソース／ゲートおよびドレイン電位）。本構造は、エ
ピタキシャル層におけるドリフト領域のほとんど全体を
被覆するので、最も破壊されやすい領域を保護する。第
２に、本構造の電気的特性は安定で、印加される電圧か
ら独立であり、抵抗分圧器あるいは容量分圧器を全く含
まないために、温度に起因する恒久的な装置の変更をも
たらすことがない。そして、最後の点として、本構造の
上にある層での電荷のどんな移動も、完全にシールドさ
れている。
【００３０】
【図１】既知のＤＭＯＳトランジスタの断面を示す図で
ある。
ある。
【図２】本発明の第１の実施の形態である構造のＤＭＯ
Ｓトランジスタの一部破断斜視図である。
Ｓトランジスタの一部破断斜視図である。
【図３】図２の保護構造のレイアウトの上側平面図であ
る。
る。
【図４】図３のレイアウトの変形例を示す図である。
【図５】図４の詳細の断面図である。
【図６】図４の変形例の、図５に示されたものと異なる
シリコンウェハ断面における、そして異なる深さでの、
電界を示す図である。
シリコンウェハ断面における、そして異なる深さでの、
電界を示す図である。
【図７】図４の変形例の、図５に示されたものと異なる
シリコンウェハ断面における、そして異なる深さでの、
電界を示す図である。
シリコンウェハ断面における、そして異なる深さでの、
電界を示す図である。
【図８】図４の変形例の、図５に示されたものと異なる
シリコンウェハ断面における、そして異なる深さでの、
電界を示す図である。
シリコンウェハ断面における、そして異なる深さでの、
電界を示す図である。
【図９】本発明の他の実施の形態における保護構造の上
側平面図である。
側平面図である。
【図１０】本発明の他の実施の形態における保護構造
の、図２と同様の断面図である。
の、図２と同様の断面図である。
【図１１】本発明の他の実施の形態における保護構造
の、図２と同様の断面図である。
の、図２と同様の断面図である。
【図１２】本発明の更に他の実施の形態における保護構
造の、図２と同様の断面図である。
造の、図２と同様の断面図である。
１ ウェハ（半導体物質の基板） ６ ソース領域（第１の装置領域） １１ 表面 １５ ドレイン領域（第２の装置領域） ３２ 指状部 ３４ 櫛形部（第１の導電物質領域） ３５ 櫛形部（第２の導電物質領域） ７０ 櫛形領域（第１の導電物質領域） ７１ 指状部 ７３ 櫛形領域（第２の導電物質領域） ８２ メタル領域（第２の導電物質領域） ８３ 櫛形形状を成していない部分（第２の導電物質領
域） ９２ 櫛形領域（第２の導電物質領域）
域） ９２ 櫛形領域（第２の導電物質領域）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−72577（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/8234
Claims (18)
- 【請求項１】 半導体物質の基板（１）の表面（１１）
に、第１の電位の第１の装置領域（６）と、前記第１の
電位とは異なる第２の電位の第２の装置領域（１５）と
を有する半導体装置であって、さらに、 複数の隙間で分離された第１の複数の指状部（３２、７
１）を備えた櫛形形状の第１の導電物質領域（３４、７
０）と、前記複数の隙間に伸長する部分を備えた第２の
導電物質領域（３５、７３、８２、８３、９２）と、 前記第１の複数の指状部（３２、７１）および前記複数
の隙間に伸長する部分と前記表面（１１）との間に形成
された絶縁膜と を有し、 前記第１の導電物質領域（３４、７０）と前記第２の導
電物質領域（３５、７３、８２、８３、９２）とが組み
合わされ、前記基体（１）に面することによって電位分
布領域が形成され、 前記第１の導電物質領域（３４、７０）が前記第１の装
置領域（６）に電気的に接続され、前記第２の導電物質
領域（３５、７３、８２、８３、９２）が前記第２の装
置領域（１５）に電気的に接続され、前記電位分布領域
の電位が、少なくとも前記表面（１１）において、前記
第１の電位と前記第２の電位の中間電位になっているこ
とを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置であって、前
記第１および第２の導電物質領域（３４、３５；７０、
８２；９２）が、同じ物質層から形成され、該第２の導
電物質領域（３５；９２）は、前記複数の隙間の内部に
伸長し、かつ、前記第１の複数の指状部（３２；７１）
から電気的に分離された第２の複数の指状部（３３；８
３）を備えた櫛形形状であることを特徴とする半導体装
置。 - 【請求項３】 請求項２記載の半導体装置であって、前
記同じ物質層が該装置の電極（３０、３１）を形成する
メタル層であることを特徴とする半導体装置。 - 【請求項４】 請求項２記載の半導体装置であって、前
記同じ物質層が該半導体装置の電極（７５、９０）に電
気的に接続された多結晶シリコン層（６５、７８）であ
ることを特徴とする半導体装置。 - 【請求項５】 請求項１記載の半導体装置であって、前
記第１および第２の導電物質領域（７０、７３；７０、
８３）が、２つの異なる重ね合わされた物質層から形成
されていることを特徴とする半導体装置。 - 【請求項６】 請求項５記載の半導体装置であって、前
記第１の導電物質領域（７０）が、前記半導体物質の基
板（１）の表面（１１）の上に堆積された多結晶シリコ
ン層から形成されており、前記第２の導電物質領域（７
３；８３）が該多結晶シリコン層（７０）上に堆積さ
れ、かつ、該多結晶シリコン層から誘電体層（１６）に
より電気的に分離されたメタル層から形成されているこ
とを特徴とする半導体装置。 - 【請求項７】 請求項６記載の半導体装置であって、前
記第２の導電物質領域（７３、７３’）が櫛形形状であ
り、前記第１の複数の指状部（７１、７１’）により形
成されている前記隙間の上に位置していることを特徴と
する半導体装置。 - 【請求項８】 請求項７記載の半導体装置であって、前
記第２の複数の指状部（７４）が前記隙間よりそれぞれ
大きく、又、それぞれの指状部（７４）が前記第１の複
数の指状部のうちの隣接する指状部（７１）に対して部
分的に重ね合わされていることを特徴とする半導体装
置。 - 【請求項９】 請求項７記載の半導体装置であって、前
記第２の複数の指状部（７４’）が、前記第１の複数の
指状部（７１’）の間の前記隙間よりそれぞれ小さいこ
とを特徴とする半導体装置。 - 【請求項１０】 請求項６記載の半導体装置であって、
前記第２の導電物質領域が、前記第１の複数の指状部
（７１）および前記隙間を覆うプレート領域（８３）を
有していることを特徴とする半導体装置。 - 【請求項１１】 請求項２〜９のいずれか１項の半導体
装置において、前記第１および第２の複数の指状部（３
２、３３；４２、４３；５２、５３、７１、７４）が同
じ形状であることを特徴とする半導体装置。 - 【請求項１２】 請求項２〜９のいずれか１項の半導体
装置において、前記第１および第２の複数の指状部（６
２、６３）が異なる形状であることを特徴とする半導体
装置。 - 【請求項１３】 請求項２〜１２のいずれか１項の半導
体装置において、前記指状部（３２、３３）の少なくと
も幾つかが方形であることを特徴とする半導体装置。 - 【請求項１４】 請求項２〜１２のいずれか１項の半導
体装置において、前記指状部（５２、５３）の少なくと
も幾つかが三角形であることを特徴とする半導体装置。 - 【請求項１５】 請求項２〜１２のいずれか１項の半導
体装置において、前記指状部（６２）の少なくとも幾つ
かは曲線形であることを特徴とする半導体装置。 - 【請求項１６】 請求項１〜１５のいずれか１項の半導
体装置において、前記第１の電位が前記第２の電位より
低いことを特徴とする半導体装置。 - 【請求項１７】 請求項１〜１６のいずれか１項の半導
体装置において、第１の電圧のソース領域（６）と、該
第１の電圧より高い第２の電圧のドレイン領域（１５）
と、ゲート部（１０；６５）とを備えた横形ＤＭＯＳト
ランジスタ構造を含み、 前記第１の導電物質領域（３４；７０）が該ゲート部に
電気的に接続されており、 前記第２の導電物質領域（３５；７３；８２；８３；９
２）が該ドレイン領域に電気的に接続されていることを
特徴とする半導体装置。 - 【請求項１８】 請求項１７記載の半導体装置であっ
て、前記第１の導電物質領域（７０）が、前記ゲート部
（６５）を延在させることにより形成されていることを
特徴とする半導体装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP94830530A EP0714135B1 (en) | 1994-11-08 | 1994-11-08 | Integrated device with a structure for protection against high electric fields |
| EP94830530.5 | 1994-11-08 | ||
| IT94830530.5 | 1994-11-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08255906A JPH08255906A (ja) | 1996-10-01 |
| JP2957118B2 true JP2957118B2 (ja) | 1999-10-04 |
Family
ID=8218573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7290092A Expired - Fee Related JP2957118B2 (ja) | 1994-11-08 | 1995-11-08 | 強い電界に対する保護構造を備えた半導体装置 |
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|---|---|
| US (1) | US5777366A (ja) |
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| DE (1) | DE69415987T2 (ja) |
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|---|---|---|---|---|
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| US6346451B1 (en) * | 1997-12-24 | 2002-02-12 | Philips Electronics North America Corporation | Laterial thin-film silicon-on-insulator (SOI) device having a gate electrode and a field plate electrode |
| JP3180776B2 (ja) * | 1998-09-22 | 2001-06-25 | 日本電気株式会社 | 電界効果型トランジスタ |
| JP2002353444A (ja) * | 2001-05-28 | 2002-12-06 | Fuji Electric Co Ltd | 半導体装置 |
| SE522910C2 (sv) * | 2002-06-03 | 2004-03-16 | Ericsson Telefon Ab L M | Integrerad krets för reducering av strömdensitet i en transistor innefattande sammanflätade kollektor-, emitter- och styrfingrar |
| US7800196B2 (en) * | 2008-09-30 | 2010-09-21 | Northrop Grumman Systems Corporation | Semiconductor structure with an electric field stop layer for improved edge termination capability |
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