KR102122365B1 - 반도체 소자 - Google Patents

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Abstract

제1 도전형의 반도체 기판, 상기 반도체 기판 상에 형성된 제2 도전형의 에피택셜 층, 상기 에피택셜 층에 형성되며, 상기 반도체 기판의 활성 영역을 한정하는 소자분리 영역, 상기 에피택셜 층에 서로 인접 형성되어 있는 제1 도전형의 바디 영역 및 제2 도전형의 드리프트 영역, 상기 드리프트 영역 상에 형성되며, 측면 및 하면이 상기 드리프트 영역에 둘러싸여 있는 로코스(LOCOS) 절연막, 상기 로코스 절연막의 일측부에 인접 형성되며, 측면 및 하면이 상기 드리프트 영역에 둘러싸여 있는 드레인 영역, 상기 바디 영역 내에 형성되며, 측면 및 하면이 상기 바디 영역에 둘러싸여 있는 바디 콘택 영역 및 소오스 영역, 그리고 상기 바디 영역으로부터 상기 드리프트 영역을 거쳐 상기 로코스 절연막 상에 일부 영역이 중첩되어 있는 게이트 영역을 포함하는 반도체 소자가 제공된다.

Description

반도체 소자{semiconductor device}
본 발명은 수평형 이중 확산 모스 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
반도체 소자가 고성능화되고 다기능화됨에 따라 다수개의 고전압 트랜지스터들을 저전압 회로들과 동일한 칩 상에 배치하는 고전압 집적 회로들의 활용도가 높아지고 있다.
이러한 고전압 집적 회로들을 구현함에 있어서, 전력 모스 트랜지스터로서 수평형 이중 확산 모스 트랜지스터가 폭넓게 사용되고 있다.
수평형 이중 확산 모스 트랜지스터는 낮은 온 저항 특성 및 높은 항복 전압 특성이 요구되는데, "감소된 표면 전계(RESURE: reduce surface filed)" 기술을 적용함으로써, 낮은 온 저항 특성을 가지면서도 높은 항복 전압 특성을 갖는 수평형 이중 확산 모스 트랜지스터의 수요가 증가하고 있다.
본 발명이 해결하고자 하는 과제는 낮은 온 저항 특성을 가지는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 높은 항복 전압 특성을 가지는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 게이트 영역에서의 오버랩 캐패시턴스를 낮출 수 있는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 예시적인 실시예들에 따른 반도체 소자는, 제1 도전형의 반도체 기판, 상기 반도체 기판 상에 형성된 제2 도전형의 에피택셜 층, 상기 에피택셜 층에 형성되며, 상기 반도체 기판의 활성 영역을 한정하는 소자분리 영역, 상기 에피택셜 층에 서로 인접 형성되어 있는 제1 도전형의 바디 영역 및 제2 도전형의 드리프트 영역, 상기 드리프트 영역 상에 형성되며, 측면 및 하면이 상기 드리프트 영역에 둘러싸여 있는 로코스(LOCOS) 절연막, 상기 로코스 절연막의 일측부에 인접 형성되며, 측면 및 하면이 상기 드리프트 영역에 둘러싸여 있는 드레인 영역, 상기 바디 영역 내에 형성되며, 측면 및 하면이 상기 바디 영역에 둘러싸여 있는 바디 콘택 영역 및 소오스 영역, 그리고 상기 바디 영역으로부터 상기 드리프트 영역을 거쳐 상기 로코스 절연막 상에 일부 영역이 중첩되어 있는 게이트 영역을 포함할 수 있다.
본 발명의 기술적 사상의 예시적인 실시예들에 따른 반도체 소자는, 제1 도전형의 반도체 기판, 상기 반도체 기판 상에 형성된 제2 도전형의 에피택셜 층, 상기 에피택셜 층에 형성되며, 상기 반도체 기판의 활성 영역을 한정하는 소자분리 영역, 상기 에피택셜 층에 서로 인접 형성되어 있는 제1 도전형의 바디 영역 및 제2 도전형의 드리프트 영역, 상기 드리프트 영역 상에 형성되어 측면 및 하면이 상기 드리프트 영역에 둘러싸여 있는 드레인 영역, 상기 바디 영역 상에 형성되어 측면 및 하면이 상기 바디 영역에 둘러싸여 있는 바디 콘택 영역 및 소오스 영역, 그리고 상기 바디 영역으로부터 상기 드리프트 영역 상에 확장 형성되어 있는 게이트 영역을 포함하되, 상기 게이트 영역은 상기 바디 영역 및 드리프트 영역 상에 서로 다른 두께의 유전막으로 이루어진 게이트 유전막, 및 상기 활성 영역의 제1 방향으로 길게 형성된 판 게이트 도전막부와, 상기 판 게이트 도전막부의 측부에 상기 활성 영역의 제1 방향과 수직하는 제2 방향으로 형성되어 있으며, 게이트 도전막이 존재하는 영역과 게이트 도전막이 부재하는 영역이 교대로 배치된 핑거 게이트 도전막부로 이루어진 게이트 도전막을 포함할 수 있다.
본 발명의 기술적 사상의 예시적인 실시예들에 따른 반도체 소자는, 제1 도전형의 반도체 기판, 상기 반도체 기판 상에 형성된 제2 도전형의 에피택셜 층, 상기 에피택셜 층에 형성되며, 상기 반도체 기판의 활성 영역을 한정하는 소자분리 영역, 상기 에피택셜 층에 서로 인접 형성되어 있는 제1 도전형의 불순물이 제1 깊이로 도핑되어 있는 바디 영역 및 제2 도전형의 불순물이 제1 깊이보다 깊은 제2 깊이로 도핑되어 있는 드리프트 영역, 상기 드리프트 영역 상에 형성되어 측면 및 하면이 상기 드리프트 영역에 둘러싸여 있으며, 제1 깊이보다 얕은 제3 깊이를 갖는 로코스 절연막, 상기 로코스 절연막의 일측부에 인접 형성되며, 측면 및 하면이 상기 드리프트 영역에 둘러싸여 있는 드레인 영역, 상기 바디 영역 내에 형성되어 측면 및 하면이 상기 바디 영역에 둘러싸여 있는 바디 콘택 영역 및 소오스 영역, 그리고 상기 바디 영역으로부터 상기 드리프트 영역을 거쳐 상기 로코스 절연막 상에 일부 영역이 중첩되어 있는 게이트 영역을 포함하되, 상기 게이트 영역은 게이트 유전막이 존재하는 영역과 부재하는 영역이 교대로 배치된 핑거 게이트 유전막, 및 상기 핑거 게이트 유전막 상에 형성되며, 게이트 도전막이 존재하는 영역과 부재하는 영역이 교대로 배치된 핑거 게이트 도전막을 포함할 수 있다.
기타 본 발명의 구체적인 사항들은 발명의 상세한 설명을 통해 보다 상세하게 설명될 것이다.
본 발명의 기술적 사상의 실시예들에 의하면, 반도체 기판에 형성된 드리프트 영역의 일부를 리세스하여 로코스 절연막을 형성한다. 그리고, 게이트 전극의 일측부를 핑거 형상으로 패터닝하고, 상기 핑거 형상의 게이트 전극을 상기 로코스 절연막 상에 중첩시킴으로써, 게이트 영역에서의 오버랩 캐패시턴스를 낮출 수 있게 된다.
상기 로코스 절연막으로 인해 드리프트 영역 내에서의 전기장 집중 현상이 완화되어 항복 전압을 낮출 수 있으며, 상기 로코스 절연막의 완만한 경사면을 따라 드레인 영역과 소오스 영역간 전류 흐름이 원활히 이루어져 온 저항을 낮출 수 있게 된다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)를 나타낸 평면도이다.
도 2 및 도 3은 상기 도 1에 도시된 반도체 소자(1)의 단면도들이다.
도 4는 상기 도 1에 도시된 반도체 소자(1)의 사시도이다.
도 5는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(2)를 나타낸 평면도이다.
도 6 및 도 7은 상기 도 5에 도시된 반도체 소자(2)의 단면도들이다.
도 8은 상기 도 5에 도시된 반도체 소자(2)의 사시도이다.
도 9는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(3)를 나타낸 평면도이다.
도 10 및 도 11은 상기 도 9에 도시된 반도체 소자(3)의 단면도들이다.
도 12는 상기 도 9에 도시된 반도체 소자(3)의 사시도이다.
도 13은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(4)를 나타낸 평면도이다.
도 14 및 도 15는 상기 도 13에 도시된 반도체 소자(4)의 단면도들이다.
도 16은 상기 도 13에 도시된 반도체 소자(4)의 사시도이다.
도 17은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(5)를 나타낸 평면도이다.
도 18은 상기 도 17에 도시된 반도체 소자(5)의 단면도이다.
도 19는 상기 도 17에 도시된 반도체 소자(5)의 사시도이다.
도 20 내지 도 22는 상기 도 1에 도시된 반도체 소자(1)의 제조방법을 설명하기 위한 사시도들이다.
도 23은 상기 도 5에 도시된 반도체 소자(2)의 제조방법을 설명하기 위한 사시도이다.
도 24 및 도 25는 상기 도 9에 도시된 반도체 소자(3)의 제조방법을 설명하기 위한 사시도들이다.
도 26은 상기 도 13에 도시된 반도체 소자(4)의 제조방법을 설명하기 위한 사시도이다.
도 27은 상기 도 17에 도시된 반도체 소자(5)의 제조방법을 설명하기 위한 사시도이다.
도 28은 본 발명의 기술적 사상의 실시예에 따라 제조된 반도체 소자를 포함하는 반도체 모듈(2000)을 개략적으로 나타낸 도면이다.
도 29는 본 발명의 기술적 사상의 실시예에 따라 제조된 반도체 소자를 포함하는 반도체 모듈(2100)을 개략적으로 나타낸 도면이다.
도 30은 본 발명의 기술적 사상의 실시예에 따라 제조된 반도체 소자를 포함하는 전자 시스템(2200)을 개념적으로 도시한 블록도이다.
도 31은 본 발명의 기술적 사상의 실시예에 따라 제조된 반도체 소자를 포함하는 다른 전자 시스템(2300)을 개략적으로 도시한 블록도이다.
도 32는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함하는 모바일 무선 폰(2400)을 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 반도체 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 반도체 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
또한, "상부", "중간" 및 "하부" 등과 같은 용어는 구성요소들 사이에 있어서 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, 이들 "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다.
"제1", "제2" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1에는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)의 평면도가 도시되어 있다. 도 2 및 도 3에는 상기 반도체 소자(1)의 단면도들이 도시되어 있다. 도 4에는 상기 반도체 소자(1)의 사시도가 도시되어 있다. 상기 도 2는 상기 도 1의 A-A` 선에 따른 영역을 나타내는 단면도이고, 상기 도 3은 상기 도 1의 B-B` 선에 따른 영역을 나타내는 단면도이다. 상기 도 4는 상기 도 1의 A-A` 및 C-C` 선에 따른 영역을 나타내는 사시도이다.
도 1 내지 도 4를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)는 반도체 기판(100), 버리드 층(105), 에피택셜 층(110), 소자분리 영역(115), 바디 영역(120), 드리프트 영역(125), 절연막 영역(130), 게이트 영역, 드레인 영역(135), 바디 콘택 영역(140) 및 소오스 영역(145)을 포함할 수 있다.
상기 반도체 기판(100)은 제1 도전형의 반도체 기판을 포함할 수 있다.
상기 버리드 층(105)은 상기 반도체 기판(100) 상에 형성될 수 있다. 상기 버리드 층(105)은 상기 반도체 기판(100)에 제1 도전형 또는 제2 도전형의 불순물을 주입하여 형성할 수 있다. 또는 상기 버리드 층(105)은 증착 공정을 통해 형성된 절연막이나 열성장된 절연막을 포함할 수 있다.
상기 에피택셜 층(110)은 상기 버리드 층(105) 상에 형성될 수 있다. 상기 에피택셜 층(110)은 제2 도전형으로 형성할 수 있다. 상기 에피택셜 층(110)은 버리드 층(105) 상에 에피택셜 성장법을 통해 형성할 수 있다. 또는, 상기 에피택셜 층(110)은 상기 제1 도전형의 반도체 기판(100) 내부에 제2 도전형의 불순물을 주입하여 형성할 수 있다. 상기 에피택셜 층(110)의 불순물 도핑 농도는 상기 버리드 층(105)의 불순물 도핑 농도보다 낮을 수 있다.
상기 소자분리 영역(115)은 에피택셜 층(110)의 일부 영역에 형성할 수 있다. 상기 소자분리 영역(115)은 얕은 트렌치 소자분리막(shallow trench isolation: STI) 또는 LOCOS 소자분리막을 포함할 수 있다. 상기 소자분리 영역(115)에 의해 반도체 기판(100) 상에 활성 영역(117)이 한정될 수 있다.
상기 바디 영역(120) 및 드리프트 영역(125)은 상기 소자분리 영역(115)에 의해 한정된 활성 영역(117)에 형성할 수 있다. 상기 바디 영역(120) 및 드리프트 영역(125)은 상기 에피택셜 층(110)의 표면으로부터 하부 영역으로 불순물을 주입하여 형성할 수 있다.
상기 바디 영역(120)은 상기 에피택셜 층(110)의 일부 영역에 제1 도전형의 불순물을 주입하여 형성할 수 있다. 상기 바디 영역(120)은 상기 에피택셜 층(110)의 일부 영역에 제1 깊이로 형성할 수 있다.
상기 드리프트 영역(125)은 상기 에피택셜 층(110)의 일부 영역에 제2 도전형의 불순물을 주입하여 형성할 수 있다. 상기 드리프트 영역(125)은 상기 에피택셜 층(110)의 일부 영역에 상기 제1 깊이보다 깊은 제2 깊이로 형성할 수 있다. 상기 드리프트 영역(125)의 불순물 도핑 농도는 상기 에피택셜 층(110)의 불순물 도핑 농도보다 높을 수 있다. 상기 바디 영역(120) 및 드리프트 영역(125)은 서로 이격되거나 접하도록 형성할 수 있다.
상기 로코스 절연막(130)은 상기 드리프트 영역(125) 내에 형성할 수 있다. 상기 로코스 절연막(130)은 로코스(LOCOS) 방식으로 형성된 절연막을 포함할 수 있다. 상기 로코스 절연막(130)의 측면 및 하면은 상기 드리프트 영역(125)에 둘러싸일 수 있다. 상기 로코스 절연막(130)은 상기 활성 영역(117)의 길이(L) 방향(x방향)에 비해 상기 활성 영역(117)의 폭(W) 방향(y방향)으로 보다 길게 형성된 일체형의 로코스 절연막을 포함할 수 있다.
상기 게이트 영역(145)은 활성 영역(117)의 길이(L) 방향(x방향)에 비해 활성 영역(117)의 폭(W) 방향(y방향)으로 보다 길게 형성된 판 게이트부(135)와, 활성 영역(117)의 길이(L) 방향(x방향)으로 형성된 복수개의 막대 형상으로 이루어진 핑거 게이트부(140)를 포함할 수 있다.
상기 판 게이트부(135)는 판 게이트 유전막부(135a) 및 판 게이트 도전막부(135b)를 포함할 수 있다. 상기 핑거 게이트부(140)는 핑거 게이트 유전막부(140a) 및 핑거 게이트 도전막부(140b)를 포함할 수 있다.
상기 핑거 게이트부(140)는 상기 핑거 게이트 유전막부(140a)와 핑거 게이트 도전막부(140b)가 존재하는 영역과 부재하는 영역이 교대로 배치되는 것을 포함할 수 있다. 상기 핑거 게이트부(140)는 복수개의 단위 핑거 게이트부(141)들을 포함할 수 있다. 그리고, 상기 핑거 게이트 유전막부(140a)와 핑거 게이트 도전막부(140b)가 부재하는 영역(165) 하부에 상기 드리프트 영역(125)의 상부 표면이 노출될 수 있다.
상기 판 게이트 유전막부(135a)와 핑거 게이트 유전막부(140a)는 실리콘 실리콘 산화물 또는 고유전체를 포함할 수 있다. 상기 판 게이트 도전막부(135b) 및 핑거 게이트 도전막부(140b)는 폴리실리콘, 금속 또는 금속 실리사이드를 포함할 수 있다. 상기 핑거 게이트 도전막부(140b)는 상기 판 게이트 도전막부(135b)에 비해 보다 낮은 도전성을 갖는 도전물로 형성할 수 있다. 상기 핑거 게이트 도전막부(140b)는 도핑되지 않은 도전물로 형성할 수 있다.
상기 핑거 게이트부(140)는 상기 판 게이트부(135)의 일측부에 상기 활성 영역(117)의 폭(W) 방향(y방향)과 수직하는 길이(L) 방향(x방향)으로 배치되어 상기 게이트 영역(145)은 전체적으로 빗(comb) 구조를 나타낼 수 있다.
상기 게이트 영역(145)은 상기 바디 영역(120)의 일부 및 드리프트 영역(125)을 거쳐 상기 로코스 절연막(130)의 일부 상부에 중첩되도록 형성할 수 있다. 상기 로코스 절연막(130) 상에 중첩되는 부분은 상기 핑거 게이트부(140)의 말단부(142)일 수 있다.
상기 드레인 영역(150)은 상기 드리프트 영역(125) 내에 형성될 수 있다. 상기 드레인 영역(1500은 상기 드리프트 영역(125) 내에 제2 도전형의 불순물을 이온주입하여 형성할 수 있다. 상기 드레인 영역(150)의 불순물 도핑 농도는 상기 드리프트 영역(125)의 불순물 도핑 농도보다 높을 수 있다. 상기 드레인 영역(150)은 상기 로코스 절연막(130)의 일측부에 형성할 수 있다. 상기 드레인 영역(150)은 상기 로코스 절연막(130)의 양측부 중 상기 게이트 영역(145)과 접촉되지 않는 일측부에 형성할 수 있다. 상기 드레인 영역(150)은 상기 로코스 절연막(130)과 이격되지 않고 서로 접촉하도록 형성할 수 있다. 상기 드레인 영역(150)의 측면 및 하면은 상기 드리프트 영역(125)에 둘러싸일 수 있다.
상기 바디 콘택 영역(155)은 상기 바디 영역(120) 내에 제1 도전형의 불순물을 이온주입하여 형성할 수 있다. 상기 바디 콘택 영역(155)의 불순물 도핑 농도는 상기 바디 영역(120)의 불순물 도핑 농도보다 높을 수 있다.
상기 소오스 영역(160)은 상기 바디 영역(120) 내에 제2 도전형의 불순물을 이온주입하여 형성할 수 있다. 상기 소오스 영역(160)은 상기 바디 콘택 영역(155)의 일측부에 형성될 수 있다. 상기 소오스 영역(160)은 상기 바디 콘택 영역(155)의 양측부 중 상기 게이트 영역(145)에 인접한 일측부에 형성할 수 있다. 상기 바디 콘택 영역(155)과 소오스 영역(160)은 서로 접하도록 형성하거나 서로 이격되도록 형성할 수 있다. 상기 바디 콘택 영역(155) 및 소오스 영역(160)의 측면 및 하면은 상기 바디 영역(120)에 둘러싸일 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)에 의하면, 상기 게이트 영역(145)을 판 게이트부(135)와 핑거 게이트부(140)로 이루어진 빗 구조로 형성함으로써, 상기 로코스 절연막(130)과 중첩되는 게이트 영역(145)의 면적을 최소화한다. 상기 게이트 영역(145)의 오버랩 캐패시턴스는 상기 로코스 절연막(130)과 중첩되는 게이트 영역(145)의 면적에 비례하게 되는데, 상기 게이트 영역(145)의 핑거 게이트부(140)는 도 1 및 도 4의 참조부호 165 와 같이 게이트를 구성하는 물질(게이트 유전막 및 게이트 도전막)이 부재하는 영역이 존재한다. 그리고, 상기 전체 핑거 게이트부(140) 중에서도 일부 말단부(142)만이 상기 로코스 절연막(130)과 중첩되므로 상기 로코스 절연막(130)과 중첩되는 게이트 영역(145)의 면적은 최소화될 수 있다. 이처럼 상기 로코스 절연막(130)과 중첩되는 게이트 영역(145)의 면적을 최소화함으로써 게이트 영역(145)에서 발생되는 오버랩 캐패시턴스를 감소시킬 수 있게 된다. 상기 로코스 절연막(130)과 중첩되는 핑거 게이트부(140)를 도핑되지 않은 도전물질로 형성하면 상기 게이트 영역(145)의 오버랩 캐패시턴스를 보다 더 감소시킬 수 있다.
그리고, 상기 로코스 절연막(130)으로 인해 드레인 영역(150)과 소오스 영역(160) 사이의 높은 전기장이 상기 드리프트 영역(125)으로 분산되어 항복 전압이 낮아지는 것을 방지할 수 있다.
그리고, 상기 로코스 절연막(130)을 드리프트 영역(125)에 형성함에 있어서, 상기 드레인-소오스 영역 사이의 전류 흐름을 방해하지 않도록 얕은 깊이로 형성한다. 도 2 및 도 3을 참조하면, 드레인-소오스 영역 사이의 전류 흐름 경로(I1, I2)가 각각 상기 로코스 절연막(130) 하부에 형성된다. 이처럼, 상기 드레인-소오스 영역 사이의 전류 흐름 경로가 상기 로코스 절연막(130)의 완만한 경사면을 따라 형성되므로 온 저항의 크기를 감소시킬 수 있게 된다.
도 5에는 본 발명의 기술적 사상의 일실시예에 따른 반도체 소자(2)의 평면도가 도시되어 있다. 도 6 및 도 7에는 상기 반도체 소자(2)의 단면도들이 도시되어 있다. 도 8에는 상기 반도체 소자(2)의 사시도가 도시되어 있다. 상기 도 6은 상기 도 5의 D-D` 선에 따른 영역을 나타내는 단면도이고, 상기 도 7은 상기 도 5의 E-E` 선에 따른 영역을 나타내는 단면도이다. 상기 도 8은 상기 도 5의 D-D` 및 F-F` 선에 따른 영역을 나타내는 사시도이다.
도 5 내지 도 8을 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(2)는 상기 도 1 내지 도 4에서 설명한 반도체 소자(1)와 실질적으로 동일한 구조인 반도체 기판(100), 버리드 층(105), 에피택셜 층(110), 소자분리 영역(115), 바디 영역(120), 드리프트 영역(125), 게이트 영역(145), 드레인 영역(150), 바디 콘택 영역(155) 및 소오스 영역(160)을 포함할 수 있다. 그리고, 상기 반도체 소자(1)와 비교하여 로코스 절연막(200)을 포함할 수 있다.
상기 로코스 절연막(200)은 상기 드리프트 영역(125) 내에 형성할 수 있다. 상기 로코스 절연막(200)은 상기 활성 영역(117)의 폭(W) 방향(y방향)을 따라 일렬로 형성된 복수개의 아일랜드 구조의 로코스 절연막을 포함할 수 있다. 상기 로코스 절연막(200)은 자신과 중첩되는 단위 핑거 게이트부(141)의 하부에만 한정적으로 형성되는 독립된 아일랜드 구조의 로코스 절연막을 포함할 수 있다.
상기 아일랜드 구조의 로코스 절연막(200)의 측면 및 하면은 상기 드리프트 영역(125)에 둘러싸일 수 있다. 상기 핑거 게이트부(140)의 수에 따라 이와 중첩되는 상기 로코스 절연막(200)의 개수가 정해질 수 있다. 상기 각각의 로코스 절연막(200) 상에는 상기 핑거 게이트부(140)의 말단부(142)가 중첩될 수 있다.
상기 핑거 게이트 유전막부(140a)와 핑거 게이트 도전막부(140b)가 부재하는 영역(165) 및 인접한 아일랜드 구조의 로코스 절연막(200)의 하부에 상기 드리프트 영역(125)의 상부 표면이 노출될 수 있다.
본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(2)에 의하면, 상기 게이트 영역(145)을 빗 구조로 형성하여 상기 아일랜드 절연막(200)과의 중첩 영역을 최소화함으로써 게이트 영역(145)의 오버랩 캐패시턴스를 감소시킬 수 있다.
그리고, 상기 도 6을 참조하면, 상기 드레인 영역(150)과 소오스 영역(160) 사이의 전류 흐름 경로(I3)가 경사가 완만한 상기 절연막(200) 하부에 형성된다. 상기 도 7을 참조하면, 상기 드레인 영역(150) 및 소오스 영역(160) 사이의 전류 흐름 경로(I4, I5)가 상기 드리프트 영역(125)의 표면 및 내부 영역에 형성된다. 이처럼, 상기 절연막(200)으로 인해 높은 항복 전압을 유지하면서도 상기 드레인 영역(150)과 소오스 영역(160) 사이의 전류 흐름 경로가 증가하여 온 저항을 감소시킬 수 있다.
도 9에는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(3)의 평면도가 도시되어 있다. 도 10 및 도 11에는 상기 반도체 소자(3)의 단면도들이 도시되어 있다. 도 12에는 상기 반도체 소자(3)의 사시도가 도시되어 있다. 상기 도 10은 상기 도 9의 G-G` 선에 따른 영역을 나타내는 단면도이고, 상기 도 11은 상기 도 9의 H-H` 선에 따른 영역을 나타내는 단면도이다. 상기 도 12는 상기 도 9의 G-G` 및 I-I` 선에 따른 영역을 나타내는 사시도이다.
도 9 내지 도 12를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(3)는 상기 도 1 내지 도 4에서 설명한 것과 실질적으로 동일한 구조인 반도체 기판(100), 버리드 층(105), 에피택셜 층(110), 소자분리 영역(115), 바디 영역(120), 드리프트 영역(125), 드레인 영역(150), 바디 콘택 영역(155) 및 소오스 영역(160)을 포함할 수 있다. 그리고, 상기 반도체 소자(1)와 비교하여, 스텝 게이트 영역(310)을 포함할 수 있다.
상기 스텝 게이트 영역(310)은 스텝 게이트 유전막(300) 및 스텝 게이트 도전막(305)을 포함할 수 있다.
상기 스텝 게이트 유전막(300)은 실리콘 산화물 또는 고유전체를 포함할 수 있다. 상기 스텝 게이트 유전막(300)은 상기 바디 영역(120)으로부터 상기 드리프트 영역(125) 상에 형성될 수 있다. 상기 스텝 게이트 유전막(300)은 상기 바디 영역(120) 상에 형성되어 있는 유전막의 두께에 비해 상기 드리프트 영역(125) 상에 형성되어 있는 유전막의 두께가 보다 두꺼울 수 있다.
상기 스텝 게이트 도전막(305)은 활성 영역(117)의 길이(L) 방향(x방향)에 비해 활성 영역(117)의 폭(W) 방향(y방향)으로 보다 길게 형성된 판 게이트 도전막부(305a)와, 상기 판 게이트 도전막부(305a)의 측부에 형성되어 있는 핑거 게이트 도전막부(305b)를 포함할 수 있다. 상기 핑거 게이트 도전막부(305b)는 게이트 도전막이 존재하는 영역과 게이트 도전막이 부재하는 영역이 교대로 배치된 복수개의 막대 형상으로 이루어진 핑거 구조를 포함할 수 있다.
상기 스텝 게이트 도전막(305)은 폴리실리콘, 금속 또는 금속 실리사이드를 포함할 수 있다. 상기 핑거 게이트 도전막부(305b)는 상기 판 게이트 도전막부(305a)의 일측부에 상기 활성 영역(117)의 폭(W) 방향과 수직하는 길이(L) 방향으로 형성되어 상기 스텝 게이트 영역(310)은 전체적으로 빗 구조를 나타낼 수 있다. 상기 핑거 게이트 도전막부(305b)는 상기 판 게이트 도전막부(305a)에 비해 보다 낮은 도전성을 갖는 도전물로 형성할 수 있다. 상기 핑거 게이트 도전막부(305b)는 도핑되지 않은 도전물로 형성할 수 있다.
상기 스텝 게이트 유전막(300)은 상기 스텝 게이트 도전막(305)에 비해 보다 넓은 면적을 갖도록 형성되어, 상기 스텝 게이트 도전막(305)이 부재하는 영역(315)을 통해 일부 영역이 노출될 수 있다. 상기 스텝 게이트 유전막(300)은 전체적으로 판 구조인데 비하여 상기 스텝 게이트 도전막(305)은 판 구조 및 핑거 구조가 결합되어 있는 빗 구조로 형성되어 있으므로, 상기 스텝 게이트 도전막(305)이 부재하는 영역(315) 하부로 상기 스텝 게이트 유전막(300)의 상부 표면이 노출될 수 있다.
본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(3)에 의하면, 상기 게이트 영역(310)을 빗 구조로 형성하여 상기 드리프트 영역(125)으로 확장 형성된 스텝 게이트 유전막(300)과 핑거 게이트 도전막부(305b)와의 접촉 면적을 최소화함으로써 스텝 게이트 영역(310)의 오버랩 캐패시턴스를 감소시킬 수 있다. 상기 핑거 게이트 도전막부(305b)를 도핑되지 않은 도전물로 형성하면 스텝 게이트 영역(310)의 오버랩 캐패시턴스는 보다 더 감소될 수 있다.
그리고, 상기 도 10 및 도 11을 참조하면, 상기 드레인 영역(150)과 소오스 영역(160) 사이의 전류 흐름 경로(I6 및 I7)가 상기 스텝 게이트 유전막(300) 하부 표면을 따라 형성된다. 이처럼 상기 드레인- 소오스 영역간 전류 흐름이 원활함으로 인해 온 저항의 크기를 감소시킬 수 있게 된다.
도 13에는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(4)의 평면도가 도시되어 있다. 도 14 및 도 15에는 상기 반도체 소자(4)의 단면도들이 도시되어 있다. 도 16에는 반도체 소자(4)의 사시도가 도시되어 있다. 상기 도 14는 상기 도 13의 J-J` 선에 따른 영역을 나타내는 단면도이고, 상기 도 15은 상기 도 13의 K-K` 선에 따른 영역을 나타내는 단면도이다. 상기 도 16는 상기 도 13의 J-J` 및 L-L` 선에 따른 영역을 나타내는 사시도이다.
도 13 내지 도 16을 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(4)는 상기 도 1 내지 도 4에서 설명한 것과 실질적으로 동일한 구조인 반도체 기판(100), 버리드 층(105), 에피택셜 층(110), 소자분리 영역(115), 바디 영역(120), 드리프트 영역(125), 드레인 영역(150), 바디 콘택 영역(155) 및 소오스 영역(160)을 포함할 수 있다. 그리고, 상기 반도체 소자(1)와 비교하여, 스텝 게이트 영역(410)을 포함할 수 있다.
상기 게이트 영역(410)은 활성 영역(117)의 길이(L) 방향(x방향)에 비해 활성 영역(117)의 폭(W) 방향(y방향)으로 보다 길게 형성된 판 게이트부(400)와, 상기 판 게이트부(400)의 측부에 형성되어 있는 핑거 게이트부(405)를 포함할 수 있다.
상기 핑거 게이트부(405)는 상기 판 게이트부(400)의 일측부에 형성되어 상기 게이트 영역(410)은 전체적으로 빗 구조를 나타낼 수 있다.
상기 판 게이트부(400)는 판 게이트 유전막부(400a) 및 판 게이트 도전막부(400b)를 포함할 수 있다. 상기 핑거 게이트부(405)는 핑거 게이트 유전막부(405a) 및 핑거 게이트 도전막부(405b)를 포함할 수 있다.
상기 핑거 게이트 유전막부(405a)는 게이트 유전막이 존재하는 영역과 게이트 유전막이 부재하는 영역이 교대로 배치된 복수개의 핑거 구조로 형성될 수 있다. 상기 핑거 게이트 유전막부(405a)는 상기 판 게이트 유전막부(400a)의 측부에 상기 활성 영역(117)의 폭(W) 방향과 수직하는 길이(L) 방향으로 형성될 수 있다.
상기 핑거 게이트 도전막부(405b)는 게이트 도전막이 존재하는 영역과 게이트 도전막이 부재하는 영역이 교대로 배치된 복수개의 핑거 구로조 형성될 수 있다. 상기 핑거 게이트 도전막부(405b)는 상기 판 게이트 유전막부(400b)의 측부에 상기 활성 영역(117)의 폭(W) 방향과 수직하는 길이(L) 방향으로 형성될 수 있다. 상기 핑거 게이트 도전막부(405b)는 상기 판 게이트 도전막부(400b)에 비해 보다 낮은 도전성을 갖는 도전물로 형성할 수 있다. 상기 핑거 게이트 도전막부(405b)는 도핑되지 않은 도전물로 형성할 수 있다.
상기 핑거 게이트 유전막(405a)은 상기 핑거 게이트 도전막(405b)에 비해 상기 드리프트 영(125)역 상에 활성 영역(117)의 길이(L) 방향(x방향)으로 보다 더 길게 형성될 수 있다. 따라서, 상기 핑거 게이트 도전막부(405b)의 말단부로부터 상기 핑거 게이트 유전막(405a)이 노출될 수 있다.
본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(4)에 의하면, 상기 스텝 게이트 영역(410)을 빗 구조로 형성하여 상기 드리프트 영역(125)으로 확장 형성된 핑거 게이트 유전막(405a)과 핑거 게이트 도전막(405b)의 접촉 면적을 최소화함으로써 스텝 게이트 영역(410)의 오버랩 캐패시턴스를 감소시킬 수 있다. 상기 핑거 게이트 도전막부(405b)를 도핑되지 않은 도전물로 형성하면 상기 스텝 게이트 영역(410)의 오버랩 캐패시턴스를 보다 더 감소시킬 수 있다.
그리고, 상기 도 14 및 도 15를 참조하면, 상기 드레인 영역(150)과 소오스 영역(160) 사이의 전류 흐름 경로(I8)가 상기 핑거 게이트 유전막(405a) 하부 영역을 따라 형성된다. 도 15를 참조하면, 상기 드레인 영역(150)과 소오스 영역(160) 사이의 전류 흐름 경로(I9, I10)가 상기 드리프트 영역의 표면 및 내부 영역을 따라 형성된다. 이처럼 상기 드레인- 소오스 영역간 전류 흐름이 원활함으로 인해 온 저항의 크기를 감소시킬 수 있게 된다.
도 17에는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(5)를 나타낸 평면도가 도시되어 있다. 도 18에는 상기 반도체 소자(5)를 나타낸 단면도가 도시되어 있다. 도 19에는 상기 반도체 소자(5)를 나타낸 사시도가 도시되어 있다. 상기 도 18은 상기 도 17의 M-M` 선에 따른 영역을 나타내는 단면도이고, 상기 도 19는 상기 도 17의 M-M` 및 N-N` 선에 따른 영역을 나타내는 사시도이다.
도 17 내지 도 19를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(5)는 반도체 기판(100), 버리드 층(105), 에피택셜 층(110), 소자분리 영역(115), 바디 영역(120), 드리프트 영역(125), 절연막 영역(130), 드레인 영역(150), 바디 콘택 영역(155) 및 소오스 영역(160)을 포함할 수 있다. 그리고, 상기 반도체 소자(1)와 비교하여, 판 게이트 영역(510)을 포함할 수 있다.
상기 판 게이트 영역(510)은 상기 바디 영역(120)으로부터 드리프트 영역(125)을 거쳐 상기 로코스 절연막(130)의 일부 상부에 걸쳐지도록 형성할 수 있다. 상기 판 게이트 영역(510)은 판 게이트 유전막(500) 및 상기 판 게이트 유전막(500) 상부에 형성된 판 게이트 도전막(505)을 포함할 수 있다. 상기 판 게이트 유전막(500)은 실리콘 산화물 또는 고유전체를 포함할 수 있다. 상기 판 게이트 도전막(505)은 폴리실리콘, 금속 또는 금속 실리사이드를 포함할 수 있다.
상기 로코스 절연막(130) 상에 오버랩되는 게이트 도전막(505)의 말단부(515)는 상기 로코스 절연막(130) 상에 걸쳐지지 않는 게이트 도전막 영역에 비해 보다 낮은 도전성을 갖는 도전물로 형성될 수 있다. 상기 게이트 도전막(505)의 말단부(515) 말단부는 도핑되지 않은 도전물로 형성될 수 있다.
본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(5)에 의하면, 상기 로코스 절연막(130)과 중첩되는 판 게이트 도전막(505)의 말단부(515)를 도핑되지 않은 도전물로 형성함으로써, 판 게이트 영역(510)의 오버랩 캐패시턴스를 감소시킬 수 있다.
그리고, 상기 로코스 절연막(130)으로 인해 항복 전압이 낮아지는 것을 방지하면서도 상기 드레인 영역(150)과 소오스 영역(160) 사이의 전류 흐름 경로(I11)가 상기 로코스 절연막(130)의 완만한 경사면을 따라 형성되므로 온 저항의 크기를 감소시킬 수 있게 된다.
도 20 내지 도 22는 본 발명의 기술적 사상의 일실시예에 따른 반도체 소자(1)의 제조방법을 설명하기 위한 사시도들이다 상기 도면들은 상기 도 1의 A-A` 및 C-C` 선에 따른다.
도 20을 참조하면, 상기 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)의 제조방법은, 제1 도전형의 반도체 기판(100)을 준비하고, 상기 반도체 기판(100) 상에 버리드(buried) 층(105) 및 에피택셜(epitaxal) 층(110)을 형성하고, 상기 에피택셜 층(110)에 소자분리 영역(115), 바디 영역(120) 및 드리프트 영역(125)을 형성하는 것을 포함할 수 있다.
상기 반도체 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, SOI(Silicon On Insulator) 기판 또는 원소 주기율표의 3족, 4족 및 5족 원소 중 적어도 두개 이상의 원소들을 포함하는 화합물 반도체 기판일 수 있다.
상기 버리드 층(105)을 형성하는 것은 상기 반도체 기판(100) 상에 제1 도전형 또는 제2 도전형의 불순물을 주입하여 형성하는 것을 포함할 수 있다. 또는 상기 버리드 층(105)을 형성하는 것은 상기 반도체 기판(100) 상에 증착 공정을 통해 형성된 절연막이나 열성장된 절연막으로 형성하는 것을 포함할 수 있다.
상기 에피택셜 층(110)을 형성하는 것은 상기 버리드 층(105) 상에 에피택셜 성장법을 이용하여 에피택셜 층을 형성하고, 제2 도전형의 불순물을 주입하여 형성하는 것을 포함할 수 있다. 또는 상기 에피택셜 층(110)을 형성하는 것은 상기 제1 도전형의 반도체 기판(100) 내부에 제2 도전형의 불순물을 주입하여 형성하는 것을 포함할 수 있다. 상기 에피택셜 층(110)의 불순물 도핑 농도는 상기 버리드 층(105)의 불순물 도핑 농도보다 낮을 수 있다.
상기 소자분리 영역(115)을 형성하는 것은 상기 에피택셜 층(110)의 일부 영역을 리세스하여 형성하는 것을 포함할 수 있다. 상기 소자분리 영역(115)은 얕은 트렌치 소자분리막(shallow trench isolation: STI) 또는 LOCOS 소자분리막을 포함할 수 있다. 상기 소자분리 영역(115)에 의해 반도체 기판(100) 상에 활성 영역(117)이 한정될 수 있다.
상기 바디 영역(120)을 형성하는 것은 상기 소자분리 영역(115)에 의해 한정된 활성 영역(117)의 에피택셜 층(110)에 제1 도전형의 불순물을 주입하여 형성하는 것을 포함할 수 있다. 상기 바디 영역(120)은 상기 에피택셜 층(110)의 표면으로부터 제1 깊이로 형성될 수 있다.
상기 드리프트 영역(125)을 형성하는 것은 상기 소자분리 영역(115)에 의해 한정된 활성 영역(117)의 에피택셜 층(110)에 제2 도전형의 불순물을 주입하여 형성하는 것을 포함할 수 있다. 상기 드리프트 영역(125)은 상기 에피택셜 층(110)의 표면으로부터 상기 제1 깊이보다 깊은 제2 깊이로 형성할 수 있다. 상기 드리프트 영역(125)의 불순물 도핑 농도는 상기 에피택셜 층(110)의 불순물 도핑 농도보다 높을 수 있다. 상기 바디 영역(120) 및 드리프트 영역(125)은 서로 이격되도록 형성하거나 서로 접하도록 형성할 수 있다.
도 21을 참조하면, 상기 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)의 제조 방법은, 상기 드리프트 영역(125) 내에 로코스 절연막(130)을 형성하는 것을 포함할 수 있다.
상기 로코스 절연막(130)은 상기 바디 영역(120)의 제2 깊이보다 얕은 제3 깊이로 형성할 수 있다. 상기 로코스 절연막(130)의 측면 및 하면은 상기 드리프트 영역(125)에 둘러싸일 수 있다. 상기 로코스 절연막(130)은 상기 활성 영역(117)의 길이(L) 방향(x방향)에 비해 상기 활성 영역(117)의 폭(W) 방향(y방향)으로 보다 긴 형태를 갖도록 형성할 수 있다.
도 22를 참조하면, 상기 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)를 제조하는 방법은, 상기 반도체 기판(100) 상에 게이트 영역(145)을 형성하는 것을 포함할 수 있다.
상기 게이트 영역(145)을 형성하는 것은 상기 바디 영역(120) 및 드리프트 영역(125)이 형성되어 있는 에피택셜 층(110) 상에 게이트 유전막 및 게이트 도전막을 차례로 형성한 뒤, 사진식각 공정을 실시하여 형성하는 것을 포함할 수 있다.
상기 게이트 영역(145)은 상기 활성 영역의 폭(W1) 방향으로 길게 형성된 판 게이트부(135))와 복수개의 막대 형상으로 이루어진 핑거 게이트부(140)를 포함하도록 형성할 수 있다.
상기 판 게이트부(135)는 판 게이트 유전막부(135a) 및 판 게이트 도전막부(135b)를 포함하도록 형성할 수 있다. 상기 핑거 게이트부(140)는 핑거 게이트 유전막부(140a) 및 핑거 게이트 도전막부(140b)를 포함하도록 형성할 수 있다. 상기 핑거 게이트부(140)는 상기 판 게이트부(135)의 일측부에 상기 활성 영역(117)의 폭(W) 방향(y방향)과 수직하는 길이(L) 방향(x방향)으로 형성하여 상기 게이트 영역(145)은 전체적으로 빗 구조를 나타내도록 형성할 수 있다. 상기 핑거 게이트부(140)의 핑거 게이트 도전막부(140b)는 도핑되지 않은 도전물로 형성할 수 있다.
상기 게이트 영역(145)은 상기 바디 영역의 일부 및 드리프트 영역을 거쳐 상기 절연막의 일부 상부에 걸쳐지도록 형성하는 것을 포함할 수 있다. 상기 절연막 상에 걸쳐지는 부분은 상기 핑거 게이트부(140)의 말단부(142)일 수 있다.
이어서, 상기 도 4에 도시된 것과 같이 상기 게이트 영역(145) 주변으로 드레인 영역(150), 바디 콘택 영역(155) 및 소오스 영역(160)을 형성하는 것을 포함할 수 있다.
상기 드레인 영역(150)을 형성하는 것은 상기 드리프트 영역(125) 내에 제2 도전형의 불순물을 이온주입하여 형성하는 것을 포함할 수 있다. 상기 드레인 영역(150)의 불순물 도핑 농도는 상기 드리프트 영역(125)의 불순물 도핑 농도보다 높을 수 있다. 상기 드레인 영역(150)은 상기 로컬 절연막(130)의 일측부에 형성하는 것을 포함할 수 있다. 상기 드레인 영역(150)은 상기 로코스 절연막(130)의 양측부 중 상기 소오스 영역(160)으로부터 보다 먼 일측부(도면상 오른쪽 측부)에 형성될 수 있다. 상기 드레인 영역(150)의 측면 및 하면은 상기 드리프트 영역(125)에 둘러싸일 수 있다. 상기 드레인 영역(150)은 상기 로코스 절연막(130)과 이격됨이 없이 상기 로코스 절연막(130)과 접하도록 형성하는 것을 포함할 수 있다.
상기 바디 콘택 영역(155)을 형성하는 것은 상기 바디 영역(120) 내에 제1 도전형의 불순물을 이온주입하여 형성하는 것을 포함할 수 있다. 상기 바디 콘택 영역(155)의 불순물 도핑 농도는 상기 바디 영역(120)의 불순물 도핑 농도보다 높을 수 있다.
상기 소오스 영역(160)을 형성하는 것은 상기 바디 영역(120) 내에 제2 도전형의 불순물을 이온주입하여 형성하는 것을 포함할 수 있다. 상기 소오스 영역(160)은 상기 바디 콘택(120) 영역의 일측부에 형성될 수 있다. 상기 소오스 영역(160)은 상기 바디 콘택 영역(155)의 양측부 중 상기 드리프트 영역(125)으로부터 가까운 일측부(도면상 오른쪽 측부)에 형성될 수 있다. 상기 바디 콘택 영역(155)과 소오스 영역(160)은 서로 접하도록 형성하거나 서로 이격되도록 형성될 수 있다. 상기 바디 콘택 영역(155) 및 소오스 영역(160)의 측면 및 하면은 상기 바디 영역(120)에 둘러싸일 수 있다. 상기 드레인 영역(150)과 소오스 영역(155)은 제2 불순물 이온주입 공정을 통해 동시에 형성할 수 있다.
도 23은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(2)의 제조방법을 설명하기 위한 사시도이다. 상기 도면은 상기 도 5의 D-D` 및 F-F` 선에 따른다.
도 23을 참조하면, 상기 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(2)의 제조방법은, 상기 도 20에서 설명한 것과 실질적으로 동일한 방법으로 반도체 기판(100) 상에 버리드 층(105), 에피택셜 층(110), 소자분리 영역(115), 바디 영역(120) 및 드리프트 영역(125)을 형성하고, 상기 드리프트 영역(125) 내에 로코스 절연막(200)을 형성하는 것을 포함할 수 있다.
상기 로코스 절연막(200)을 형성하는 것은 상기 드리프트 영역(125) 내에 상기 활성 영역(117)의 폭(W) 방향(y방향)을 일렬로 형성되는 복수개의 아일랜드 구조를 갖는 로코스 절연막으로 형성하는 것을 포함할 수 있다. 상기 아일랜드 구조의 로코스 절연막(200)의 측면 및 하면은 상기 드리프트 영역(125)에 둘러싸이도록 형성할 수 있다. 상기 아일랜드 구조의 로코스 절연막(200)은 복수개의 핑거 게이트부(140)와 각각 독립적으로 중첩되도록 형성할 수 있다. 상기 핑거 게이트부(140)의 수에 따라 상기 로코스 절연막(200)의 개수가 정해질 수 있다. 상기 각각의 로코스 절연막(200) 상에는 상기 핑거 게이트부(140)의 말단부(142)가 중첩되도록 형성할 수 있다.
이어서, 상기 도 8에 도시된 것과 같이 상기 게이트 영역(145) 주변으로 드레인 영역(150), 바디 콘택 영역(155) 및 소오스 영역(160)을 형성하는 것을 포함할 수 있다.
도 24 및 도 25는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(3)의 제조방법을 설명하기 위한 사시도들이다. 상기 도면들은 상기 도 9의 G-G` 및 I-I` 선에 따른다.
도 24를 참조하면, 상기 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(3)의 제조방법은, 상기 도 20에서 설명한 것과 실질적으로 동일한 방법으로 반도체 기판(100) 상에 버리드 층(105), 에피택셜 층(110), 소자분리 영역(115), 바디 영역(120) 및 드리프트 영역(125)을 형성하고, 상기 반도체 기판(100) 상에 스텝 게이트 유전막(300)을 형성하는 것을 포함할 수 있다.
상기 스텝 게이트 유전막(300)을 형성하는 것은 상기 바디 영역(120) 및 드리프트 영역(125)이 형성되어 있는 에피택셜 층(110) 상에 게이트 유전물질을 형성하고, 상기 게이트 유전물질을 식각하여 상기 바디 영역(120)에서 드리프트 영역(125)에 이르는 스텝 게이트 유전막(300)을 형성하는 것을 포함할 수 있다. 상기 스텝 게이트 유전막(300)은 실리콘 산화물 또는 고유전체를 포함할 수 있다.
도 25를 참조하면, 상기 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(3)의 제조방법은, 상기 스텝 게이트 유전막(300) 상에 스텝 게이트 도전막(305)을 형성하여 스텝 게이트 영역(310)을 형성하는 것을 포함할 수 있다. 상기 스텝 게이트 도전막(305)은 폴리실리콘, 금속 또는 금속 실리사이드를 포함할 수 있다.
상기 스텝 게이트 도전막(305)은 상기 활성 영역(117)의 폭(W) 방향(y방향)으로 길게 형성된 판 게이트 도전막부(305a)와 복수개의 막대 형상으로 이루어진 핑거 게이트 도전막부(305b)를 포함할 수 있다. 상기 스텝 게이트 도전막(305)은 상기 핑거 게이트 도전막부(305b)가 상기 판 게이트 도전막부(305a)의 일측부에 형성되어 전체적으로 빗 구조를 나타낼 수 있다. 상기 핑거 게이트 도전막부(305b)는 도핑되지 않은 도전물로 형성할 수 있다.
이어서, 상기 도 12에 도시된 것과 같이 상기 게이트 영역(310) 주변으로 드레인 영역(150), 바디 콘택 영역(155) 및 소오스 영역(160)을 형성하는 것을 포함할 수 있다. 상기 드레인 영역(150)은 상기 드리프트 영역(125) 내에 형성할 수 있고, 상기 바디 콘택 영역(155) 및 소오스 영역(160)은 상기 바디 영역(120) 내에 형성할 수 있다. 상기 드레인 영역(150)은 상기 드리프트 영역(125) 상에 형성된 상기 스텝 게이트 유전막(300)의 말단부에 접하도록 형성될 수 있다.
도 26은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(4)의 제조방법을 설명하기 위한 사시도이다. 상기 도면은 상기 도 13의 J-J` 및 L-L` 선에 따른다.
도 26을 참조하면, 상기 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(4)의 제조방법은, 상기 도 20에서 설명한 것과 실질적으로 동일한 방법으로 반도체 기판(100) 상에 버리드 층(105), 에피택셜 층(110), 소자분리 영역(115), 바디 영역(120) 및 드리프트 영역(125)을 형성하고, 상기 반도체 기판(100) 상에 스텝 게이트 영역(410)을 형성하는 것을 포함할 수 있다.
상기 스텝 게이트 영역(410)을 형성하는 것은 상기 바디 영역(120) 및 드리프트 영역(125)이 형성되어 있는 에피택셜 층(110) 상에 게이트 유전물질 및 게이트 도전물질을 형성하고, 상기 게이트 도전물질 및 게이트 유전물질을 식각하여 스텝 게이트 유전막(300)을 형성하는 것을 포함할 수 있다.
상기 스텝 게이트 영역(410)을 형성하는 것은 활성 영역(117)의 폭(W) 방향(y방향)으로 길게 형성된 판 게이트(400))와 복수개의 막대 형상으로 이루어진 핑거 게이트부(405)를 포함하도록 형성할 수 있다.
상기 판 게이트부(400)는 판 게이트 유전막부(400a) 및 판 게이트 도전막부(400b)를 포함하도록 형성할 수 있다. 상기 핑거 게이트부(405)는 핑거 게이트 유전막부(405a) 및 핑거 게이트 도전막부(405b)를 포함하도록 형성할 수 있다.
상기 핑거 게이트부(405)는 상기 판 게이트부(400)의 일측부에 형성되어 상기 게이트 영역(410)은 전체적으로 빗 구조를 나타낼 수 있다. 상기 핑거 게이트 도전막부(405b)는 상기 핑거 게이트 유전막부(405a) 보다 짧게 형성되어 상기 핑거 게이트 유전막부(405a)이 노출될 수 있다. 상기 핑거 게이트부(405)의 핑거 게이트 도전막부(405b)는 도핑되지 않은 도전물로 형성할 수 있다.
이어서, 상기 도 16에 도시된 것과 같이 상기 스텝 게이트 영역(410) 주변으로 드레인 영역(150), 바디 콘택 영역(155) 및 소오스 영역(160)을 형성하는 것을 포함할 수 있다.
도 27은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(5)의 제조방법을 설명하기 위한 사시도이다. 상기 도면은 상기 도 17의 M-M` 및 N-N` 선에 따른다.
도 27을 참조하면, 상기 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(5)의 제조방법은, 상기 도 20에서 설명한 것과 실질적으로 동일한 방법으로 반도체 기판(100) 상에 버리드 층(105), 에피택셜 층(110), 소자분리 영역(115), 바디 영역(120), 드리프트 영역(125) 및 로코스 절연막(130)을 형성하고, 상기 반도체 기판(100) 상에 판 게이트 영역(510)을 형성하는 것을 포함할 수 있다.
상기 판 게이트 영역(510)을 형성하는 것은 상기 바디 영역(120) 및 드리프트 영역(125)이 형성되어 있는 에피택셜 층(110) 상에 게이트 유전물질 및 게이트 도전물질을 형성하고, 상기 게이트 도전물질 및 게이트 유전물질을 식각하여 판 게이트 영역(510)을 형성하는 것을 포함할 수 있다.
상기 판 게이트 영역(510)은 게이트 유전막(500) 및 게이트 도전막(505)을 포함할 수 있다. 상기 판 게이트 영역(510)은 상기 바디 영역(125)으로부터 드리프트 영역(125)을 거쳐 상기 로코스 절연막(130)의 상부에 일부 영역이 걸쳐지도록 형성하는 것을 포함할 수 있다. 상기 로코스 절연막(130) 상부에 상기 게이트 도전막(505)의 말단부(515)가 중첩되도록 형성할 수 있다. 상기 로코스 절연막(130) 상에 중첩되는 상기 게이트 도전막(505)의 말단부(515)는 도핑되지 않은 도전물로 형성하는 것을 포함할 수 있다.
이어서, 상기 도 19에 도시된 것과 같이 상기 판 게이트 영역(510) 주변으로 드레인 영역(150), 바디 콘택 영역(155) 및 소오스 영역(160)을 형성하는 것을 포함할 수 있다.
도 28은 본 발명의 기술적 사상의 실시예들에 따라 제조된 상기 반도체 소자들 중 적어도 하나를 포함하는 반도체 모듈(2000)을 개략적으로 나타낸 도면이다.
도 28를 참조하면, 반도체 모듈(2000)은 메모리 소자를 포함하는 메모리 모듈일 수 있다. 반도체 모듈(2000)은 모듈 기판(2010), 상기 모듈 기판(2010) 상에 배치된 다수 개의 반도체 소자들(2020) 및 다수 개의 터미널들(2030)을 포함할 수 있다. 상기 터미널들(2030)은 전도성 금속을 포함할 수 있다. 상기 터미널들(2030)은 상기 반도체 소자들(2020)과 전기적으로 연결될 수 있다. 상기 모듈 기판(2010)은 메모리 모듈 기판일 수 있다. 상기 모듈 기판(2010)은 PCB 또는 웨이퍼를 포함할 수 있다.
상기 반도체 소자들(2020)은 메모리 소자들일 수 있다. 상기 반도체 소자들(2020)은 디램 소자들일 수 있다. 상기 반도체 소자들(2020)은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자이거나, 또는 반도체 소자를 포함하는 반도체 패키지일 수 있다.
도 29는 본 발명의 기술적 사상의 실시예에 따라 제조된 반도체 소자를 포함하는 반도체 모듈(2100)을 개략적으로 나타낸 도면이다.
도 29를 참조하면, 반도체 모듈(2100)은 모듈 기판(2110) 상에 형성된 메모리 소자(2130)를 포함할 수 있다. 상기 메모리 소자(2130)는 낸드 플래쉬 등과 같은 메모리 소자일 수 있다. 상기 반도체 모듈(2100)은 상기 모듈 기판(2110) 상에 실장된 반도체 소자(2120)을 포함할 수 있다. 상기 모듈 기판(2110)의 적어도 한 변에는 입출력 터미널들(2140)이 배치될 수 있다.
도 30은 본 발명의 기술적 사상의 실시예에 따라 제조된 반도체 소자를 포함하는 전자 시스템(2200)을 개념적으로 도시한 블록도이다.
도 30을 참조하면, 전자 시스템(2200)은 바디(Body; 2210)를 포함할 수 있다. 상기 바디(2210)는 마이크로 프로세서 유닛(Micro Processor Unit; 2220), 파워 서플라이(Power Supply; 2230), 기능 유닛(Function Unit; 2240), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 2250)을 포함할 수 있다. 상기 바디(2210)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다.
상기 마이크로 프로세서 유닛(2220), 상기 파워 서플라이(2230), 상기 기능 유닛(2240), 및 상기 디스플레이 컨트롤러 유닛(2250)은 상기 바디(2210)상에 실장 또는 장착될 수 있다. 상기 바디(2210)의 상면 혹은 상기 바디(2210)의 외부에 디스플레이 유닛(2260)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2260)은 상기 바디(2210)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(2250)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 서플라이(2230)은 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(2220), 기능 유닛(2240), 디스플레이 컨트롤러 유닛(2250) 등으로 공급할 수 있다. 상기 마이크로 프로세서 유닛(2260)은 상기 파워 서플라이(2230)으로부터 전압을 공급받아 상기 기능 유닛(2240)과 상기 디스플레이 유닛(2260)을 제어할 수 있다.
상기 기능 유닛(2240)은 다양한 전자 시스템(2200)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2200)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(2240)은 다이얼링, 또는 외부 장치(External Apparatus)와의 교신으로 상기 디스플레이 유닛(2260)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다.
일 실시예에서, 상기 전자 시스템(2200)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2240)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2240)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2280)을 통해 외부 장치와 신호를 주고 받을 수 있다.
또한, 상기 전자 시스템(2200)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2240)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
도 31은 본 발명의 기술적 사상의 실시예에 따라 제조된 반도체 소자를 포함하는 다른 전자 시스템(2300)을 개략적으로 도시한 블록도이다.
도 31을 참조하면, 전자 시스템(2300)은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함할 수 있다. 상기 전자 시스템(2300)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(2300)은 메모리 시스템(2312), 마이크로프로세서(2314), 램(2316) 및 버스(2320)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(2318)를 포함할 수 있다. 마이크로프로세서(2314)는 전자 시스템(2300)을 프로그램 및 컨트롤할 수 있다. 램(2316)은 마이크로프로세서(2314)의 동작 메모리로 사용될 수 있다. 마이크로프로세서(2314), 램(2316) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 메모리 시스템(2312)은 본 발명의 기술적 사상의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자이거나, 또는 이러한 반도체 소자를 포함하는 반도체 패키지일 수 있다.
유저 인터페이스(2318)는 전자 시스템(2300)으로 데이터를 입력하거나 또는 전자 시스템(2300)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2312)은 마이크로프로세서(2314) 동작용 코드들, 마이크로프로세서(2314)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2312)은 컨트롤러 및 메모리를 포함할 수 있다.
도 32는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함하는 모바일 무선 폰(2400)을 개략적으로 도시한 도면이다.
상기 모바일 무선 폰(2400)은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함할 수 있다. 모바일 무선 폰(2400)은 태블릿 PC로 이해될 수도 있다. 더 나아가, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체 소자 100: 반도체 기판
105: 버리드 층 110: 에피택셜 층
115: 소자분리 영역 117: 활성 영역
120: 바디 영역 125: 드리프트 영역
130: 로코스 절연막 135: 판 게이트부
135a: 판 게이트 유전막부 135b: 판 게이트 도전막부
140: 핑거 게이트부 140a: 핑거 게이트 유전막부
140b: 핑거 게이트 도전막부 141: 단위 핑거 게이트부
145: 게이트 영역 150: 드레인 영역
155: 바디 콘택 영역 160: 소오스 영역

Claims (10)

  1. 제1 도전형의 반도체 기판;
    상기 반도체 기판 상에 형성된 제2 도전형의 에피택셜 층;
    상기 에피택셜 층에 형성되며, 상기 반도체 기판의 활성 영역을 한정하는 소자분리 영역;
    상기 에피택셜 층에 서로 인접 형성되어 있는 제1 도전형의 바디 영역 및 제2 도전형의 드리프트 영역;
    상기 드리프트 영역 상에 형성되며, 측면 및 하면이 상기 드리프트 영역에 둘러싸여 있는 로코스(LOCOS) 절연막;
    상기 로코스 절연막의 일측부에 인접 형성되며, 측면 및 하면이 상기 드리프트 영역에 둘러싸여 있는 드레인 영역;
    상기 바디 영역 내에 형성되며, 측면 및 하면이 상기 바디 영역에 둘러싸여 있는 바디 콘택 영역 및 소오스 영역; 그리고
    상기 바디 영역으로부터 상기 드리프트 영역을 거쳐 상기 로코스 절연막 상에 일부 영역이 중첩되어 있는 게이트 영역을 포함하고,
    상기 드리프트 영역의 상면 일부가 상기 로코스 절연막과 상기 바디 영역 사이에서 노출되는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 게이트 영역은,
    상기 활성 영역의 제1 방향으로 길게 형성된 판 게이트 유전막 및 그 상부에 형성된 판 게이트 도전막으로 이루어진 판 게이트부, 및
    상기 판 게이트부의 일측면에 상기 활성 영역의 제1 방향과 수직하는 제2 방향으로 형성되어 있으며, 게이트 도전막이 존재하는 영역과 게이트 도전막이 부재하는 영역이 교대로 배치된 핑거 게이트 유전막 및 그 상부에 형성된 핑거 게이트 도전막으로 이루어진 핑거 게이트부를 포함하는 반도체 소자.
  3. 제 2항에 있어서, 상기 핑거 게이트부는 상기 활성 영역의 제2 방향으로 길게 형성되어 있는 막대 형상의 단위 핑거 게이트부들을 포함하는 반도체 소자.
  4. 제 2 항에 있어서, 상기 핑거 게이트부는 상기 로코스 절연막 상에 중첩되는 것을 포함하는 반도체 소자.
  5. 제 2 항에 있어서,
    상기 핑거 게이트 도전막은 도핑되지 않은 도전물을 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 로코스 절연막은 상기 활성 영역의 제2 방향에 비해 활성 영역의 제1 방향으로 보다 길게 형성된 일체형의 로코스 절연막을 포함하는 반도체 소자.
  7. 제 3 항에 있어서,
    상기 단위 핑거 게이트부의 하부에 상기 단위 핑거 게이트부와 한정적으로 중첩되는 독립된 아일랜드 구조의 로코스 절연막을 포함하는 반도체 소자.
  8. 제 1 항에 있어서, 상기 게이트 영역은,
    상기 바디 영역으로부터 상기 드리프트 영역을 거쳐 상기 로코스 절연막 상에 일부 영역이 중첩되어 있는 판 게이트 유전막부, 및
    상기 판 게이트 유전막부의 상부에 형성된 판 게이트 도전막부를 포함하는 반도체 소자.
  9. 제1 도전형의 반도체 기판;
    상기 반도체 기판 상에 형성된 제2 도전형의 에피택셜 층;
    상기 에피택셜 층에 형성되며, 상기 반도체 기판의 활성 영역을 한정하는 소자분리 영역;
    상기 에피택셜 층에 서로 인접 형성되어 있는 제1 도전형의 바디 영역 및 제2 도전형의 드리프트 영역;
    상기 드리프트 영역 상에 형성되어 측면 및 하면이 상기 드리프트 영역에 둘러싸여 있는 드레인 영역;
    상기 바디 영역 상에 형성되어 측면 및 하면이 상기 바디 영역에 둘러싸여 있는 바디 콘택 영역 및 소오스 영역; 그리고
    상기 바디 영역으로부터 상기 드리프트 영역 상에 확장 형성되어 있는 게이트 영역을 포함하되,
    상기 게이트 영역은 상기 바디 영역 및 드리프트 영역 상에 서로 다른 두께의 유전막으로 이루어진 게이트 유전막, 및
    상기 활성 영역의 제1 방향으로 길게 형성된 판 게이트 도전막부와, 상기 판 게이트 도전막부의 측부에 상기 활성 영역의 제1 방향과 수직하는 제2 방향으로 형성되어 있으며, 게이트 도전막이 존재하는 영역과 게이트 도전막이 부재하는 영역이 교대로 배치된 핑거 게이트 도전막부로 이루어진 게이트 도전막을 포함하는 반도체 소자.
  10. 제 9항에 있어서, 상기 게이트 유전막은,
    상기 활성 영역의 제1 방향으로 길게 형성된 판 게이트 유전막부, 및
    상기 판 게이트 유전막부의 측부에 상기 활성 영역의 제1 방향과 수직하는 제2 방향으로 형성되며, 게이트 유전막이 존재하는 영역과 게이트 유전막이 부재하는 영역이 교대로 배치된 핑거 게이트 유전막부를 포함하는 반도체 소자.
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