KR101790818B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 액티브 영역 내 형성되는 복수 개의 트렌치 트랜지스터에 전압을 인가하기 위하여 컨택 패턴이 형성되는 에지 영역에 있어, 상기 에지 영역의 게이트 전극 하부에 소스 전원과 연결된 실드 전극을 추가 형성함으로써 게이트-드레인간 커패시턴스(Cgd)를 감소시킬 수 있는 반도체 소자에 관한 것이다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 액티브 영역 내 형성되는 복수 개의 트렌치 트랜지스터에 전압을 인가하기 위하여 컨택 패턴이 형성되는 에지 영역에 있어, 상기 에지 영역의 게이트 전극 하부에 소스 전원과 연결된 실드 전극을 추가 형성함으로써 게이트-드레인간 커패시턴스(Cgd)를 감소시킬 수 있는 반도체 소자에 관한 것이다.
DMOS(Double diffused MOS) 트랜지스터와 같이 고전압용 반도체 소자로 주로 이용되는 MOS 트랜지스터의 채널은 통상적으로 기판 표면과 수평한 방향으로 형성되나, 최근 반도체 소자의 설계 규칙(design rule)이 감소함에 따라 고집적화에 용이한 수직채널(vertical channel)을 갖는 고전압용 MOS 트랜지스터, 이른바 트렌치 MOS 트랜지스터에 대한 관심이 증가하고 있는 추세이다. 트렌치 MOS 트랜지스터의 구조를 간략히 살펴보면 드레인은 기판 후면에 배치되고, 소스는 기판의 상면에 배치되며, 게이트는 기판 표면에 파여진 트렌치 내부에 배치된 구조를 가지며, 전류는 트렌치의 측벽을 따라 기판 상하로 흐르게 된다.
도 1은 종래기술에 따른 반도체 소자의 액티브 영역 및 에지 영역을 나타내는 평면도이고, 도 2는 도 1의 절단선(A-B)을 통해 바라본 절단면도이다.
도 1 및 도 2를 참조하면, 종래기술에 따른 반도체 소자는 액티브 영역(X) 및 에지 영역(Y)으로 구분되며, 액티브 영역(X)은 트렌치(100)와 트렌치 트랜지스터 셀(101_1) 및 액티브 영역 내부 컨택(101)을 포함하고, 에지 영역(Y)은 전극에 전압을 인가하기 위한 컨택 패턴을 포함한다. 좀더 구체적으로, 기판(200)상에는 제1 절연막(210)이 형성되고, 제1 절연막(210)상에는 실드 구조(220)가 형성되어 있으며, 그 상부에는 제2 절연막(230), 게이트 구조(240) 및 제3 절연막(250)이 형성된다. 이때 제2 절연막(230) 및 제3 절연막(250)에는 각각 컨택홀(231, 251)이 형성된다.
그런데 종래의 반도체 소자는 게이트 전압을 전달하는 게이트 구조가 반도체 칩 전면에 형성되어 상기 게이트 구조와 하부 기판의 드레인간 커패시턴스를 형성하게 된다. 이로 인해 역 커패시턴스(Reverse Capacitance)의 증가를 가져오게 되며, 결과적으로 소자 전체의 스위칭 특성을 저하시킨다.
미국 등록특허 제 6,891,223호
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 반도체 소자 내 에지 영역에 형성되는 역 커패시턴스(Reverse Capacitance)를 감소시키는 반도체 소자를 제공하고자 한다.
구체적으로, 게이트-드레인간 커패시턴스를 감소시킴으로써 소자의 전체적인 AC 특성을 개선할 수 있는 반도체 소자를 제공하고자 한다.
본 발명의 일 측면에 따른 반도체 소자는 복수 개의 트렌치 트랜지스터를 포함하는 액티브 영역 및 상기 복수 개의 트렌치 트랜지스터에 전압을 인가하기 위한 컨택 패턴이 형성되는 에지 영역을 포함하는 반도체 소자에 있어서, 상기 에지 영역은, 기판; 상기 기판 상에 형성되는 제1 절연막; 상기 제1 절연막 상에 형성되는 제1 전극; 상기 제1 전극 및 기판 상에 형성되는 제2 절연막; 및 상기 제2 절연막 상에 형성되는 제2 전극;을 포함한다.
상기 액티브 영역 내 트렌치 트랜지스터는, 상기 기판에 형성된 트렌치 내부에 제1 절연막, 제1 전극, 제2 절연막, 제2 전극 순서로 적층된 다층 구조를 가질 수 있다.
상기 제1 전극은 소스 전원과 전기적으로 연결되는 실드 전극이고, 상기 제2 전극은 게이트 전원과 전기적으로 연결되는 게이트 전극이 적용될 수 있다.
상기 에지 영역은, 상기 제1 전극과 전기적으로 연결되는 제1 컨택부; 및 상기 제2 전극과 전기적으로 연결되는 제2 컨택부;를 더 포함할 수 있다.
상기 에지 영역에 있어, 상기 제1 전극의 너비(width)는 상기 제2 전극의 너비보다 크게 형성될 수 있다.
상기 에지 영역은, 상기 기판과 제1 전극 사이에 형성되는 로코스 층;을 더 포함할 수 있다.
이때, 상기 로코스 층의 너비는, 상기 제1 전극의 너비보다 크게 형성될 수 있다.
일 실시예로, 상기 제1 컨택부 및 제2 컨택부는 상기 기판의 표면의 상측에 형성될 수 있다.
상기 제1 전극 및 제2 전극은 폴리실리콘(polysilicon)으로 형성될 수 있다.
본 발명의 바람직한 실시예에 따른 반도체 소자는 에지 영역에 형성되는 게이트 컨택 패턴 하부에 소스 전원을 갖는 실드 전극을 삽입함으로써 게이트-드레인간 발생하는 역 커패시턴스(Reverse Capacitance)를 차폐하는 효과가 있다.
구체적으로, 상기 게이트 컨택 패턴과 연결되는 게이트 전극과 기판 사이에 소스 전원을 갖는 실드 전극을 삽입함으로써 게이트-드레인간 커패시턴스(gate-drain Capacitance, Cds)를 게이트-소스간 커패시턴스(gate-source Capacitance, Cgs) 및 소스-드레인간 커패시턴스(source-drain Capacitance, Cds)로 전환시켜 소자의 전체적인 AC 특성을 개선할 수 있다는 효과가 있다.
도 1은 종래기술에 따른 반도체 소자의 평면도,
도 2는 도 1의 절단면(A-B)을 따라 바라본 절단면도,
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 일부를 나타낸 평면도,
도 4는 도 3의 절단면(A-A')을 따라 바라본 절단면도, 및
도 5는 도 3의 절단면(B-B')을 따라 바라본 절단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 일부를 나타내는 평면도이고, 도 4는 도 3의 절단면(A-A')을 따라 바라본 절단면도이고, 도 5는 도 3의 절단면(B-B')을 따라 바라본 절단면도이다.
도 3 내지 도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자는 복수 개의 트렌치 트랜지스터를 포함하는 액티브 영역(X) 및 상기 복수 개의 트렌치 트랜지스터에 전압을 인가하기 위한 컨택 패턴이 형성되는 에지 영역(Y)을 포함한다. 이때, 상기 에지 영역(Y)은 기판(300), 제1 절연막(310), 제1 전극(320), 제2 절연막(330), 제2 전극(340)을 포함하는 다층 구조로 구성된다.
기판(300)은 예컨대 웨이퍼나 유리 기판 등으로서, 기판의 일측면, 더 정확하게는 도면상의 후면을 별도의 그라인딩이나 CMP(Chemical Mechanical Polishing) 공정을 통해 일부 두께를 남겨 형성한 기판이 바람직하다. 이와 같이 일부 두께를 남겨 형성한 기판(300)을 본 발명의 실시예에서는 버퍼층이라 지칭할 수도 있다. 기판(300)은 반도체 소자가 트렌치 트랜지스터 셀(cell)의 형태로 형성되는 액티브 영역(X)과, 반도체 소자에 전압을 인가하기 위한 컨택부, 즉 컨택 패턴이 형성되는 에지 영역(Y)으로 구분된다.
이때, 본 발명의 일 실시예에 따른 기판(300)의 액티브 영역(X) 및 에지 영역(Y)에는 트렌치(301)가 형성될 수 있다.
이하, 에지 영역(Y)을 중점적으로 본 발명의 일 실시예에 따른 반도체 소자에 대하여 상세히 설명한다.
본 발명에 적용가능한 실시예에 따른 반도체 소자의 에지 영역(Y)은, 기판(300); 상기 기판(300) 상에 형성되는 제1 절연막(310); 상기 제1 절연막(310) 상에 형성되는 제1 전극(320); 상기 제1 전극(320) 및 기판(300) 상에 형성되는 제2 절연막(330); 상기 제2 절연막(330) 상에 형성되는 제2 전극(340);을 포함하는 다층 구조를 갖는다. 이때, 상기 에지 영역(Y)은 제1 전극(320)과 전기적으로 연결되는 제1 컨택부; 및 제2 전극(340)과 전기적으로 연결되는 제2 컨택부;를 포함할 수 있다.
구체적으로, 상기 기판(300) 상에는 제1 절연막(310)이 형성된다. 즉, 상기 기판(300)의 전면에는 제1 절연막(310)이 형성된다. 추가적으로, 상기 제1 절연막(310)은 기판(300)의 액티브 영역(X) 및 에지 영역(Y)에 형성된 트렌치(301)의 하부면과 측벽을 포함하는 기판(300)의 표면에 형성될 수 있다.
상기 제1 절연막(310) 상에는 제1 전극(320)이 형성된다. 이때, 상기 제1 전극(320)은 상기 제1 절연막(310)이 형성된 기판(300) 상의 에지 영역(Y) 뿐만 아니라 액티브 영역(X)에도 형성될 수 있다. 구체적으로, 상기 제1 전극(320)은 기판(300) 표면 뿐만 아니라 트렌치 내부에도 형성될 수 있다. 상기 제1 전극(320)의 형성 두께 및 형성 모양 뿐만 아니라 상기 제1 전극(320)이 형성되는 영역은 제조하고자 하는 반도체 소자 특성에 맞게 변형 설계될 수 있다.
본 발명에 적용가능한 일 실시예에서 반도체 소자의 액티브 영역(X)에 형성되는 트렌치 트랜지스터로는 트렌치(301) 내부에 2개의 전극 구조를 갖는 트렌치 MOS 트랜지스터가 적용될 수 있다. 이때, 상기 제1 전극(320)은 트렌치(301)의 하부 영역에 배치되어, 실드(shield) 전극 또는 필드 전극이라 명명될 수 있다. 이와 같은 실드 전극은 상기 실드 전극에 인가되는 전압에 따라 반도체 소자 내부의 전계 구조를 변경시키는 역할을 수행할 수 있다.
이어, 제1 전극(320) 및 기판(300) 상에는 제2 절연막(330)이 형성된다. 상기 제2 절연막(330)은 상기 제1 절연막(310)과 동일 물질로 형성될 수 있다. 이와 같은 제2 절연막(330)은 상기 제1 전극(320)과 제2 전극(340)을 전기적으로 절연시킨다.
이때, 제2 절연막(330)은 도 5에 도시된 바와 같이, 반도체 소자의 일 방향(B-B' 방향)의 에지 영역(Y)에서 제1 전극(320)(또는 실드 전극)을 외부로 노출시켜 제1 컨택 패턴(361)과 연결, 즉 전기적으로 접속시키는 제1 컨택홀(331)을 포함할 수 있다. 본 발명의 실시예에 따라 제1 컨택홀(331)은 제1 컨택부라 지칭될 수 있지만, 제1 컨택홀(331)을 통해 제1 전극(320)(또는 실드 전극)에 접촉하는 제1 컨택 패턴(361)을 더 포함하는 개념으로 사용될 수 있다.
상기 제2 절연막(330) 상에는 제2 전극(340)이 형성된다. 즉, 상기 제2 절연막(330)이 형성된 기판(300)의 표면이나 트렌치(301)의 상측에 제2 전극(340)이 형성된다.
이어, 상기 제2 전극(340) 상에는 제3 절연막(350)이 형성된다. 이때, 상기 제3 절연막(350)은 에지 영역(Y)에서 제2 컨택 패턴(363)과 제2 전극(340)을 상호 연결하기 위한 제2 컨택홀(351)을 포함한다. 이와 같은 제2 컨택홀(351)은 일 방향의 에지 영역(Y)에서 외부로 노출된 제2 절연막(330)상의 제1 컨택홀(331)과 동시에 형성될 수 잇고 별개의 공정으로 형성될 수 있으므로 본 발명의 실시예에서는 컨택홀을 어떻게 형성하느냐에 특별히 한정하지는 않을 것이다. 다만, 본 발명의 실시예에 따른 컨택홀은 각 전극과 컨택 패턴의 접촉 면적이 증가함에 따라 저항이 줄어들도록 오픈된 라인 형태로 형성될 수 있다.
나아가 액티브 영역(X)의 제3 절연막(350)을 포함하여, 에지 영역(Y)의 제 2 절연막(330)과 제3 절연막(350)상에는 제1 및 제2 컨택홀(331, 351) 등을 통해 하부의 전극과 전기적으로 접속시키기 위한 제1 및 제2 컨택 패턴(361, 363)이 형성된다. 이때 액티브 영역(X)의 소스 전극을 제1 및 제2 컨택 패턴(361, 363)의 형성시 동시에 형성할 수 있으며, 이러한 제1 및 제2 컨택 패턴(361, 363)과 소스 전극은 도전성의 금속 물질로 형성되는 것이 바람직하다. 또한 에지 영역(Y)에서의 제1 및 제2 컨택 패턴(361, 363)은 전압이 인가되는 전압 인가부로 사용될 수 있으며, 제1 컨택 패턴(361)은 소스 전극과 전기적으로 연결될 수 있다.
즉, 본 발명에 적용가능한 실시예에서 제1 전극(320)은 소스 전원과 전기적으로 연결되는 실드 전극으로 구성되고, 제2 전극(340)은 게이트 전원과 전기적으로 연결되는 게이트 전극으로 구성될 수 있다.
도 4에 도시된 바와 같이, 본 발명에 적용가능한 실시예에서 상기 제1 전극(320)은 상기 제2 전극(340)보다 큰 너비로 형성될 수 있다. 구체적으로, 반도체 소자의 일 방향(A-A')의 에지 영역(Y)에 있어, 기판(300)의 표면상에 적층되는 제1 전극(320)의 너비는 제2 전극(340)의 너비보다 크게 형성될 수 있다. 이를 통해, 제2 전극(340) 및 기판(300) 간 발생하는(게이트-드레인간 발생하는) 역 커패시턴스(Reverse Capacitance)를 차폐하는 효과가 있다.
본 발명에 적용가능한 다른 실시예에서 상기 에지 영역(Y) 내 형성되는 기판(300)과 제1 전극(320) 사이에는 추가적으로 로코스 층(302)이 형성될 수 있다. 이때, 상기 로코스 층(302)은 제1 전극보다 큰 너비로 형성될 수 있다.
상기와 같은 구성의 로코스 층(302)은 소자 분리막으로 역할하게 되고, 이를 통해 상기 제2 전극(340) 및 기판(300)간 발생하는 역 커패시턴스를 보다 효과적으로 차폐할 수 있다.
상기와 같은 기술 구성을 통해 종래 게이트 폴리(gate poly) 또는 전극과 하부 기판(300)의 드레인(drain) 사이에서 발생하던 게이트-드레인간 커패시턴스(gate-drain capacitance, Cgd)가 소스 전압과 전기적으로 연결되는 제1 바디 전극(321)으로 인해 게이트-소스간 커패시턴스(gate-source capacitance, Cgs) 및 소스-드레인간 커패시턴스(source-drain capacitance, Cds)로 전환됨으로써 반도체 소자의 AC 특성 전체를 개선하는 효과가 있다.
본 발명에 따른 반도체 소자의 액티브 영역(X) 내 형성되는 트렌치 트랜지스터는 트렌치(301) 내부에 제1 절연막(310), 제1 전극(320), 제2 절연막(330), 제2 전극(340) 순서로 적층된 다층 구조로 구성될 수 있다. 보다 구체적으로, 본 발명에 따른 반도체 소자의 액티브 영역(X) 내 트렌치 트랜지스터는 상기 트렌치(301)의 하부 및 측벽에 형성되는 제1 절연막(310); 상기 트렌치(301)의 하부 영역에 배치되는 제1 전극(320); 상기 제1 전극(320)상의 제2 절연막(330); 및 상기 트렌치(301)의 상부 영역에 배치되는 제2 전극(340);을 포함하는 다층 구조로 형성될 수 있다.
먼저, 상기 기판(300)에는 트렌치(301)가 형성된다. 이때, 상기 트렌치(301)를 형성하기 위하여 별도의 트렌치 공정이 추가될 수 있다.
이어 상기 트렌치(301)의 하부 영역 및 상부 영역에 각각 제1 전극(320) 및 제2 전극(340)을 형성함으로써 상기 액티브 영역(X) 내 형성되는 트렌치 트랜지스터는 2개의 전극 구조를 갖는 트렌지 MOS 트랜지스터가 적용될 수 있다.
이때, 상기 기판(300)과 제1 전극(320), 제1 전극(320)과 제2 전극(340)을 각각 전기적으로 절연시키기 위하여 제1 절연막(310) 및 제2 절연막(330)이 형성될 수 있다.
상기 트렌치(301) 내부에 적층되는 제1 절연막(310), 제1 전극(320), 제2 절연막(330) 및 제2 전극(340)은 각각 에지 영역(Y) 내 제1 절연막(310), 제1 전극(320), 제2 절연막(330) 및 제2 전극(340)을 형성하는 방법과 동시에 형성될 수 있다.
또한, 본 발명에 따른 반도체 소자는 기판(300)상에 소자를 형성하기 위하여 기판(300)의 하부에 위치하는 고농도의 N++층, 저농도의 N-층, P형층, 고농도의 P+층 등의 도핑층을 별도의 공정을 통해 형성할 수 있다. 이와 같은 도핑층들은 기판(300) 상에 별도의 에피층을 형성한 후에 에피층상에 형성된 고농도의 N++층, 저농도의 N-층 및 P형층 등으로 이루어질 수 있다. 본 발명의 실시예에 따른 트렌치는 이와 같은 도핑 공정 이후에 형성될 수 있으며, 이후 제3 절연막(350)을 형성하기 전에 드리프트 영역을 형성하기 위한 고농도의 N++층과 고농도의 P+층을 형성할 수도 있으므로 본 발명의 실시예에서는 그러한 소자의 도핑 층을 어떻게 형성하느냐에 특별히 한정하지는 않을 것이다. 이와 같은 도핑층은 불순물의 선택적인 도핑 및 확산에 의해 형성된다.
나아가 본 발명의 실시예에 따른 반도체 소자는 가령 웨이퍼의 하부면에 대하여 CMP 공정을 진행한 후, 일정 두께를 남긴 기판(300)의 하부면에 형성되는 드레인 전극을 포함할 수 있다. 이때, 상기 드레인 전극은 기타 전극과 동일한 물질로 형성될 수 있다. 여기서 상기 드레인 전극은 기판(300)과의 사이에 P형 임플란트를 수행한 후 베이킹 공정을 진행하여 P형 컬렉터로 사용되는 임플란트층을 더 포함할 수도 있다.
상기와 같은 기술 구성을 통해, 본 발명의 실시예에 따른 반도체 소자에 있어 기판(300)의 드레인(drain)과 제2 전극(340)으로 사용되는 게이트 폴리간에서 발생되는 게이트-드레인간 커패시턴스(Cgd)를 게이트-소스간 커패시턴스(Cgs) 및 소스-드레인간 커패시턴스(Cds)로 전환시켜 반도체 소자의 AC 특성 전체를 개선시킬 수 있게 된다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
100, 301: 트렌치 101: 트렌치 트랜지스터 셀
200, 300: 기판 210, 310: 제1 절연막
220: 실드 구조 230, 330: 제2 절연막
240: 게이트 구조 250, 350: 제3 절연막
302: 로코스 층
320: 제1 전극
331: 제1 컨택홀
340: 제2 전극
351: 제2 컨택홀
361: 제1 컨택 패턴 363: 제2 컨택 패턴

Claims (9)

  1. 복수 개의 트렌치 트랜지스터를 포함하는 액티브 영역 및 상기 복수 개의 트렌치 트랜지스터에 전압을 인가하기 위한 컨택 패턴이 형성되는 에지 영역을 포함하는 반도체 소자에 있어서,
    상기 에지 영역은,
    기판;
    상기 기판 상에 형성되는 두꺼운 절연막;
    상기 기판 상에 형성되고, 상기 두꺼운 절연막보다 두께가 얇은 제1 절연막;
    상기 두꺼운 절연막 상에 형성되는 제1 전극;
    상기 제1 전극 및 기판 상에 형성되는 제2 절연막;
    상기 제2 절연막 상에 형성되는 제2 전극;
    상기 제1 전극과 전기적으로 연결되는 제1 컨택부; 및
    상기 제2 전극과 전기적으로 연결되는 제2 컨택부;를 포함하고,
    상기 복수 개의 트렌치 트랜지스터가 보이는 단면을 기준으로 상기 제1 전극은 상기 두꺼운 절연막 위에만 형성되는 다층 구조를 갖는 반도체 소자.
  2. 제 1항에 있어서,
    상기 액티브 영역 내 트렌치 트랜지스터는,
    상기 기판에 형성된 트렌치 내부에 상기 제1 절연막, 상기 제1 전극, 상기 제2 절연막, 상기 제2 전극 순서로 적층된 다층 구조를 갖는 것을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 제1 전극은 소스 전원과 전기적으로 연결되는 실드 전극이고,
    상기 제2 전극은 게이트 전원과 전기적으로 연결되는 게이트 전극인 것을 특징으로 하는 반도체 소자.
  4. 삭제
  5. 제 1항에 있어서,
    상기 에지 영역에 있어, 상기 복수 개의 트렌치 트랜지스터가 보이는 단면을 기준으로 상기 제1 전극의 너비(width)는 상기 제2 전극의 너비보다 큰 것을 특징으로 하는 반도체 소자.
  6. 복수 개의 트렌치 트랜지스터를 포함하는 액티브 영역 및 상기 복수 개의 트렌치 트랜지스터에 전압을 인가하기 위한 컨택 패턴이 형성되는 에지 영역을 포함하는 반도체 소자에 있어서,
    상기 에지 영역은,
    기판;
    상기 기판 상에 형성되는 로코스 층;
    상기 로코스 층 상에 형성되고, 소스 전원과 전기적으로 연결되는 실드 전극;
    상기 실드 전극 및 기판 상에 형성되는 제2 절연막;
    상기 제2 절연막 상에 형성되는 게이트 전극;을 포함하고,
    상기 게이트 전극은 상기 로코스 층 및 상기 실드 전극에 의해 상기 기판과 분리되어 형성되는 다층 구조를 갖는 반도체 소자.
  7. 제 6항에 있어서,
    상기 로코스 층의 너비는, 상기 실드 전극의 너비보다 큰 것을 특징으로 하는 반도체 소자.
  8. 제 1항에 있어서,
    상기 제1 컨택부 및 제2 컨택부는 상기 기판의 표면의 상측에 형성되는 것을 특징으로 하는 반도체 소자.
  9. 제 1항에 있어서,
    상기 제1 전극 및 제2 전극은 폴리실리콘(polysilicon)인 것을 특징으로 하는 반도체 소자.
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