JP4087248B2 - トレンチゲート電界効果トランジスタ及びその製法 - Google Patents

トレンチゲート電界効果トランジスタ及びその製法 Download PDF

Info

Publication number
JP4087248B2
JP4087248B2 JP2002543705A JP2002543705A JP4087248B2 JP 4087248 B2 JP4087248 B2 JP 4087248B2 JP 2002543705 A JP2002543705 A JP 2002543705A JP 2002543705 A JP2002543705 A JP 2002543705A JP 4087248 B2 JP4087248 B2 JP 4087248B2
Authority
JP
Japan
Prior art keywords
trench
transistor
electrode
conductivity type
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2002543705A
Other languages
English (en)
Other versions
JP2004514293A (ja
Inventor
レイモンド ジェイ グローヴァー
スティーヴン ティー ピーク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips NV
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips NV, Koninklijke Philips Electronics NV filed Critical Koninklijke Philips NV
Publication of JP2004514293A publication Critical patent/JP2004514293A/ja
Application granted granted Critical
Publication of JP4087248B2 publication Critical patent/JP4087248B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen

Description

【０００１】
【発明の属する技術分野】
本発明は、高速スイッチング用途のための電力型MOSFET等のトレンチゲート電界効果トランジスタに関すると共に、更にそのようなトランジスタの製造方法にも関する。
【０００２】
【従来の技術】
トレンチゲート電界効果トランジスタは既知であって、半導体基体を有し、この基体においては絶縁されたトレンチが該基体の表面から当該トランジスタのドレイン領域内へと延在すると共に、或る導電型の半導体材料を有するゲート電極が上記トレンチの少なくとも上部に存在して当該トランジスタの絶縁されたゲートを形成している。米国特許第5,998,833号明細書に開示された高速スイッチング用のトランジスタにおいては、トレンチの下部に下側電極が存在して、当該トランジスタのソースに接続され、絶縁ゲートをドレイン領域の大部分から遮蔽している。斯かる手段により、ゲート−ドレイン容量が低減されている。上記米国特許第5,998,833号の全内容は、参照文献として本明細書に組み込まれるものとする。
【０００３】
上記下側電極も上記或る導電型の半導体材料（典型的にはｎ型多結晶シリコン）からなり、上記トレンチの上部と下部との間の中間絶縁層によりゲート電極から絶縁されている。該トランジスタのソース電極は米国特許第5,998,833号の図面の外側において上記下側電極と接続されている。この接続は、該接続が多分（１）上記中間絶縁層が局部的に除去されるか又は局部的に設けられないようにすることを要するが、（２）該接続は依然としてゲート電極からは絶縁されることを要するという点で、素直なものではない。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、高速スイッチングアプリケーション用のトレンチゲート電界効果トランジスタを更に改善すると共に、斯かるトランジスタの製造を容易化することにある。
【０００５】
【課題を解決するための手段】
本発明の一態様によれば、上記トレンチの下部に反対導電型の半導体材料を有する下側電極を備えるようなトレンチゲート電界効果トランジスタが提供される。上記ゲート電極とｐｎ接合を形成することにより、この下側電極の反対型の材料は、従来技術の下側電極とゲート電極との間の中間絶縁層の必要性を取り除く。この下側電極の反対型の材料を当該トランジスタのソースに接続することにより、該トランジスタのゲート電極はドレイン領域の大部分から遮蔽される。これにより、ゲート−ドレイン容量は低減され、該トランジスタの高速スイッチング特性を達成することができる。更に、ゲート電極とｐｎ接合を形成することにより、上記下側電極の反対型材料は当該トランジスタのゲート電極とソース電極との間にｐｎ保護ダイオードを付加的に設けることができる。
【０００６】
斯様な装置は、請求項１に記載されるような特徴を有することができる。
【０００７】
通常の動作条件の下では、ソースに対するゲートバイアスは上記ｐｎ接合の降伏電圧又は雪崩降伏電圧より低い。そのままで、該ゲートバイアスは上記ｐｎ保護ダイオードを遮断状態に逆バイアスする。しかしながら、このダイオードは、ソース−ゲート電圧が当該ツェナー電圧、又は雪崩降伏電圧を超えると導通する。これにより、ゲート誘電体を、さもなければ例えば上記絶縁ゲート上への静電荷の蓄積から、又はゲート駆動回路からの過電圧により生じ得る損傷から保護することができる。
【０００８】
上記下側電極へのソースの接続は、当該装置の配列における分散された位置で実施することができる。この方法は、当該装置の配列にわたりかなりの長さのゲートトレンチが存在するであろう様な電力型トランジスタにとり特に有利である。これらのソース接続の間隔は充分に近くして、ドレインと該下側電極との間の上記容量からの変位電流が該下側電極の直列抵抗を介して効率的に導排出されることを保証することができる。
【０００９】
上記トレンチの下部に下側電極を含めることはゲート−ソース容量を増加させるが、その接合容量はドーピング濃度の適切な選択により低減することができる。このように、空乏層の広がりは下側電極において該電極の半導体材料を少なくともｐｎ接合に隣接しては軽くのみドーピングすることにより広げることができる。更に、同じ理由により、ゲート電極もｐｎ接合に隣接しては軽度にドーピングすることができる。
【００１０】
本発明による装置は、本発明の第２の態様による方法を使用して有利に製造することができる。斯様な方法は、例えば、請求項９に記載されたような特徴又は請求項１２に記載された特徴を有することができる。
【００１１】
このように、上記下側電極及びゲート電極を形成する簡単ではあるが便利な第１方法は、
・半導体材料を堆積して絶縁トレンチ内に第１導電型の電極を設けると共に、該電極を該トレンチの下部のみに残存するようにエッチバックするステップと、
・次いで、上記第１導電型の残存する半導体材料上に第２導電型の半導体材料を堆積して、当該トレンチの上部にゲート電極を設けると共に中間のｐｎ接合を形成するステップと、
を含む。
【００１２】
下側電極及びゲート電極を形成する簡単ではあるが便利な第２方法は、
・半導体材料を堆積して、絶縁トレンチ内に第１導電型の電極を設けるステップと、
・上記トレンチの上部における堆積された上記半導体材料を第２導電型のドーパントによりドーピングして、当該トレンチの上部にゲート電極を設けると共に、該ゲート電極と第１導電型の残存する下側電極との間に中間のｐｎ接合を形成するステップと、
を含む。
【００１３】
上記下側電極は上記ゲート電極と共にｐｎ接合を形成するから、該下側電極はゲート電極からは自己絶縁される。このゲート電極及び下側電極の構造は、簡単且つ便利な態様で、該下側電極と当該トランジスタのソースとの間に電気的接続を設ける幾つかの可能性を切り開く。
【００１４】
所望の接続を設けるための斯様な方法の特別な例は、
・第１の方法においてトレンチの上部における電極材料をエッチバックする際に、該トレンチのソース接続領域をマスクする；
・第２方法において第２導電型のドーピングを実施する（ゲート電極を設けるために）際に、上記トレンチ内の電極材料のソース接続領域をマスクする；
・上記トレンチの上部における半導体材料を、ソース接続領域において、第１導電型のドーパントで局部的にドーピングする；
ゲート電極の半導体材料を分離されたゲート領域においてエッチング除去し、下側電極への接触孔を形成する。
【００１５】
本発明による、これらの及び他の有利な特徴は、以下に例示として添付した概念的図面を参照して説明する実施例に示される。
【００１６】
尚、全ての図は概念的なものであって、図面の各部の相対的寸法及び比率は、図面の明瞭化及び便宜のために、寸法が誇張されているか又は減じられて示されていることに注意すべきである。同一の符号が、概ね、本発明による装置及び斯かる装置の製法の変更され及び異なる実施例における対応する又は同様の特徴を示すために使用されている。
【００１７】
【発明の実施の形態】
図１は、半導体基体１０内にトレンチゲート１１を有するｎチャンネルセル状電力型MOSFET装置の一実施例を図示している。この装置のトランジスタセル領域において、第１導電型（即ち、この例ではｐ型）のトランジスタ本体領域（“基体”領域とも呼ぶ）１５は、反対の第２導電型（本例では、ｎ型）のソース領域１３及びドレイン領域１４を分離している。トレンチ２０が、上記領域１３及び１５を介してドレイン領域１４の下側の部分まで延びている。該トレンチ２０の側壁及び底部は、１以上の絶縁材料２１により内側を覆われている。ゲート１１は該絶縁されたトレンチ２０、２１の上部に存在し、絶縁材料２１の該ゲートに隣接する領域は当該MOSFETのゲート誘電体となる。当該装置のオン状態における該絶縁されたゲート１１への電圧信号の印加は、既知のように、領域１５の隣接するチャンネル収容領域において導通チャンネル１２を誘起すると共に、ソース領域１３とドレイン領域１４との間の該導通チャンネル１２における電流の流れを制御するように作用する。典型的には、ソース領域１３は接地される。
【００１８】
各セルのソース領域１３は基体１０の上側主面１０ａに隣接して配置され、該表面において上記ソース領域は典型的にはアルミニウム又は他の高伝導材料からなる第１主電極（ソース）３３により接触される。ゲート電極１１を上側のソース電極３３から既知の態様で絶縁するために、絶縁層３０がゲート電極１１の上部に存在する。
【００１９】
ドレイン領域１４は、全セルに対して共通である。図１の装置構造においては、高伝導性（高ドーピングｎ＋）の基板領域１４ａ上のより高い抵抗性（より低いドーピングｎ）のエピタキシャル層により典型的に形成されたドレイン−ドリフト領域である。この基板領域１４ａは垂直MOSFETを設けるために領域１４と同一の導電型（本例では、ｎ型）であるが、MOSFETの代わりに垂直ＩＧＢＴを設けるために反対の導電型（本例では、ｐ型）のものとすることもできる。基板領域１４ａは、当該装置本体の下側主面（図示されていないが、上記表面１０ａの反対側）において第２主電極（図示略）により接触されている。この第２主電極３４は、MOSFETの場合はドレイン電極となるが、ＩＧＢＴの場合には、通常、陽極と呼ばれる。
【００２０】
図１の実施例において、絶縁されたトレンチ２０、２１は上面１０ａから基板領域１４ａまで延在している。本発明の幾つかの実施例においては、絶縁トレンチ２０、２１はもっと浅くてもよく、ドレイン−ドリフト領域１４において終端してもよい。
【００２１】
高速スイッチング装置を作製するために、ゲート−ドレイン容量Ｃgd並びにゲート充電及び放電量Ｑgdに対しては小さな値が要求される。従来の装置においては、前縁トレンチ２０、２１はより浅くされ、該トレンチの底部までトレンチゲート１１により充填される。この従来の装置（例えば、米国特許第5,998,833号の図１及び図２）においては、Ｃgdの殆どは、ゲート１１の下の絶縁トレンチ２０、２１の底部におけるドレイン−ドリフト領域の広がりから由来する。該Ｃgdを低減する１つの方法は、ゲート１１とドレイン−ドリフト領域１４との間に接地された電極を配置することである。米国特許第5,998,833号で提案された装置（例えば、米国特許第5,998,833号の図３及び４）においては、当該トレンチの下部におけるソースに接続された接地された電極は、中間絶縁電極により該トレンチの上部におけるゲート電極から分離されている。本発明は、別の且つ改善された装置構造を提供すると共に、斯かる構造の製造のための簡単な方法を提供するものである。
【００２２】
本発明によれば、図１の実施例に示すように、当該トレンチ電極構造は、
・当該トランジスタの絶縁ゲートを形成するために絶縁トレンチ２０、２１の上部に存在する或る導電型（本例では、ｎ型）の半導体材料からなるゲート電極１１、及び
・絶縁トレンチ２０、２１の下部に存在する反対導電型（即ち、本例ではｐ型）の半導体材料からなる下側電極２３であって、該半導体材料がゲート電極１１の半導体材料と隣接して該ゲート電極１１と当該下側電極２３との間にｐｎ接合３１を形成するような下側電極２３、
を有する。
【００２３】
上記下側電極２３は、当該トランジスタのソース１３、３３への自身の接続により接地され、かくして、絶縁ゲート１１の殆どをドレイン領域１４、１４ａから遮蔽する。このように、下側電極２３はファラデースクリーンとして作用し、ゲート−ドレイン容量Ｃgdを低減する。下側半部（電極２３）をソース電位にする一方、上側半部（電極１１）をゲート電位にするのを可能にするのは、半導体材料１１、２３におけるｐｎ接合３１の存在である。この接続された構造は、低電圧ツェナー（又は、雪崩）ダイオードＤが形成され、該ダイオードがゲート誘電体２１をゲート電極１１上の過電圧による降伏から自動的に保護するという付加的な利点を有している。このように、当該トランジスタのゲート電極１１とソース１３、３３との間に該ｐｎ保護ダイオードＤを設けるのは、上記ｐｎ接合３１自体である。
【００２４】
典型的には、ｎ型ゲート電極１１及びｐ型下側電極２３の両者は、導電多結晶シリコンからなる。以下に記載するように、特定の製造方法に依存して、両電極２３及び１１を設けるために絶縁トレンチ２０、２１内への半導体材料の単一の堆積（反対導電型のドーピングを用いるが）を使用することができる。他の例として、これら２つの電極２３及び１１のために、別個の堆積を実行することもできる。使用時において、ゲート１１とソース３３との間の電位差は、当該トレンチ二重電極構造１１及び２３におけるｐｎ接合３１の間に逆バイアスを掛ける。
【００２５】
上記多結晶材料における電極２３及び１１用のｐ型及びｎ型ドーピング濃度は、逆バイアスされたｐｎ接合３１により形成されるダイオードＤが（ｉ）小さな漏れ電流（降伏未満の）を有すると共に、（ii）例えば６ボルト又はそれ以上のような所望のレベルの逆電圧において導通状態に降伏するように、容易に選定することができる。このことは、過度のゲート電圧での上記ｐｎ接合３１の降伏をゲート誘電体２１の保護に利用しながら、通常のゲート電圧による当該トレンチゲートMOSFETの通常のゲート動作を可能にする。大凡６ボルトにおいて、上記ダイオードＤの降伏導通のためのツェナーメカニズムが使用される。もっと高い電圧までダイオードＤの降伏導通が必要とされない場合は、雪崩メカニズムが使用される。該ダイオードＤは、ゲート誘電体２１を静電的損傷（ＥＳＤ）及び／又はゲート電極１１上に発生し得る過電圧の他の原因による損傷に対して保護するように設計することができる。何らかの用途における１つの斯様な起こりそうな他の原因は、例えば、ゲート駆動回路からの過電圧である。
【００２６】
ｐｎ保護ダイオード３１を備える該トレンチ二重電極構造１１及び２３は、広範囲の種々の装置配列及びトランジスタ幾何学構造の何れかにより高速スイッチングトレンチゲート電界効果トランジスタを設計するのに有利に使用することができる。電力型装置の場合、該装置は上部主電極３３と基板領域１４ａとの間に数千もの並列なセルを有し得る。図１ないし３は、これらの並列なセルのうちの数個を示しているに過ぎない。帯状幾何学構造が図２の装置のセル状配列に関して図示される一方、密に詰められた六角形幾何学構造が図３に示されている。例えば、密に詰められた六角形のものの代わりに正方形マトリクス幾何学構造を有するセルのような、他のセル状幾何学構造も使用することができる。
【００２７】
図１の断面は、図２の帯状幾何学構造における４つの連続するセルの部分を経るＩ−Ｉ線に沿う断面図に相当するか、又は正方形マトリクス幾何学構造における４つの連続するセルの部分を経る同様の直線に沿う断面図に相当する。同様の断面は、図３の密に詰められた六角形幾何学構造における４つの連続したセルの部分を介する折れ線上でも見ることができる。
【００２８】
ｐ型下側電極２３は金属ソース電極３３に対し、これらの電力装置の構造における分散された箇所で接続される。これらの電極２３のソース電極への接続のためのソース接続領域の特別な例が、図１ないし３において符号６３により示されている。電極２３に対するこれらの接続は、トレンチ２０におけるｎ型ゲート電極１１がない箇所において周期的になされている。図２のもののような帯状幾何学構造においては、帯状接続領域６３ａは、隣り合う帯状セルの端部の間に且つ横切るように延在することができる（図示のように）。他の例として、離散的接続領域６３ｂ（図２にも図示）は２つの隣接する帯状セルの対面する長手方向の辺の箇所に存在することができる。図３の密に詰められた六角形幾何学構造においては、離散的接続領域６３ｃは、３つの隣接する六角形セルの３つの対面する角部の間に見られる。
【００２９】
上記トレンチ配列におけるこれらの周期的なソース接続領域６３の間隔は充分に近いものとして、ドレイン領域１４及び１４ａとソースに接続されたｐ型電極２３との間の容量からの変位電流を該ｐ型電極２３の直列抵抗を介して効果的に導出することができることを保証するようにする。好ましくは、電極２３用の接続領域６３における多結晶シリコン材料は、高導電性を有するように高いドーピング濃度ｐ＋を有するようにする。
【００３０】
これらの接続領域６３を当該トレンチ配列に分散させる場合、ゲート電極１１の領域が孤立されてしまうことがなく、全ての斯かるゲート電極領域がゲート端子金属に接続されるのを確かなものとするよう注意を要する。このことは、ゲート電極１１自体の及び／又は電極１１に接触するゲート端子金属の適切な配列により達成することができる。このように、図２の帯状接続領域６３ａは帯状のセルの一端のみを横切って設けられるべきである一方、ゲート接続領域（電極１１の一部のような）は該セルの反対側の端部を横切って延在するようになりそうである。同様の理由により、図２の離散的接続領域６３ｂは、端部を横切って帯状の接続領域６３ａを有するような帯状セルの長手方向の辺上には設けられそうにはない。
【００３１】
トレンチ二重電極構造１１及び２３は、この場合ゲート端子とソース端子との間に大面積の容量（逆バイアスされた接合３１）が存在することになるので、ゲート−ソース容量Ｃgsを増加させる。しかしながら、スイッチング時間の改善に関しては、Ｃgsをゲート−ドレイン容量Ｃgdと交換する方がよい。何故なら、Ｃgdはミラー容量であり、当該トランジスタの利得により増倍されるからである。典型的には、下側電極２３の半導体材料は、ゲート電極１１の上記或る導電型のドーパントによるドーピング濃度（ｎ＋）より程度の低い反対導電型のドーパントによるドーピング濃度（ｐ）を有する。この構造は、以下に説明するように製造が簡単である。更に、ｐｎ接合３１の上記接合容量は、このｐ型多結晶材料が特に該ｐｎ接合３１の近傍において僅かに軽度にドーピングされるようにすることにより最小化することができる。この軽度のドーピング（ｐ）は、該ｐ型材料における当該大面積逆バイアス接合３１からの空乏層の広がりを増加させる。同様の理由により、ゲート電極１１のｎ型多結晶材料も当該接合の近傍において、より軽度にドーピングすることができる。このように、例えば、ゲート電極１１の半導体材料は、ゲート電極１１と下側電極２３との間に形成されたｐｎ接合３１の近傍において程度（ｎの）が減少するような前記或る導電型のドーピング濃度（ｎ＋）を有することができる。
【００３２】
炭化珪素のような他の半導体材料も使用することができるが、装置基体１０は典型的には単結晶シリコンからなる。電極１１及び２３は、典型的には多結晶シリコンからなる。典型的な電力型MOSFET実施例においては、ソース領域１３は、例えば１０１９ないし１０２１ｃｍ−３の燐原子又は砒素原子のドーパント濃度（ｎ＋）を有することができる。例えば１０１８ないし１０２１ｃｍ−３の燐原子又は砒素原子等の同様の又はより低い高ドーピング濃度（ｎ＋）を、当該トレンチ多結晶シリコンにおけるゲート電極１１の領域に少なくともｐｎ接合３１から離れて設けることができる。
【００３３】
典型的には、MOSFET基体領域１５は前記チャンネル収容領域に対しては例えば１０１６ないし１０１７ｃｍ−３の硼素原子のドーピング濃度（ｐ）を有することができる一方、領域１５が表面１０ａにおいてソース電極３３により接触される箇所においては例えば１０１８ないし１０１９ｃｍ−３の硼素原子のもっと高いドーピング（ｐ＋）を有することができる。例えば１０１８ないし１０１９ｃｍ−３の硼素原子のような同一の又は同様の高ドーピング濃度（ｐ＋）を、トレンチ多結晶シリコンにおける下側電極２３がソース電極３３に接続される接続領域６３に設けることができる。トレンチ多結晶シリコンの斯様なｐ＋ドーピングされた接続領域２３ａが図１に示されている。下側電極２３自体は、例えば１０１７ないし１０１８ｃｍ−３のドーパント原子（硼素）のような、より低いドーピング濃度を有している。
【００３４】
領域１３と領域１４との間の基体領域１５の厚さ、並びに領域１５と領域１４ａとの間のドリフト領域１４の厚さ及びドーピングは、当該MOSFETの所望の特性に依存する。高電圧型装置においては、米国特許第5,998,833号に開示されたものと同様な勾配ドーピングか、又は一様なドーピングを有することができる。特別な例では、基体領域１５におけるチャンネル収容部の深さ（表面領域１０ａの下の）は例えば１μｍないし２μｍ（マイクロメートル）とすることができる一方、領域１５と領域１４ａとの間のドリフト領域１４の厚さは、例えば１μｍないし５μｍ又はそれ以上とすることができる。トレンチ２０の深さは例えば１μｍないし５μｍとすることができる。隣接するセルの隣接するトレンチ２０の間の間隔は、当該装置の電圧阻止オフ状態において、ドリフト領域１４がトレンチ型の絶縁された電極２３及び１１からの並びに基体領域１５とのｐｎ接合からの空乏層の併合により空乏化されるように充分に小さくすることができる。
【００３５】
絶縁トレンチ２０、２１内のｐｎ接合３１の深さは、ｎ型ゲート電極１１が基体領域１５におけるチャンネル収容部の全深さと重なるのに充分なものとする。好ましくは、ゲート電極１１のドリフト領域１４との重なりは、Ｃgdへの影響を低減するために最小化される。絶縁トレンチ２０、２１の残りの深さは、ｐ型の下側電極２３により充填される。典型的には、絶縁材料２１はトレンチ２０を内張する単一層の二酸化シリコン、又は例えば二酸化シリコン及び／又は窒化シリコン等の異なる層の組合せとすることができる。
【００３６】
本発明の反対導電型二重電極構造１１、３１、２３は、これも本発明による簡単な方法を使用して設けることができる。
【００３７】
図４ないし図７は斯様な製造方法における順次のステップを示し、該方法は概略的に下記のようなステップを含んでいる：
（ａ）半導体基体１０の表面１０ａからドレイン領域１４へ（図示の例では、１４を介して１４ａへ）トレンチ２０をエッチング形成するステップ、
（ｂ）該トレンチ２０の底部及び側壁上に例えば熱酸化により絶縁材料２１を設けるステップ、
（ｃ）トレンチ２０内に第１導電型（ｐ）の半導体材料２３０を堆積すると共に、該半導体材料２３０を上記トレンチ２０の下部に第１導電型の絶縁された下側電極２３が残存するようにエッチバックするステップ、
（ｄ）トレンチ２０の上部に絶縁されたゲート電極１１を設けると共に、該ゲート電極１１と下側電極２３との間にｐｎ接合３１を形成するように第２導電型（ｎ）の半導体材料１１０を堆積するステップ、及び
（ｅ）下側電極２３と当該トランジスタのソース１３、３３との間で領域６３に電的接続を設けて、ゲート電極１１をドレイン領域１４、１４ａの大部分から遮蔽すると共に、当該トランジスタのゲート電極１１とソース１３、３３との間にｐｎ保護ダイオードを形成するステップ。
【００３８】
図４は、ステップ（ｃ）における上記堆積の後の構造を示している。絶縁されたトレンチ２０、２１の間の表面１０ａの活性セル領域上の層２１０は、トレンチ誘電体２１と同時に形成される二酸化シリコン層とするか、又はトレンチ２０のエッチングに使用されたマスクの少なくとも一部とすることができる。
【００３９】
好ましくは、トレンチ２０のソース接続領域６３において半導体材料２３０は上記エッチバックの間にマスクされ、これにより、トレンチ２０の上部に下側電極２３用の第１導電型（ｐ）の接続領域２３ａとして残存するようにする。この場合、最初に堆積された図４のｐ型材料２３０は、先ず、丁度トレンチ２０を満たすように表面１０ａ上の層２１０の上側まで平坦化される。その後、接続領域６３上にマスキング層２５０が設けられ、材料２３０のエッチバックが、図５に示すように、トレンチ２０の非マスク領域において所望の深さまで継続される。上記マスキング層２５０は例えばフォトレジストとすることができ、該フォトレジストはゲート電極用の材料１１０の堆積前に除去することができる。しかしながら、図６は該マスキング層２５０用に二酸化シリコン又は窒化シリコンが使用される状況を図示しており、該マスキング層はゲート材料１１０の堆積の間に当該接続領域６３におけるｐ型材料の上側表面上に保護材として維持されている。
【００４０】
図７は、ゲート材料１１０をトレンチ２０の頂部までエッチバックした後の状態を示している。この後、絶縁層３０がゲート電極１１の上に設けられ、層２１０及び２５０が、絶縁トレンチ２０、２１の間の活性セル領域の上面を露出させると共に、下側電極２３用のトレンチ接続領域６３を露出させるためにエッチング除去される。次いで、これらの露出された領域に接触させるためにソース電極３３が堆積される。ゲート電極１１の上部は該電極３３から前記中間層３０により絶縁される。
【００４１】
例示として、図４ないし図７は上記方法のこれら特定の段階の間にｐ型基体領域１５が存在していることを図示している。これは、多くの可能性のある変形例のうちの１つを示しているに過ぎない。もし所望ならば、ｐ型基体領域１５は、後に、例えば図７の層２５０を除去した後に（層２１０を除去した後でさえ）、設けることができる。
【００４２】
図４ないし図７には図示されていないが、ｎ型ソース領域１３は当該方法の早い段階又は遅い段階において設けることができる。このように、例えば、ｎ型ソース領域１３は図４の段階の前に設けることができ、従って図７の構造において存在し得る。ｎ型ソース領域１３は図７の段階において注入及び／又は拡散により設けることさえでき、この注入及び／又は拡散はゲート電極１１をドーピングするために使用することもできる。このように、例えば、図６の多結晶材料１１０はドーピングされない状態で堆積することができ、該多結晶材料には後に図７の段階において上記注入及び／又は拡散によりドーピングすることができる。接続領域２３ａの領域においてはトランジスタチャンネルは存在しないから、マスキング層２５０はソースのドーピングの横方向の広がりを規定するマスクの一部としてさえ使用することができる。この場合、図１に絶縁トレンチ接続領域２３ａに隣接するものとして示すソース領域１３の部分は形成されないであろう。
【００４３】
例示として、図１ないし図３は、トレンチゲート電極１１上に延在するのみならず、表面１０ａにおいて活性セル領域と僅かに重なるような前縁層３０を図示している。斯様な絶縁層３０は、既知の方法により、絶縁材料を絶縁されたトレンチ２０、２１上及びこれらの間に堆積し、次いで横方向の広がりをフォトリソグラフィック的に規定し、かくして、ソース電極３３用の接触窓をエッチング形成することができる。図８は他の構成を示し、該構成において、絶縁層３０はゲート電極１１の多結晶シリコンからなる上側表面の熱酸化により形成される。この方法において、以前に使用されたマスキング層２１０及び２５０の両者は窒化シリコンとすることができ、次いで、これら層はこの後続の酸化処理の間において結果としての酸化物層３０を絶縁トレンチ２０，２１の頂部に限定するために使用することができる。
【００４４】
本発明による他の非常に簡単な方法も使用することができる。図９及び図１０は１つの斯様な他の製法における段階を示すもので、該製法は概略的に下記のステップを含む：
（ａ）半導体基体１０の表面１０ａからドレイン領域１４へ（図示の例では、１４を介して１４ａへ）トレンチ２０をエッチング形成するステップ、
（ｂ）トレンチ２０の底部及び側壁上に、例えば熱酸化により絶縁材料を設けるステップ、
（ｃ）トレンチ２０内に第１導電型（ｐ）の電極２３を設けるために半導体材料２３０を堆積するステップ、
（ｄ）トレンチ２０の選択された領域６３を（マスキング層２６０により）マスキングする一方、トレンチ２０の上部における堆積された半導体材料２３０を第２導電型（ｎ）のドーパント３１１によりドーピングして、トレンチ２０の上部に絶縁されたゲート電極１１を設けると共に、上記ゲート電極１１と該トレンチ２０の下部における第１導電型の残存する下側電極２３との間にｐｎ接合３１を形成するステップ、及び
（ｅ）上記の選択された領域６３において下側電極２３と当該トランジスタのソース１３、３３との間の電気的接続を設けて、ゲート電極１１をドレイン領域１４、１４ａの大部分から遮蔽すると共に、当該トランジスタのゲート電極１１とソース１３、３３との間にｐｎ保護ダイオードを形成するステップ。
【００４５】
この製造方法の結果として、半導体材料２３０がトレンチ２０の上部においてｎ＋ドーピング濃度３１１によりオーバードーピングされて、トレンチ２０のソース接続領域６３を除いてゲート電極１１を形成するような装置構造が得られる。
【００４６】
このドーピングは、ドーパント３１１の注入及び／又は拡散により実施することができる。図９に示すように、ソース領域１３はマスキング層２６０を設ける前に当該装置構造に存在することができる。しかしながら、該ソース領域は後で設けることもできる。このように、例えば、図１０の同じドーピングステップを、（ｉ）半導体基体１０にソース領域１３を形成するために、及び（ii）当該トレンチの上部においてゲート電極１１の半導体材料にドーピング濃度ｎ＋を導入するために実行することさえできる。この変形例が図１０に図示されている。即ち、この場合、ソース領域１３はマスキング層２６０の下には形成されていない。注入されたドーパントを拡散させることにより、単結晶シリコンと較べて多結晶シリコン中の速い拡散率によって、ゲート電極１１におけるｎ＋濃度をソース領域１３のｎ＋濃度よりも容易に一層深くすることができることに注意すべきである。
【００４７】
この図１０のドーピングステップは、図４ないし図７の方法の変形例として実施することさえできる。この場合、図６において堆積される半導体材料１１０は、低いドーピング濃度（ｎ）を有するか、又はドーピングされていないこともあり得る。次いで、図１０におけるドーパント３１１のｎ＋注入（及び該ドーパントのその後の拡散）が、ゲート電極１１の高ドーピング濃度（ｎ＋）をもたらすことができる。この方法は、ゲート電極１１が、下側電極２３とのｐｎ接合３１に隣接する小さな値ｎまで大きさが減少するような高ドーピング濃度ｎ＋を有するのを可能にする。
【００４８】
図１１は、他の有利な製法変形例を示し、該変形例においては、反対導電型（ｐ＋）のドーパント３１５によるドーピングステップが実行される。このステップはドーパント３１５の注入及び／又は拡散により実行することができる。注入及び／又は拡散されたドーパント３１５は，（ｉ）半導体基体１０におけるトランジスタ基体領域１５のｐ＋部分を形成すると共に、（ii）トレンチ２０内の（少なくとも、下側電極２３がソース１３、３３に接続されるべき領域６３における）半導体材料２３０にドーピング濃度ｐ＋を導入する。
【００４９】
この図１１のドーピングステップは、種々の段階で実行することができると共に、マスクされ又はマスクされないものとすることができる。図１１は、ｎ＋ソース領域１３及びｎ＋ゲート電極１１が設けられた後の実施を図示している。しかしながら、このｐ＋ドーピングステップは当該製造方法の早期に、例えばｎ＋ソース領域１３及び／又はｎ＋ゲート電極１１が設けられる前に実行することもできる。図１１は、このドーピングステップがソース領域１３及びゲート電極１１上のマスキング層２７０によりマスクされていることを示している。しかしながら、このｐ＋ドーピングステップは、ｐ＋ドーパント濃度３１５がソース領域１３及びｎ＋ゲート電極１１のｎ＋ドーパント濃度よりも低い場合はマスクされずに実施することができる。注入されたドーパントを拡散させることにより、接続領域２３ａにおけるｐ＋濃度は、単結晶シリコンと比較して多結晶シリコンにおける速い拡散率によって基体領域１５におけるｐ＋濃度よりも容易に深くすることができることに注意すべきである。このように、マスクされないドーピングステップにおいてさえ、単結晶基体１０におけるｐ＋ドーパント３１５はソース領域１３よりも浅く（従って、領域１５のチャンネル収容部分よりも浅く）維持することができる一方、ｐ＋ドーパント３１５を接続領域２３ａの多結晶シリコンに一層深く拡散させることができる。
【００５０】
図１ないし図１１の実施例においては、トレンチ２０の上部及び下部の壁を内張する絶縁材料は一様な厚さである。図１２及び１３は、製造されるトランジスタの絶縁トレンチ２０、２１がゲート電極１１に隣接するよりも下側電極２３に隣接して厚い絶縁体２１ｂを有するような別の実施例を図示している。この構造は、下記ステップにより達成される：
・図４の電極材料２３０を堆積する前に、より厚い絶縁材料２１ｂをトレンチ２０内に堆積するステップ；
・図５に示すように電極材料２３０をエッチバックして、図１２の構造を生成するステップ；
・次いで、露出された絶縁材料２１ｂをエッチング除去（即ち、当該トレンチの上部の側壁から）すると共に、ゲート電極１１用の半導体材料１１０を堆積する前に、より薄い絶縁層２１ａを設けるステップ。
【００５１】
上記の薄い絶縁層２１ａは堆積により又は酸化により設けることができる。各々の場合において、該層はトレンチ２０の上部側壁上におけるのと同様に下側電極２３の上部にも設けられる。該層２１ａのうちの下側電極２３の上部の部分は垂直方向（異方性）エッチングにより除去することができる一方、トレンチ２０の上部側壁上の層２１ａは残すことができる。このように、下側電極２３の上部は、ゲート電極１１とｐｎ接合３１を形成するために、再露出させることができる。
【００５２】
本発明の範囲内において多くの他の変形例及び修正例が可能であることは明らかであろう。図面の各図に示す全ての実施例におけるトレンチ２０のソース接続領域６３において、下側電極２３はトレンチ２０の上部を介して延在しソース電極３３により接触されるような接続領域２３ａを有している。この構成は、ソース電極３３用に、トレンチ２０への没入（step-down）を避けるのに有利である。しかしながら、トレンチ２０のソース接続領域６３において、ゲート電極１１の半導体材料中に絶縁された孔が設けられるような実施例も可能である。この場合、ソース電極接続は該絶縁された孔を介して下側電極２３と接触するように延在することができる。
【００５３】
極大電力型装置においては、ドーピングされた多結晶シリコンの直列抵抗は、特にゲート抵抗に関して問題となり得る。この問題を解決するため、ゲート電極１１は下側電極２３とのｐｎ接合から遠い側に金属又は金属珪化物を有することができる。同様に、下側電極２３はゲート電極１１とのｐｎ接合３１から遠い側に金属又は金属珪化物を有することができる。
【００５４】
図面の各図に示す実施例において、ソース領域１３は単結晶シリコン基体１０内に形成されている。しかしながら、トランジスタのソースは、他の例として、基体表面１０ａ上に堆積された材料１１’により形成することもできる。このような堆積された材料１１’は、例えば、ｎ＋にドーピングされた多結晶シリコンであり得る。斯かる材料は、ｐｎ接合の代わりに、ｐ型領域１５とショットキー障壁を形成するような金属又は金属珪化物とさえすることができる。
【００５５】
図面の各図に示された実施例においては、チャンネルを収容する基体領域１５はソース及びドレイン領域１３及び１４のｎ型導電性に対し反対導電性（ｐ）のものである。上記装置はMOSFET又はＩＧＢＴである。チャンネルを収容する基体領域１５’がソース及びドレイン領域１３及び１４と同一導電型のものであるようなトレンチゲート電界効果トランジスタも既知である。この場合、導通チャンネル１２は、インバージョン（反転）による代わりに、トレンチゲート１１による電荷キャリヤの蓄積により形成される。このような蓄積モードの装置は、時には、“ACCUFET”とも呼ばれる。本発明は、トレンチ二重電極構造１１及び２３並びにｐｎ保護ダイオード３１を備える高速スイッチング蓄積モードトランジスタを設計するのに有利に使用することができる。
【００５６】
本発明の図示した実施例は、基体１０の主背面において領域１４ａに接触する第２主電極を有するような、個別の電力型トランジスタを参照して説明した。しかしながら、本発明により集積化トランジスタも可能である。この場合、上記領域１４ａは装置基板とエピタキシャル低ドーピングドレイン領域１４との間のドーピングされた埋込層とすることができる。この埋込層領域１４ａは、前側主表面１０ａにおける電極（ドレイン又は陽極）により、該表面１０ａから当該埋込層の深さまで延びるドーピングされた周辺接触領域を介して接触されることができる。このように、本発明のトレンチ電極構造１１、３１、２３は集積化トランジスタの高速スイッチング及びゲート保護のために使用することができる。該トランジスタは、セル状電力型トランジスタとすることもでき、簡単な非セル状非電力型トランジスタとすることさえできる。主背面に第２主電極を有するような電力型装置においてさえ、種々の既知の回路（ゲート制御回路のような）を、活性トランジスタセル状領域と周辺終端構成との間において、基体１０の領域における当該装置と集積化することができる。典型的には、上記回路の回路要素は、該回路内に自身の配列で、当該トランジスタセル用に使用されるのと同一のマスキング及びドーピングステップの幾つかを用いて製造される。
【００５７】
図面の各図に示され且つ説明された特定の実施例はｎチャンネルトランジスタであって、領域１３及び１４はｎ型であり、領域１５はｐ型であり、電子反転チャンネル１２は絶縁ゲート電極１１により領域１５中に誘起される。反対導電型のドーパントを用いることにより、本発明によりｐチャンネル装置も構成することができる。この場合、領域１３及び１４並びにゲート電極１１はｐ型導電性であり、領域１５及び下側電極２３はｎ型である。ホールの反転チャンネル１２は、絶縁ゲート電極１１によりｎ型領域１５中に誘起される。
【００５８】
本開示を読むことにより、当業者にとっては他の変形例及び修正例が明らかとなるであろう。斯様な変形例及び修正例は、当業技術において既知であり、且つ、ここで既述した特徴の代わりに又は斯かる特徴に加えて使用することができるような等価の又は他の特徴を含むことができる。
【００５９】
本出願において、請求項は特別な特徴の組合せに対して記載されているが、本発明の開示の範囲は、何れかの請求項に現在記載されているのと同一の発明に関するものであるか否か、及び本発明が軽減するのと同一の技術的問題の何れか又は全てを軽減するか否かに拘わらず、ここに明示的に若しくは暗示的に開示された如何なる新規な特徴若しくは特徴の組合せ又はそれらの一般形をも含むものと理解されたい。
【００６０】
出願人は、本出願及び本出願から派生する如何なる他の出願の審査の過程においても、如何なる斯様な特徴及び／又は斯様な特徴の組合せに対しても新たな請求項を記載することがあり得ることを付記しておく。
【図面の簡単な説明】
【図１】 図１は、本発明によるトレンチゲート電界効果トランジスタの或る特定の実施例の活性中心部の断面図である。
【図２】 図２は、本発明による図１の装置の１つの可能性のある配列（帯状のセル状幾何学構造を備える）の平面図である。
【図３】 図３は、本発明による図１のものと同様の装置に関する別の可能性のある配列（密に詰められた六角形セル状幾何学構造）の平面図である。
【図４】 図４は、本発明の方法による製造の或る段階におけるトレンチゲート電界効果トランジスタの図１に対応する部分の断面図である。
【図５】 図５は、本発明の方法による製造の他の段階におけるトレンチゲート電界効果トランジスタの図１に対応する部分の断面図である。
【図６】 図６は、本発明の方法による製造の他の段階におけるトレンチゲート電界効果トランジスタの図１に対応する部分の断面図である。
【図７】 図７は、本発明の方法による製造の他の段階におけるトレンチゲート電界効果トランジスタの図１に対応する部分の断面図である。
【図８】 図８は、本発明の別の方法による製造の異なる段階におけるトレンチゲート電界効果トランジスタの図１に対応する部分の断面図である。
【図９】 図９は、本発明の別の方法による製造の異なる段階におけるトレンチゲート電界効果トランジスタの図１に対応する部分の断面図である。
【図１０】 図１０は、本発明の別の方法による製造の異なる段階におけるトレンチゲート電界効果トランジスタの図１に対応する部分の断面図である。
【図１１】 図１１は、本発明の別の方法による製造の異なる段階におけるトレンチゲート電界効果トランジスタの図１に対応する部分の断面図である。
【図１２】 図１２は、本発明の別の方法による製造の異なる段階におけるトレンチゲート電界効果トランジスタの図１に対応する部分の断面図である。
【図１３】 図１３は、本発明の別の方法による製造の異なる段階におけるトレンチゲート電界効果トランジスタの図１に対応する部分の断面図である。

Claims (14)

  1. 半導体基体を有するトレンチゲート電界効果トランジスタであって、前記半導体基体においては絶縁されたトレンチが該基体の表面から当該トランジスタのドレイン領域へ延在し、第１導電型の半導体材料を有するゲート電極が前記トレンチの上部に存在して当該トランジスタの絶縁されたゲートを形成し、前記トレンチの下部には下側電極が存在すると共に、該下側電極は当該トランジスタのソースに接続されて前記絶縁されたゲートを前記ドレイン領域の大部分から遮蔽するようなトランジスタにおいて、
    前記下側電極は、前記ゲート電極の半導体材料と隣接して該ゲート電極と当該下側電極との間にｐｎ接合を形成するような第１導電型と反対の第２導電型の半導体材料を有し、該ｐｎ接合が前記ゲート電極と当該トランジスタのソースとの間にｐｎ保護ダイオードを設けることを特徴とする電界効果トランジスタ。
  2. 請求項１に記載のトランジスタにおいて、前記下側電極の半導体材料は、前記ゲート電極の前記第１導電型のドーパントによるドーピング濃度より程度が低い前記２導電型のドーパントによるドーピング濃度を有していることを更に特徴とするトランジスタ。
  3. 請求項２に記載のトランジスタにおいて、前記下側電極の半導体材料が、１０１７乃至１０１８ドーパント原子ｃｍ−３のドーパントによる前記第２導電型のドーピング濃度を有していることを更に特徴とするトランジスタ。
  4. 請求項１ないし３の何れか一項に記載のトランジスタにおいて、前記ゲート電極の半導体材料が、前記ゲート電極と前記下側電極との間に形成された前記ｐｎ接合の近傍において程度が減少するような前記第１導電型のドーパントによるドーピング濃度を有することを更に特徴とするトランジスタ。
  5. 請求項１ないし４の何れか一項に記載のトランジスタにおいて、当該トランジスタが電力型装置の構造を有し、前記下側電極は当該構造における分散された位置においてソース電極に接続されていることを更に特徴とするトランジスタ。
  6. 請求項１ないし５の何れか一項に記載のトランジスタにおいて、前記トレンチ内の、ソース電極への接続のための接続領域において、前記下側電極は当該トレンチの上部を介して延在して前記ソース電極により接触されるような前記第２導電型の接続領域を有していることを更に特徴とするトランジスタ。
  7. 請求項６に記載のトランジスタにおいて、前記下側電極を形成する前記半導体材料は、前記トレンチの前記下部から当該トレンチの前記上部を経て存在すると共に、該上部において前記第１導電型のドーピング濃度のドーパントによりオーバードーピングされて前記トレンチの前記ソース電極への接続のための接続領域を除いて前記ゲート電極を形成することを更に特徴とするトランジスタ。
  8. 請求項１ないし７の何れか一項に記載のトランジスタにおいて、前記絶縁されたトレンチ内に絶縁体が形成され、該絶縁体において、前記ゲート電極に隣接する絶縁体の厚さよりも前記下側電極に隣接する絶縁体の厚さの方が厚いことを特徴とするトランジスタ。
  9. トレンチゲート電界効果トランジスタを製造する方法において、
    （ａ）半導体基体の表面から当該トランジスタのドレイン領域へトレンチをエッチング形成するステップと、
    （ｂ）前記トレンチの底部及び側壁上に絶縁材料を設けるステップと、
    （ｃ）前記トレンチ内に第１導電型の半導体材料を堆積すると共に該半導体材料をエッチバックして、前記トレンチの下部に前記第１導電型の絶縁された下側電極を残存させるステップと、
    （ｄ）前記第１導電型の半導体材料上に該第１導電型とは反対の第２導電型の半導体材料を堆積して、前記トレンチの上部に絶縁されたゲート電極を設けると共に該ゲート電極と前記下側電極との間にｐｎ接合を形成するステップと、
    （ｅ）前記下側電極と当該トランジスタのソースとの間に電気的接続を設けて、前記ゲート電極を前記ドレイン領域の大部分から遮蔽すると共に前記ゲート電極と当該トランジスタのソースとの間にｐｎ保護ダイオードを形成するステップと、
    を有していることを特徴とするトレンチゲート電界効果トランジスタを製造する方法。
  10. 請求項９に記載の方法において、前記トレンチ内のソース電極への接続のための接続領域において、前記第１導電型の半導体材料は前記エッチバックするステップの間にマスクされて、前記トレンチの前記上部に、前記下側電極と後に堆積されるソース電極との間の前記第１導電型の接続領域として残存することを更に特徴とする方法。
  11. 請求項９又は請求項１０に記載の方法において、前記トレンチの前記上部における前記側壁上の前記絶縁材料が前記ステップ（ｃ）と前記ステップ（ｄ）との間においてエッチング除去され、前記ステップ（ｄ）で設けられる前記絶縁されたゲート電極用に、より薄い絶縁層が前記トレンチの前記上部における前記側壁上に設けられることを特徴とする方法。
  12. トレンチゲート電界効果トランジスタを製造する方法において、
    （ａ）半導体基体の表面から当該トランジスタのドレイン領域へトレンチをエッチング形成するステップと、
    （ｂ）前記トレンチの底部及び側壁上に絶縁材料を設けるステップと、
    （ｃ）半導体材料を堆積して、前記トレンチ内に第１導電型の電極を設けるステップと、
    （ｄ）前記トレンチの選択された領域をマスクする一方、前記トレンチの上部における前記堆積された半導体材料を前記第１導電型とは反対の第２導電型のドーパントによりドーピングして、前記トレンチの上部に絶縁されたゲート電極を設けると共に該ゲート電極と前記トレンチの下部における前記第１導電型の残存する下側電極との間にｐｎ接合を形成するステップと、
    （ｅ）前記選択された領域において前記下側電極と当該トランジスタのソースとの間に電気的接続を設けて、前記ゲート電極を前記ドレイン領域の大部分から遮蔽すると共に前記ゲート電極と当該トランジスタのソースとの間にｐｎ保護ダイオードを形成するステップと、
    を有していることを特徴とするトレンチゲート電界効果トランジスタを製造する方法。
  13. 請求項９ないし１２の何れか一項に記載の方法において、前記第２導電型のドーパントによるドーピングステップが実行されて、前記半導体基体に前記第２導電型のソース領域を形成すると共に、前記トレンチの前記上部における前記ゲート電極の半導体材料のドーピング濃度を前記第２導電型の高ドーピング濃度とするステップを、請求項９に記載の方法のステップ（ｅ）の前に更に有するか、或いは請求項１２に記載の方法のステップ（ｄ）の第２導電型のドーパントによるドーピングにより前記ゲート電極を設けると共に実行することを特徴とする方法。
  14. 請求項９ないし１３の何れか一項に記載の方法において、前記第１導電型のドーパントによるドーピングステップが実行されて、前記半導体基体における前記第１導電型のトランジスタ基体領域の一部に前記第１導電型の高ドーピング部分を形成すると共に、少なくとも前記下側電極が前記ソースに接続されるべき領域において前記トレンチ内の前記第１導電型の前記半導体材料のドーピング濃度を前記第１導電型の高ドーピング濃度とすることを更に特徴とする方法。
JP2002543705A 2000-11-17 2001-11-16 トレンチゲート電界効果トランジスタ及びその製法 Expired - Lifetime JP4087248B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GBGB0028031.3A GB0028031D0 (en) 2000-11-17 2000-11-17 Trench-gate field-effect transistors and their manufacture
PCT/EP2001/013420 WO2002041404A2 (en) 2000-11-17 2001-11-16 Trench-gate field-effect transistors and their manufacture

Publications (2)

Publication Number Publication Date
JP2004514293A JP2004514293A (ja) 2004-05-13
JP4087248B2 true JP4087248B2 (ja) 2008-05-21

Family

ID=9903324

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002543705A Expired - Lifetime JP4087248B2 (ja) 2000-11-17 2001-11-16 トレンチゲート電界効果トランジスタ及びその製法

Country Status (8)

Country Link
US (1) US6566708B1 (ja)
EP (1) EP1340263B1 (ja)
JP (1) JP4087248B2 (ja)
KR (1) KR100816253B1 (ja)
AT (1) ATE356439T1 (ja)
DE (1) DE60127166T2 (ja)
GB (1) GB0028031D0 (ja)
WO (1) WO2002041404A2 (ja)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10127885B4 (de) * 2001-06-08 2009-09-24 Infineon Technologies Ag Trench-Leistungshalbleiterbauelement
DE10203164B4 (de) 2002-01-28 2005-06-16 Infineon Technologies Ag Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
DE10211543B4 (de) * 2002-03-15 2005-06-30 Infineon Technologies Ag Schaltungsanordnung mit einem Feldeffekttransistor und Verfahren zum Betrieb der Schaltungsanordnung
US6656843B2 (en) * 2002-04-25 2003-12-02 International Rectifier Corporation Single mask trench fred with enlarged Schottky area
DE10223699B4 (de) * 2002-05-28 2007-11-22 Infineon Technologies Ag MOS-Transistoreinrichtung vom Trenchtyp
JP5362955B2 (ja) * 2003-01-21 2013-12-11 ノース−ウエスト ユニヴァーシティ 高速スイッチング絶縁ゲート型パワー半導体デバイス
TW588460B (en) * 2003-01-24 2004-05-21 Ind Tech Res Inst Trench power MOSFET and method of making the same
US7214984B2 (en) * 2003-11-25 2007-05-08 Matsushita Electric Industrial Co., Ltd. High-breakdown-voltage insulated gate semiconductor device
DE102004045467B4 (de) * 2004-09-20 2020-07-30 Infineon Technologies Ag Feldeffekt-Trenchtransistor
ITTO20050630A1 (it) * 2005-09-15 2007-03-16 St Microelectronics Srl Dispositivo di potenza a semiconduttore a porta isolata formata in uno scavo e relativo procedimento di fabbricazione
US8860174B2 (en) * 2006-05-11 2014-10-14 Micron Technology, Inc. Recessed antifuse structures and methods of making the same
US20070262395A1 (en) * 2006-05-11 2007-11-15 Gibbons Jasper S Memory cell access devices and methods of making the same
US8008144B2 (en) 2006-05-11 2011-08-30 Micron Technology, Inc. Dual work function recessed access device and methods of forming
KR100741919B1 (ko) * 2006-09-12 2007-07-24 동부일렉트로닉스 주식회사 Ｐｎ 접합 게이트 전극을 포함하는 트렌치형 모스트랜지스터 및 그 제조 방법
JP5128100B2 (ja) * 2006-09-29 2013-01-23 三菱電機株式会社 電力用半導体装置
DE102007004090B4 (de) * 2007-01-26 2016-10-27 Infineon Technologies Austria Ag Halbleiterbauelement mit einer Driftzone und einer Driftsteuerzone
US7821033B2 (en) 2007-02-15 2010-10-26 Infineon Technologies Austria Ag Semiconductor component comprising a drift zone and a drift control zone
KR20090025816A (ko) * 2007-09-07 2009-03-11 주식회사 동부하이텍 트렌치 트랜지스터 및 그의 형성 방법
JP4800286B2 (ja) * 2007-10-16 2011-10-26 Ｏｋｉセミコンダクタ株式会社 半導体装置とその製造方法
US7824986B2 (en) 2008-11-05 2010-11-02 Micron Technology, Inc. Methods of forming a plurality of transistor gates, and methods of forming a plurality of transistor gates having at least two different work functions
DE102009055328B4 (de) * 2009-12-28 2014-08-21 Infineon Technologies Austria Ag Halbleiterbauelement mit einer Emittersteuerelektrode und IGBT eine solche aufweisend
TWI397154B (zh) * 2010-01-21 2013-05-21 Great Power Semiconductor Corp 具有蕭特基二極體之溝槽式功率半導體結構及其製造方法
US8435853B2 (en) 2010-08-30 2013-05-07 Infineon Technologies Ag Method for forming a semiconductor device, and a semiconductor with an integrated poly-diode
JP6084357B2 (ja) * 2011-11-02 2017-02-22 ルネサスエレクトロニクス株式会社 半導体装置
JP5700027B2 (ja) * 2012-12-07 2015-04-15 トヨタ自動車株式会社 半導体装置
US9472570B2 (en) * 2014-02-18 2016-10-18 Globalfoundries Inc. Diode biased body contacted transistor
CN105810732B (zh) * 2014-12-31 2019-01-22 帅群微电子股份有限公司 沟槽式功率金氧半场效晶体管与其制作方法
CN106941114A (zh) * 2016-01-05 2017-07-11 株洲中车时代电气股份有限公司 沟槽栅igbt
TWI606519B (zh) * 2016-09-09 2017-11-21 帥群微電子股份有限公司 溝槽式功率半導體元件及其製造方法
CN106783611A (zh) * 2017-03-21 2017-05-31 株洲中车时代电气股份有限公司 一种具有栅极内嵌二极管的沟槽栅igbt及其制备方法
US10103233B1 (en) 2017-09-29 2018-10-16 Nxp Usa, Inc. Transistor die with drain via arrangement, and methods of manufacture thereof
KR102518586B1 (ko) * 2018-10-05 2023-04-05 현대자동차 주식회사 반도체 소자 및 그 제조 방법
WO2022026768A1 (en) * 2020-07-29 2022-02-03 Hsu Fu Chang Transistor structures and associated processes
IT202000018733A1 (it) 2020-07-31 2022-01-31 St Microelectronics Srl Transistore mos integrato con disabilitazione selettiva delle sue celle
CN112201687A (zh) * 2020-10-30 2021-01-08 深圳市威兆半导体有限公司 一种npn三明治栅结构的沟槽mosfet器件
CN114512403B (zh) * 2020-11-16 2023-06-23 苏州东微半导体股份有限公司 半导体器件的制造方法
CN113571575B (zh) * 2021-06-09 2023-01-10 松山湖材料实验室 碳化硅功率半导体器件和场效应晶体管
CN113437141A (zh) * 2021-06-24 2021-09-24 电子科技大学 一种具有多晶硅二极管栅极结构的浮空p区cstbt器件
JP2023032332A (ja) * 2021-08-26 2023-03-09 ローム株式会社 半導体装置
CN114093934B (zh) * 2022-01-20 2022-05-20 深圳市威兆半导体有限公司 一种igbt器件及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH081956B2 (ja) * 1987-11-06 1996-01-10 日産自動車株式会社 保護機能を備えた縦型ｍｏｓｆｅｔ
JP3325736B2 (ja) * 1995-02-09 2002-09-17 三菱電機株式会社 絶縁ゲート型半導体装置
US5689128A (en) 1995-08-21 1997-11-18 Siliconix Incorporated High density trenched DMOS transistor
US6172398B1 (en) 1997-08-11 2001-01-09 Magepower Semiconductor Corp. Trenched DMOS device provided with body-dopant redistribution-compensation region for preventing punch through and adjusting threshold voltage
US5998833A (en) * 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
JP2000138370A (ja) * 1998-10-30 2000-05-16 Matsushita Electric Works Ltd Ｍｏｓｆｅｔ

Also Published As

Publication number Publication date
JP2004514293A (ja) 2004-05-13
EP1340263B1 (en) 2007-03-07
US6566708B1 (en) 2003-05-20
EP1340263A2 (en) 2003-09-03
WO2002041404A2 (en) 2002-05-23
ATE356439T1 (de) 2007-03-15
WO2002041404A3 (en) 2002-10-10
GB0028031D0 (en) 2001-01-03
DE60127166T2 (de) 2008-01-10
DE60127166D1 (de) 2007-04-19
KR20020082482A (ko) 2002-10-31
KR100816253B1 (ko) 2008-03-21

Similar Documents

Publication Publication Date Title
JP4087248B2 (ja) トレンチゲート電界効果トランジスタ及びその製法
US6359308B1 (en) Cellular trench-gate field-effect transistors
US6400003B1 (en) High voltage MOSFET with geometrical depletion layer enhancement
US6445038B1 (en) Silicon on insulator high-voltage switch
US5614751A (en) Edge termination structure for power MOSFET
US8294235B2 (en) Edge termination with improved breakdown voltage
TWI503952B (zh) 用於高壓場平衡金屬氧化物場效應電晶體的端接結構及其製備方法
EP1113501B1 (en) Power MOSFET having a trench gate electrode
US6825105B2 (en) Manufacture of semiconductor devices with Schottky barriers
US6600194B2 (en) Field-effect semiconductor devices
US6534823B2 (en) Semiconductor device
US4605948A (en) Semiconductor structure for electric field distribution
US6509608B1 (en) Trench-gate field-effect transistors and their manufacture
JP2000156503A (ja) Ｍｏｓゲートデバイスおよびその製造プロセス
US20020195627A1 (en) Lateral superjunction semiconductor device
JP2007042892A (ja) トレンチ型ｍｉｓｆｅｔ
US7230300B2 (en) Semiconductor device with peripheral trench
KR100401278B1 (ko) 보조전극을 가진 mos 전계효과 트랜지스터
JP3217488B2 (ja) 高耐圧半導体装置
JPH0974197A (ja) 高耐圧半導体素子
KR20020000984A (ko) 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를포함하는 모스형 반도체 소자
JPH06163593A (ja) 半導体デバイス

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20040909

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041115

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070111

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20070222

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20070411

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20070418

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20070511

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20070518

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20070611

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20070618

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070706

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070914

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080125

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080220

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110228

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110228

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110228

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110228

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120229

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120229

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130228

Year of fee payment: 5