JPH06163593A - 半導体デバイス - Google Patents
半導体デバイスInfo
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- JPH06163593A JPH06163593A JP5179210A JP17921093A JPH06163593A JP H06163593 A JPH06163593 A JP H06163593A JP 5179210 A JP5179210 A JP 5179210A JP 17921093 A JP17921093 A JP 17921093A JP H06163593 A JPH06163593 A JP H06163593A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
Abstract
(57)【要約】
【目的】 半導体本体に設ける降伏電圧を上昇させるた
めの領域の占積空所を小さくし、半導体本体の有効利用
を図る。 【構成】 高電圧集積回路には通常、高電圧がかかる島
の縁部に、この島の導電形とは反対の導電形の１個又は
数個の降伏電圧上昇リングを表面領域の形態で設けてい
る。本発明では、これらのリングの機能が回路素子の一
部を形成する１個又は数個の領域により局所的に引き継
がれるようにし、これらの領域にも降伏電圧上昇縁を設
けるようにする。降伏電圧上昇用の領域が島絶縁領域の
周辺に沿って局所的に省かれるため、大きなスペースを
節約することができる。
めの領域の占積空所を小さくし、半導体本体の有効利用
を図る。 【構成】 高電圧集積回路には通常、高電圧がかかる島
の縁部に、この島の導電形とは反対の導電形の１個又は
数個の降伏電圧上昇リングを表面領域の形態で設けてい
る。本発明では、これらのリングの機能が回路素子の一
部を形成する１個又は数個の領域により局所的に引き継
がれるようにし、これらの領域にも降伏電圧上昇縁を設
けるようにする。降伏電圧上昇用の領域が島絶縁領域の
周辺に沿って局所的に省かれるため、大きなスペースを
節約することができる。
Description
【０００１】
【産業上の利用分野】本発明は、表面に隣接する第１導
電形の島状の第１領域と、この第１領域に隣接すると共
に表面にも隣接し、表面から見て前記第１領域をその全
周に沿って囲むと共にこの第１領域とでｐｎ接合を形成
する第２導電形の第２領域とを具えている半導体本体を
有し、前記第２領域には降伏電圧上昇領域を第２導電形
の第１表面領域の形態で設け、この降伏電圧上昇領域
を、前記ｐｎ接合間に逆バイアス方向に十分高い電圧を
かけた場合に、前記第１表面領域が制止ｐｎ接合の空乏
領域内に完全に位置するような短い距離前記第２領域か
ら離して前記第１領域内に形成して成る半導体デバイス
に関するものである。
電形の島状の第１領域と、この第１領域に隣接すると共
に表面にも隣接し、表面から見て前記第１領域をその全
周に沿って囲むと共にこの第１領域とでｐｎ接合を形成
する第２導電形の第２領域とを具えている半導体本体を
有し、前記第２領域には降伏電圧上昇領域を第２導電形
の第１表面領域の形態で設け、この降伏電圧上昇領域
を、前記ｐｎ接合間に逆バイアス方向に十分高い電圧を
かけた場合に、前記第１表面領域が制止ｐｎ接合の空乏
領域内に完全に位置するような短い距離前記第２領域か
ら離して前記第１領域内に形成して成る半導体デバイス
に関するものである。
【０００２】半導体本体は第２導電形のシリコン基板
と、この基板上に設けた第１導電形のエピタキシャル層
とを有する通常の構成のものとすることができる。通
常、基板はｐ形とし、エピタキシャル層はｎ形とする。
しかし、導電形は互いに逆にすることもできる。島状の
第１領域は、この島を囲み、しかも第２導電形の前記第
２領域を形成するｐ形の島絶縁領域によりエピタキシャ
ル層内に画成される。第１領域は、例えばｐ形基板内に
形成したｎ形注入領域（ウェル又はポケット）により形
成し、第２導電形の第２領域は基板の非再ドープ隣接部
分で形成することもできる。本発明の背景及び本発明そ
のものは後に第１実施例を参照して説明するが、本発明
はエピタキシャル層を具える例のみに限定されるもので
ないことは明らかである。
と、この基板上に設けた第１導電形のエピタキシャル層
とを有する通常の構成のものとすることができる。通
常、基板はｐ形とし、エピタキシャル層はｎ形とする。
しかし、導電形は互いに逆にすることもできる。島状の
第１領域は、この島を囲み、しかも第２導電形の前記第
２領域を形成するｐ形の島絶縁領域によりエピタキシャ
ル層内に画成される。第１領域は、例えばｐ形基板内に
形成したｎ形注入領域（ウェル又はポケット）により形
成し、第２導電形の第２領域は基板の非再ドープ隣接部
分で形成することもできる。本発明の背景及び本発明そ
のものは後に第１実施例を参照して説明するが、本発明
はエピタキシャル層を具える例のみに限定されるもので
ないことは明らかである。
【０００３】半導体デバイスの作動中には、島と島絶縁
領域との間のｐｎ接合を逆バイアスして、島を良好に絶
縁する。ｐｎ接合間の電圧は、このｐｎ接合の降伏電圧
よりも低くする必要がある。プレーナｐｎ接合の降伏電
圧はドーピング濃度に基づいて予期される値よりも遙か
に低くなることをが屡々あることが知られている。これ
は特に表面効果、そのうちでも特にｐｎ接合の彎曲によ
り電界強度が局所的に増大するからである。
領域との間のｐｎ接合を逆バイアスして、島を良好に絶
縁する。ｐｎ接合間の電圧は、このｐｎ接合の降伏電圧
よりも低くする必要がある。プレーナｐｎ接合の降伏電
圧はドーピング濃度に基づいて予期される値よりも遙か
に低くなることをが屡々あることが知られている。これ
は特に表面効果、そのうちでも特にｐｎ接合の彎曲によ
り電界強度が局所的に増大するからである。
【０００４】
【従来の技術】冒頭にて述べた種類の半導体デバイス
は、特に米国特許第4,750,028 号から既知である。これ
に記載されているデバイスでは、比較的弱くドープした
ｐ形の多数の表面領域を島の縁部に沿って設けて、ｐｎ
接合が島と島絶縁領域との間の表面に交差する個所の電
界強度を低減させるようにしている。
は、特に米国特許第4,750,028 号から既知である。これ
に記載されているデバイスでは、比較的弱くドープした
ｐ形の多数の表面領域を島の縁部に沿って設けて、ｐｎ
接合が島と島絶縁領域との間の表面に交差する個所の電
界強度を低減させるようにしている。
【０００５】
【発明が解決しようとする課題】ｐｎ接合の空乏層領域
内に単一の降伏電圧上昇（引き上げ）リングを位置させ
ることにより降伏電圧はかなり改善されるが、前記米国
特許にも示されているように、互いに隣接する数個のリ
ングを用い、最も外側のリングを絶縁領域に直接隣接さ
せ、残りのリングを互いに少し離間して位置させるのが
好適である。しかし、特に数個の降伏電圧上昇リングを
用いる場合、斯様な構成では半導体本体に比較的多くの
スペースを必要とするため、これらのスペースは通常回
路素子形成用に有効に使用することができない。
内に単一の降伏電圧上昇（引き上げ）リングを位置させ
ることにより降伏電圧はかなり改善されるが、前記米国
特許にも示されているように、互いに隣接する数個のリ
ングを用い、最も外側のリングを絶縁領域に直接隣接さ
せ、残りのリングを互いに少し離間して位置させるのが
好適である。しかし、特に数個の降伏電圧上昇リングを
用いる場合、斯様な構成では半導体本体に比較的多くの
スペースを必要とするため、これらのスペースは通常回
路素子形成用に有効に使用することができない。
【０００６】本発明の目的は、降伏電圧上昇領域の縁部
が従来のデバイスにおけるよりも少ないスペースを占め
るように適切に構成配置した上述した種類の半導体デバ
イスを提供することにある。
が従来のデバイスにおけるよりも少ないスペースを占め
るように適切に構成配置した上述した種類の半導体デバ
イスを提供することにある。
【０００７】
【課題を解決するための手段】本発明は特に、降伏電圧
上昇縁の機能を少なくとも局所的に能動回路素子により
引き継がせることができ、従って前記回路素子の個所に
おける降伏電圧上昇縁を省くことができるという認識に
基づいて成したものである。
上昇縁の機能を少なくとも局所的に能動回路素子により
引き継がせることができ、従って前記回路素子の個所に
おける降伏電圧上昇縁を省くことができるという認識に
基づいて成したものである。
【０００８】本発明は冒頭にて述べた種類の半導体デバ
イスにおいて、前記降伏電圧上昇領域が、前記第２領域
に隣接する前記島の周辺部の一部分に沿ってのみ延在
し、且つ前記第１領域内で、しかも前記降伏電圧上昇領
域が設けられていない前記第２領域の部分に回路素子の
一部を形成する回路領域と称する第２導電形の領域を位
置させ、前記降伏電圧上昇領域が設けられていない前記
第２領域の部分とは反対側の前記回路領域の部分に第２
導電型の第２降伏電圧上昇用表面領域を設け、前記回路
領域と前記第１領域との間の制止ｐｎ接合間に逆バイア
ス方向に十分高い電圧をかけた場合に、前記第２降伏電
圧上昇領域が前記制止ｐｎ接合の空乏領域内に完全に入
るような短い距離前記回路領域から離間して位置するよ
うにしたことを特徴とする。
イスにおいて、前記降伏電圧上昇領域が、前記第２領域
に隣接する前記島の周辺部の一部分に沿ってのみ延在
し、且つ前記第１領域内で、しかも前記降伏電圧上昇領
域が設けられていない前記第２領域の部分に回路素子の
一部を形成する回路領域と称する第２導電形の領域を位
置させ、前記降伏電圧上昇領域が設けられていない前記
第２領域の部分とは反対側の前記回路領域の部分に第２
導電型の第２降伏電圧上昇用表面領域を設け、前記回路
領域と前記第１領域との間の制止ｐｎ接合間に逆バイア
ス方向に十分高い電圧をかけた場合に、前記第２降伏電
圧上昇領域が前記制止ｐｎ接合の空乏領域内に完全に入
るような短い距離前記回路領域から離間して位置するよ
うにしたことを特徴とする。
【０００９】上記本発明によれば、島の全周に沿って降
伏電圧上昇領域を設けないため、これにより降伏電圧を
下げることなくスペースが有利に節約される。このスペ
ース節約量は降伏電圧上昇領域の大きさ及び個数の如き
多数のファクタ及び回路領域の大きさに依存する。通
常、前記第１及び第２降伏電圧上昇領域の各々を第１部
分領域と称する第２導電形の領域で構成し、これらの部
分領域を前記第２領域及び前記回路領域にそれぞれ隣接
させると共に、それらのドーピング濃度を隣接第２領域
又は回路領域のドーピング濃度よりも低くする。
伏電圧上昇領域を設けないため、これにより降伏電圧を
下げることなくスペースが有利に節約される。このスペ
ース節約量は降伏電圧上昇領域の大きさ及び個数の如き
多数のファクタ及び回路領域の大きさに依存する。通
常、前記第１及び第２降伏電圧上昇領域の各々を第１部
分領域と称する第２導電形の領域で構成し、これらの部
分領域を前記第２領域及び前記回路領域にそれぞれ隣接
させると共に、それらのドーピング濃度を隣接第２領域
又は回路領域のドーピング濃度よりも低くする。
【００１０】降伏電圧上昇領域の幅は比較的大きいた
め、スペースのかなりの節約となる本発明によるデバイ
スの好適例では、前記第１及び第２降伏電圧上昇領域の
各々に、前記第１部分領域から離間して位置し、且つ前
記半導体本体内の第１導電形の前記第１領域によって全
体的に囲まれる少なくとも１個の他の部分領域も設ける
ようにする。降伏電圧上昇領域を別々の部分領域に分け
るため、比較的多くのスペースを必要とするが、これら
の部分領域のドーピングレベルは、これらの領域を１個
又は数個の回路素子の他の領域と同時に形成し得るよう
に選定することができる。ドーピング濃度の値は５×１
０11〜５×１０12原子／ｃｍ2 とするのが好適である。
め、スペースのかなりの節約となる本発明によるデバイ
スの好適例では、前記第１及び第２降伏電圧上昇領域の
各々に、前記第１部分領域から離間して位置し、且つ前
記半導体本体内の第１導電形の前記第１領域によって全
体的に囲まれる少なくとも１個の他の部分領域も設ける
ようにする。降伏電圧上昇領域を別々の部分領域に分け
るため、比較的多くのスペースを必要とするが、これら
の部分領域のドーピングレベルは、これらの領域を１個
又は数個の回路素子の他の領域と同時に形成し得るよう
に選定することができる。ドーピング濃度の値は５×１
０11〜５×１０12原子／ｃｍ2 とするのが好適である。
【００１１】上記回路領域は様々な高電圧回路素子の一
部を形成することができる。本発明の好適例では、前記
回路素子がＪＦＥＴと称する接合電界効果トランジスタ
を構成し、このトランジスタのゲート電極が前記回路領
域により形成され、前記トランジスタのチャネルが、前
記回路領域の下に位置する第１導電形の第１領域の一部
分で形成されるようにする。実際上、ゲート電極は島を
２部分に分け、高電圧がかかる一方の部分はＪＦＥＴの
ドレインを形成し、ゲート電極の反対側に位置する部分
はソースを形成する。関連する降伏電圧上昇領域はゲー
ト電極のドレインに面する側に設けるだけで済む。ドレ
インに高電圧がかかり、ドレイン側のチャネルが完全に
空乏化される場合に、トランジスタはピンチ・オフ状態
となるため、チャネルのソース側の電圧は比較的低い電
圧値のままとなり、従って島絶縁領域と、これに隣接す
る島の部分との間のｐｎ接合間の電界も低くなる。島の
この部分に低電圧素子を設けたり、この低電圧の島内に
回路素子への結線を設けたりすることができる。必要に
応じ、ドレイン領域には高電圧で作動する回路素子を設
けることができる。
部を形成することができる。本発明の好適例では、前記
回路素子がＪＦＥＴと称する接合電界効果トランジスタ
を構成し、このトランジスタのゲート電極が前記回路領
域により形成され、前記トランジスタのチャネルが、前
記回路領域の下に位置する第１導電形の第１領域の一部
分で形成されるようにする。実際上、ゲート電極は島を
２部分に分け、高電圧がかかる一方の部分はＪＦＥＴの
ドレインを形成し、ゲート電極の反対側に位置する部分
はソースを形成する。関連する降伏電圧上昇領域はゲー
ト電極のドレインに面する側に設けるだけで済む。ドレ
インに高電圧がかかり、ドレイン側のチャネルが完全に
空乏化される場合に、トランジスタはピンチ・オフ状態
となるため、チャネルのソース側の電圧は比較的低い電
圧値のままとなり、従って島絶縁領域と、これに隣接す
る島の部分との間のｐｎ接合間の電界も低くなる。島の
この部分に低電圧素子を設けたり、この低電圧の島内に
回路素子への結線を設けたりすることができる。必要に
応じ、ドレイン領域には高電圧で作動する回路素子を設
けることができる。
【００１２】本発明のさらに他の好適例では、前記回路
素子を絶縁ゲート電界効果トランジスタとし、このトラ
ンジスタのソース及びドレイン領域の一方を形成する第
１導電形の少なくとも１個の表面領域を、前記トランジ
スタのバックゲート領域を形成する第２導電形の回路領
域内に形成する。このようなトランジスタは文献にてＤ
ＭＯＳＴ又は二重拡散ＭＯＳＴと称されることのあるタ
イプのものとすることができ、特にこれらのトランジス
タは高電力を切り換えるのに用いることができる。この
例でも、ドリフト領域が属し、しかもドレイン接続部と
バックゲート領域との間に位置するドレインを、高電圧
をかけることのできる島の一部分で形成する。バックゲ
ート領域のドリフト領域に隣接する側には降伏電圧上昇
領域を設ける。バックゲート領域の電位を基板と同電位
に設定する場合には、バックゲートを島絶縁領域に直接
対向して設けるのが好適である。
素子を絶縁ゲート電界効果トランジスタとし、このトラ
ンジスタのソース及びドレイン領域の一方を形成する第
１導電形の少なくとも１個の表面領域を、前記トランジ
スタのバックゲート領域を形成する第２導電形の回路領
域内に形成する。このようなトランジスタは文献にてＤ
ＭＯＳＴ又は二重拡散ＭＯＳＴと称されることのあるタ
イプのものとすることができ、特にこれらのトランジス
タは高電力を切り換えるのに用いることができる。この
例でも、ドリフト領域が属し、しかもドレイン接続部と
バックゲート領域との間に位置するドレインを、高電圧
をかけることのできる島の一部分で形成する。バックゲ
ート領域のドリフト領域に隣接する側には降伏電圧上昇
領域を設ける。バックゲート領域の電位を基板と同電位
に設定する場合には、バックゲートを島絶縁領域に直接
対向して設けるのが好適である。
【００１３】さらに本発明の好適例では、前記回路領域
が絶縁ゲート電界効果トランジスタのドレインを形成
し、このトランジスタが第２導電形のソース及びこのソ
ースとドレインとの間に位置する第１領域の一部分によ
って形成されるチャネル領域も具え、前記第２降伏電圧
上昇領域が、前記チャネル領域とドレインとの間に位置
するドレイン延長部を形成するようにする。このトラン
ジスタは、島を通常の如くｎ形のものとする場合には、
高電圧用のｐチャネルＭＯＳＴとして用いることができ
る。ドレイン延長部のドーピング濃度は、一方では十分
高く、例えば２×１０12原子／ｃｍ2 としてトランジス
タの抵抗値が十分低くなるようにし、他方では降伏電圧
の観点からドーピング濃度は十分低い値となるように選
定する。
が絶縁ゲート電界効果トランジスタのドレインを形成
し、このトランジスタが第２導電形のソース及びこのソ
ースとドレインとの間に位置する第１領域の一部分によ
って形成されるチャネル領域も具え、前記第２降伏電圧
上昇領域が、前記チャネル領域とドレインとの間に位置
するドレイン延長部を形成するようにする。このトラン
ジスタは、島を通常の如くｎ形のものとする場合には、
高電圧用のｐチャネルＭＯＳＴとして用いることができ
る。ドレイン延長部のドーピング濃度は、一方では十分
高く、例えば２×１０12原子／ｃｍ2 としてトランジス
タの抵抗値が十分低くなるようにし、他方では降伏電圧
の観点からドーピング濃度は十分低い値となるように選
定する。
【００１４】
【実施例】図面は概略的に示したものであって、実寸図
示したものではない。各実施例における対応する部分に
はできるだけ同じような参照番号を付して示してある。
示したものではない。各実施例における対応する部分に
はできるだけ同じような参照番号を付して示してある。
【００１５】図１及び図２に示す本発明による半導体デ
バイスは半導体本体１に形成した集積高圧回路であり、
本例では半導体本体１をシリコン製とするが、これは他
の適当な半導体材料製のものとすることもできることは
明らかである。シリコン本体１内には表面２に隣接する
第１導電形、本例ではｎ形の島状部分３を画成する。島
状部分３は本体１内にてその周囲全体に沿う側壁が同じ
く表面２に隣接している反対導電形のｐ形の第２領域４
により画成される。島状部分３及び隣接するｐ形領域４
は、領域３を電気的に絶縁するように逆バイアスされる
ｐｎ接合５を形成する。このｐｎ接合５の降伏電圧を高
めるために、ｐ形領域４に降伏電圧上昇縁６をｐ形表面
領域の形態で設ける。この領域６を以後第１表面領域と
称し、これは島状領域３内に形成する。本例では降伏電
圧上昇領域６の少なくとも一部分６ａは領域４に直接隣
接させるも、他の例では領域６を領域４から離して、即
ち領域６又は少なくともその一部分６ａが、米国特許第
4,750,028号に記載されているようにｐｎ接合５間の逆
バイアス電圧が十分に高い場合に島状領域３内に形成さ
れる空乏領域内に入るような短い距離離して位置させる
ことができる。この空乏領域を図２に破線で概略的に示
してある。
バイスは半導体本体１に形成した集積高圧回路であり、
本例では半導体本体１をシリコン製とするが、これは他
の適当な半導体材料製のものとすることもできることは
明らかである。シリコン本体１内には表面２に隣接する
第１導電形、本例ではｎ形の島状部分３を画成する。島
状部分３は本体１内にてその周囲全体に沿う側壁が同じ
く表面２に隣接している反対導電形のｐ形の第２領域４
により画成される。島状部分３及び隣接するｐ形領域４
は、領域３を電気的に絶縁するように逆バイアスされる
ｐｎ接合５を形成する。このｐｎ接合５の降伏電圧を高
めるために、ｐ形領域４に降伏電圧上昇縁６をｐ形表面
領域の形態で設ける。この領域６を以後第１表面領域と
称し、これは島状領域３内に形成する。本例では降伏電
圧上昇領域６の少なくとも一部分６ａは領域４に直接隣
接させるも、他の例では領域６を領域４から離して、即
ち領域６又は少なくともその一部分６ａが、米国特許第
4,750,028号に記載されているようにｐｎ接合５間の逆
バイアス電圧が十分に高い場合に島状領域３内に形成さ
れる空乏領域内に入るような短い距離離して位置させる
ことができる。この空乏領域を図２に破線で概略的に示
してある。
【００１６】本発明によれば、降伏電圧上昇領域６をｐ
形領域４に接する島状領域３の周辺の一部分に沿っての
み延在させる。島状領域３を長方形とする図１の例で
は、ｐ形領域６を長方形の上辺で、しかもｐ形領域４ａ
によって画成される所と、上辺に対して垂直で、ｐ形領
域４ｂ及び４ｃによって画成される２つの辺の所に設け
る。島状領域３の下辺を規定するｐ形領域４の部分４ｄ
は降伏電圧上昇領域６から離間させる。このｐ形領域部
分４ｄの近くには少なくとも１つの領域７を位置させ
る。この領域７は反対導電形のｐ形領域とし、これは以
後回路領域と称するものであり、この回路領域は回路素
子の一部を形成し、本例では接合電界効果トランジス
タ、即ちＪＦＥＴの一部を形成し、ｐ形領域７はこのＪ
ＦＥＴのゲート電極を形成する。ｐ形領域７は島状部分
３とで作動中に逆バイアスされるｐｎ接合８を形成す
る。ｐｎ接合８の降伏電圧も上昇させる手段を講じるこ
とにより、ＪＦＥＴを高電圧で作動させることができ、
即ちｐｎ接合５間の電圧に匹敵する電圧をｐｎ接合８間
にかけることができる。このために領域７にも以後第２
降伏電圧上昇領域と称するｐ形の降伏電圧上昇領域９を
設ける。この領域９の少なくとも一部分の領域９ａを本
例では領域７に直接隣接させる。しかし、他の例では領
域９を領域７から離間させて、即ち領域９、又はその一
部の領域９ａが、作動中に形成される制止ｐｎ接合８の
空乏領域内に全体が入るような短い距離離して設けるこ
ともできる。この空乏領域も図２に破線にて示してあ
る。
形領域４に接する島状領域３の周辺の一部分に沿っての
み延在させる。島状領域３を長方形とする図１の例で
は、ｐ形領域６を長方形の上辺で、しかもｐ形領域４ａ
によって画成される所と、上辺に対して垂直で、ｐ形領
域４ｂ及び４ｃによって画成される２つの辺の所に設け
る。島状領域３の下辺を規定するｐ形領域４の部分４ｄ
は降伏電圧上昇領域６から離間させる。このｐ形領域部
分４ｄの近くには少なくとも１つの領域７を位置させ
る。この領域７は反対導電形のｐ形領域とし、これは以
後回路領域と称するものであり、この回路領域は回路素
子の一部を形成し、本例では接合電界効果トランジス
タ、即ちＪＦＥＴの一部を形成し、ｐ形領域７はこのＪ
ＦＥＴのゲート電極を形成する。ｐ形領域７は島状部分
３とで作動中に逆バイアスされるｐｎ接合８を形成す
る。ｐｎ接合８の降伏電圧も上昇させる手段を講じるこ
とにより、ＪＦＥＴを高電圧で作動させることができ、
即ちｐｎ接合５間の電圧に匹敵する電圧をｐｎ接合８間
にかけることができる。このために領域７にも以後第２
降伏電圧上昇領域と称するｐ形の降伏電圧上昇領域９を
設ける。この領域９の少なくとも一部分の領域９ａを本
例では領域７に直接隣接させる。しかし、他の例では領
域９を領域７から離間させて、即ち領域９、又はその一
部の領域９ａが、作動中に形成される制止ｐｎ接合８の
空乏領域内に全体が入るような短い距離離して設けるこ
ともできる。この空乏領域も図２に破線にて示してあ
る。
【００１７】ｐ形領域４及び７にそれぞれ隣接する部分
領域６ａ及び９ａのドーピング濃度は、降伏電圧を高く
するためにｐ形領域４及び７のドーピング濃度よりもそ
れぞれ低くする。降伏電圧をもっと高くしたい場合に
は、降伏電圧上昇領域６及び９の各々に１個又は数個の
他のｐ形部分領域を設ければよく、この場合にはこれら
の部分領域が半導体本体内にてｎ形領域３によって完全
に囲まれるようにする。本例ではこれらの他の部分領域
を６ｂ及び９ｂとして図２に示してある。
領域６ａ及び９ａのドーピング濃度は、降伏電圧を高く
するためにｐ形領域４及び７のドーピング濃度よりもそ
れぞれ低くする。降伏電圧をもっと高くしたい場合に
は、降伏電圧上昇領域６及び９の各々に１個又は数個の
他のｐ形部分領域を設ければよく、この場合にはこれら
の部分領域が半導体本体内にてｎ形領域３によって完全
に囲まれるようにする。本例ではこれらの他の部分領域
を６ｂ及び９ｂとして図２に示してある。
【００１８】前述したように、回路領域７はＪＦＥＴの
ゲートを形成する。ＪＦＥＴのチャネル１０はゲート７
の下側に延在する島状領域３の部分で形成される。ｎ形
のソース及びドレインはｎ+ 接点領域１２を有する部分
１１と島状領域３の部分１３とでそれぞれ形成する。ソ
ース１１，１２はダイオードの陰極を形成するｎ形領域
１５に、図面に概略的に示してある導体１４により接続
し、上記ダイオードの陽極はｐ形の表面領域１６により
形成する。本願人による本願と同日出願の「集積半導体
回路」なる名称の特許出願の内容は前記ダイオードがブ
ートストラップの一部を形成するブリッジ回路形成用の
等価デバイスに関するもので、このデバイスの作動につ
いては上記別の出願に詳細に説明してある。
ゲートを形成する。ＪＦＥＴのチャネル１０はゲート７
の下側に延在する島状領域３の部分で形成される。ｎ形
のソース及びドレインはｎ+ 接点領域１２を有する部分
１１と島状領域３の部分１３とでそれぞれ形成する。ソ
ース１１，１２はダイオードの陰極を形成するｎ形領域
１５に、図面に概略的に示してある導体１４により接続
し、上記ダイオードの陽極はｐ形の表面領域１６により
形成する。本願人による本願と同日出願の「集積半導体
回路」なる名称の特許出願の内容は前記ダイオードがブ
ートストラップの一部を形成するブリッジ回路形成用の
等価デバイスに関するもので、このデバイスの作動につ
いては上記別の出願に詳細に説明してある。
【００１９】半導体本体１はｐ形の基板１７を具えてお
り、この基板はｐｎ接合１８を介してｎ形層、本例では
エピタキシャル層に併合し、このエピタキシャル層内に
島３及び他の島が島絶縁領域４によって画成されてい
る。エピタキシャル層の厚さは高電圧をかけても十分な
厚さに選定し、例えば２２μｍとする。ｎ形島状領域３
は、エピタキシャル層の代りに、基板１７を例えばイオ
ン注入によって再ドープした領域で構成することもでき
る。さらに、半導体基板の代りに絶縁材料製の基板を用
いることもできる。エピタキシャル層の固有抵抗値は約
６Ω・ｃｍとする。ｐ形基板の固有抵抗値は例えば約９
０Ω・ｃｍとする。図面に単一領域として示し、しかも
前述した厚さのエピタキシャル層に形成するｐ形の島絶
縁領域４は既知の方法にて埋込み領域から拡散される領
域及び表面から拡散される領域で構成することができ
る。降伏電圧上昇領域６及び９は、例えばイオン注入に
より同時に形成することができる。これらの領域６及び
９の濃度は、例えば１０12〜２．５×１０12原子／ｃｍ
2 の範囲内の或る特定値とする。島絶縁領域４の降伏電
圧が、この領域４の一部の領域４ｄの個所における降伏
電圧上昇領域６をなくすことによって低下しないのは、
島状部分３がＪＦＥＴにより実際上高電圧部分と低電圧
部分とに分けられるからである。基板１７及び島絶縁領
域４並びに基板に接続したゲート電極７が大地電位（＝
０Ｖ）にあるとすると、島３の電位が上昇すると、ＪＦ
ＥＴのチャネル１０は空乏領域が広がることにより次第
にピンチ・オフされる。チャネル１０が完全にピンチ・
オフされない限り、原則としてはＪＦＥＴのソースを形
成する島部分１１はドレイン、即ち島の部分、つまり高
電圧部分の電位に追従することになる。しかし、チャネ
ル１０が完全にピンチ・オフされると、ＪＦＥＴのドレ
インにおけるそれ以上の電圧上昇は島状部分１１の電
位、従ってダイオードの陰極１５に影響を及ぼさなくな
る。ＪＦＥＴのｎ形ソースとｐ形絶縁領域４ｄとの間及
びＪＦＥＴのｎ形ソースとゲート７との間のｐｎ接合間
の逆バイアス電圧の値は、ＪＦＥＴのピンチ・オフ電圧
に依存する比較的低い値を越えないようにする。この値
は、当業者が容易に選定することができ、例えばゲート
７の深さによってＪＦＥＴのピンチ・オフ電圧を調整し
て、降伏電圧を越さないようにする。従って、降伏電圧
上昇領域は局所的に省くことができるのである。全逆バ
イアス電圧はソース１１とは反対側のｐｎ接合８間にか
けることができ、これは、この逆バイアス電圧は降伏電
圧上昇領域９により調整されるからである。
り、この基板はｐｎ接合１８を介してｎ形層、本例では
エピタキシャル層に併合し、このエピタキシャル層内に
島３及び他の島が島絶縁領域４によって画成されてい
る。エピタキシャル層の厚さは高電圧をかけても十分な
厚さに選定し、例えば２２μｍとする。ｎ形島状領域３
は、エピタキシャル層の代りに、基板１７を例えばイオ
ン注入によって再ドープした領域で構成することもでき
る。さらに、半導体基板の代りに絶縁材料製の基板を用
いることもできる。エピタキシャル層の固有抵抗値は約
６Ω・ｃｍとする。ｐ形基板の固有抵抗値は例えば約９
０Ω・ｃｍとする。図面に単一領域として示し、しかも
前述した厚さのエピタキシャル層に形成するｐ形の島絶
縁領域４は既知の方法にて埋込み領域から拡散される領
域及び表面から拡散される領域で構成することができ
る。降伏電圧上昇領域６及び９は、例えばイオン注入に
より同時に形成することができる。これらの領域６及び
９の濃度は、例えば１０12〜２．５×１０12原子／ｃｍ
2 の範囲内の或る特定値とする。島絶縁領域４の降伏電
圧が、この領域４の一部の領域４ｄの個所における降伏
電圧上昇領域６をなくすことによって低下しないのは、
島状部分３がＪＦＥＴにより実際上高電圧部分と低電圧
部分とに分けられるからである。基板１７及び島絶縁領
域４並びに基板に接続したゲート電極７が大地電位（＝
０Ｖ）にあるとすると、島３の電位が上昇すると、ＪＦ
ＥＴのチャネル１０は空乏領域が広がることにより次第
にピンチ・オフされる。チャネル１０が完全にピンチ・
オフされない限り、原則としてはＪＦＥＴのソースを形
成する島部分１１はドレイン、即ち島の部分、つまり高
電圧部分の電位に追従することになる。しかし、チャネ
ル１０が完全にピンチ・オフされると、ＪＦＥＴのドレ
インにおけるそれ以上の電圧上昇は島状部分１１の電
位、従ってダイオードの陰極１５に影響を及ぼさなくな
る。ＪＦＥＴのｎ形ソースとｐ形絶縁領域４ｄとの間及
びＪＦＥＴのｎ形ソースとゲート７との間のｐｎ接合間
の逆バイアス電圧の値は、ＪＦＥＴのピンチ・オフ電圧
に依存する比較的低い値を越えないようにする。この値
は、当業者が容易に選定することができ、例えばゲート
７の深さによってＪＦＥＴのピンチ・オフ電圧を調整し
て、降伏電圧を越さないようにする。従って、降伏電圧
上昇領域は局所的に省くことができるのである。全逆バ
イアス電圧はソース１１とは反対側のｐｎ接合８間にか
けることができ、これは、この逆バイアス電圧は降伏電
圧上昇領域９により調整されるからである。
【００２０】図３の例では、回路素子をＪＦＥＴでな
く、二重拡散のＭＯＳトランジスタ又はＤＭＯＳトラン
ジスタにより形成する。このトランジスタのドレインは
島３（又は少なくともその一部分）で形成する。ソース
は拡散又は注入により形成したｐ形表面領域２２内に同
じく拡散又は注入により形成したｎ形表面領域２１によ
り形成する。ｐ形表面領域２２はトランジスタの所謂バ
ックゲート領域を形成し、トランジスタのチャネルは島
３とソース２１との間に位置する領域２２の表面部分２
３に画成される。ゲート電極２４はチャネル領域２３の
上方に形成する。このゲート電極２４はゲート酸化物層
又は他の適当な誘電体により本体１の表面２から分離さ
せる。ゲート２４を図面では概略的に示してあるが、ゲ
ート酸化物は図示してない。ソース２１及びゲート２４
には接続線２５及び２６を設ける。島３の横方向はｐ形
の島絶縁領域４により画成され、この島絶縁領域４には
前例と同様に、島３の周辺部の４ｄの部分以外の部分に
沿ってのみ延在する降伏電圧上昇縁６を設ける。島絶縁
領域４ｄにおけるｐｎ接合５のなだれ降伏はＤＭＯＳＴ
のバックゲートを形成するｐ形回路領域２２の存在によ
り防止される。バックゲート２２と島３との間の降伏電
圧を高めるために、このバックゲートには、高いドレイ
ン電圧でバックゲートのｐｎ接合個所の空乏領域内に全
体が入る降伏電圧上昇領域９を設ける。図３には空乏領
域の境界を破線にて示してある。ｐ形の降伏電圧上昇領
域９を本例でも多数の相対的に離間させた部分領域９
ａ，９ｂ等で形成し、領域９ａは本願人の出願に係る欧
州特許出願第 922,014,568号に記載してあるように局所
的にバックゲートまで完全に延在させることができる。
く、二重拡散のＭＯＳトランジスタ又はＤＭＯＳトラン
ジスタにより形成する。このトランジスタのドレインは
島３（又は少なくともその一部分）で形成する。ソース
は拡散又は注入により形成したｐ形表面領域２２内に同
じく拡散又は注入により形成したｎ形表面領域２１によ
り形成する。ｐ形表面領域２２はトランジスタの所謂バ
ックゲート領域を形成し、トランジスタのチャネルは島
３とソース２１との間に位置する領域２２の表面部分２
３に画成される。ゲート電極２４はチャネル領域２３の
上方に形成する。このゲート電極２４はゲート酸化物層
又は他の適当な誘電体により本体１の表面２から分離さ
せる。ゲート２４を図面では概略的に示してあるが、ゲ
ート酸化物は図示してない。ソース２１及びゲート２４
には接続線２５及び２６を設ける。島３の横方向はｐ形
の島絶縁領域４により画成され、この島絶縁領域４には
前例と同様に、島３の周辺部の４ｄの部分以外の部分に
沿ってのみ延在する降伏電圧上昇縁６を設ける。島絶縁
領域４ｄにおけるｐｎ接合５のなだれ降伏はＤＭＯＳＴ
のバックゲートを形成するｐ形回路領域２２の存在によ
り防止される。バックゲート２２と島３との間の降伏電
圧を高めるために、このバックゲートには、高いドレイ
ン電圧でバックゲートのｐｎ接合個所の空乏領域内に全
体が入る降伏電圧上昇領域９を設ける。図３には空乏領
域の境界を破線にて示してある。ｐ形の降伏電圧上昇領
域９を本例でも多数の相対的に離間させた部分領域９
ａ，９ｂ等で形成し、領域９ａは本願人の出願に係る欧
州特許出願第 922,014,568号に記載してあるように局所
的にバックゲートまで完全に延在させることができる。
【００２１】本例では、バックゲート２２が島絶縁領域
４に隣接するため、コンパクトな構成を得ることができ
る。作動中、領域２２は例えば０Ｖのような固定電位に
ある。ドレインに高電圧が印加されると、先ずは島絶縁
領域４ｄと島３との間のｐｎ接合５が隣接バックゲート
２２の存在により最早表面２（少なくとも高電圧の島３
の側）にて終端しなくなるために、島絶縁領域４ｄで降
伏が起こらなくなる。従って、降伏電圧はバックゲート
２２の降伏電圧により決定され、これは降伏電圧上昇縁
９により所望な高い値にまで高められる。さらに、ｐ形
のバックゲート２２とｐ形基板１７との間のｎ形領域は
高いドレイン電圧にて完全に空乏化されることにより、
ｐｎ接合５の個所におけるｎ形領域内の電圧はドレイン
電圧よりも低いままとなる。図３の例では、バックゲー
ト領域２２の電位は島絶縁領域４ｄを介して固定電位と
する。例えば、ゲート２４に電圧をかけるためにバック
ゲート領域２２をソース２１に接続することが再々所望
される。
４に隣接するため、コンパクトな構成を得ることができ
る。作動中、領域２２は例えば０Ｖのような固定電位に
ある。ドレインに高電圧が印加されると、先ずは島絶縁
領域４ｄと島３との間のｐｎ接合５が隣接バックゲート
２２の存在により最早表面２（少なくとも高電圧の島３
の側）にて終端しなくなるために、島絶縁領域４ｄで降
伏が起こらなくなる。従って、降伏電圧はバックゲート
２２の降伏電圧により決定され、これは降伏電圧上昇縁
９により所望な高い値にまで高められる。さらに、ｐ形
のバックゲート２２とｐ形基板１７との間のｎ形領域は
高いドレイン電圧にて完全に空乏化されることにより、
ｐｎ接合５の個所におけるｎ形領域内の電圧はドレイン
電圧よりも低いままとなる。図３の例では、バックゲー
ト領域２２の電位は島絶縁領域４ｄを介して固定電位と
する。例えば、ゲート２４に電圧をかけるためにバック
ゲート領域２２をソース２１に接続することが再々所望
される。
【００２２】このような例を図４に示す。この場合には
バックゲート領域２２を島絶縁領域４ｄの近くではある
が、それから所定距離離して位置させ、このバックゲー
ト領域２２を接続線によりソース２１に接続する。バッ
クゲート領域２２と島絶縁領域４ｄとの間に位置するｎ
形領域３０は島絶縁領域４ｄと共にｐｎ接合５を形成
し、このｐｎ接合は表面２にて終端する。このｐｎ接合
の降伏は原則としては最初の例と同様に寄生ＪＦＥＴに
より防止され、この場合のＪＦＥＴのソースはｎ形領域
３０により形成され、ドレインは島３により形成され、
ゲートはバックゲート領域２２と基板１７とにより形成
され、チャネルは領域２２と基板１７との間のｎ形領域
３１により形成される。領域３０における電位は寄生チ
ャネル３１がピンチ・オフされてしまうまでは上昇ドレ
イン電圧に追従する。しかし、チャネル３１がピンチ・
オフされると、ドレイン電圧がさらに上昇しても、ｎ形
領域３１における電圧は殆ど或いは全く上昇しなくなる
ため、島絶縁領域４ｄのｐｎ接合５間の逆バイアス電圧
は、このｐｎ接合の降伏電圧よりも低い値に限定するこ
とができる。
バックゲート領域２２を島絶縁領域４ｄの近くではある
が、それから所定距離離して位置させ、このバックゲー
ト領域２２を接続線によりソース２１に接続する。バッ
クゲート領域２２と島絶縁領域４ｄとの間に位置するｎ
形領域３０は島絶縁領域４ｄと共にｐｎ接合５を形成
し、このｐｎ接合は表面２にて終端する。このｐｎ接合
の降伏は原則としては最初の例と同様に寄生ＪＦＥＴに
より防止され、この場合のＪＦＥＴのソースはｎ形領域
３０により形成され、ドレインは島３により形成され、
ゲートはバックゲート領域２２と基板１７とにより形成
され、チャネルは領域２２と基板１７との間のｎ形領域
３１により形成される。領域３０における電位は寄生チ
ャネル３１がピンチ・オフされてしまうまでは上昇ドレ
イン電圧に追従する。しかし、チャネル３１がピンチ・
オフされると、ドレイン電圧がさらに上昇しても、ｎ形
領域３１における電圧は殆ど或いは全く上昇しなくなる
ため、島絶縁領域４ｄのｐｎ接合５間の逆バイアス電圧
は、このｐｎ接合の降伏電圧よりも低い値に限定するこ
とができる。
【００２３】図５は本発明による第４番目の実施例を示
し、この例では降伏に対して保護されない島絶縁領域の
部分４ｄに隣接して位置させる回路素子をｐチャネルＭ
ＯＳトランジスタとする。島絶縁領域４ｄに隣接するｐ
形の回路領域はＭＯＳＴのｐ形ドレイン３５により形成
され、これにはドレイン３５に隣接する高オーム領域９
を形成する。この高オーム領域９はドレイン３５の延長
部を成す。ｐ形のソース領域３７は、トランジスタのバ
ックゲートを形成する高度にドープしたｎ形領域３９を
経てソース接続線３８によりｎ形の島３と短絡させ、こ
のソース領域３７はチャネル３６によりドレインの延長
部から離間させる。チャネル３６の上方には通常のゲー
ト酸化物（図示せず）により表面２から離間させるゲー
ト４０を設ける。この例でもスペースの節約のために、
島絶縁領域４ａに設けたような降伏電圧上昇領域６は絶
縁領域部分４ｄには設けない。前例と同様に、領域４ｄ
の個所でのなだれ降伏はＭＯＳＴのドレインをゲートと
しての基板１７と関連付ける寄生ＪＦＥＴにより防止さ
れる。高電圧が島３、従ってＭＯＳＴのソース３７にか
かる場合、即ちドレイン３５の電圧よりも遙かに高い電
圧がソース３７にかかる場合には、チャネル３１がピン
チ・オフするため、島絶縁領域４ｄに隣接しているｎ形
領域３０は予定値よりも高くならず、降伏電圧よりも低
くなる。
し、この例では降伏に対して保護されない島絶縁領域の
部分４ｄに隣接して位置させる回路素子をｐチャネルＭ
ＯＳトランジスタとする。島絶縁領域４ｄに隣接するｐ
形の回路領域はＭＯＳＴのｐ形ドレイン３５により形成
され、これにはドレイン３５に隣接する高オーム領域９
を形成する。この高オーム領域９はドレイン３５の延長
部を成す。ｐ形のソース領域３７は、トランジスタのバ
ックゲートを形成する高度にドープしたｎ形領域３９を
経てソース接続線３８によりｎ形の島３と短絡させ、こ
のソース領域３７はチャネル３６によりドレインの延長
部から離間させる。チャネル３６の上方には通常のゲー
ト酸化物（図示せず）により表面２から離間させるゲー
ト４０を設ける。この例でもスペースの節約のために、
島絶縁領域４ａに設けたような降伏電圧上昇領域６は絶
縁領域部分４ｄには設けない。前例と同様に、領域４ｄ
の個所でのなだれ降伏はＭＯＳＴのドレインをゲートと
しての基板１７と関連付ける寄生ＪＦＥＴにより防止さ
れる。高電圧が島３、従ってＭＯＳＴのソース３７にか
かる場合、即ちドレイン３５の電圧よりも遙かに高い電
圧がソース３７にかかる場合には、チャネル３１がピン
チ・オフするため、島絶縁領域４ｄに隣接しているｎ形
領域３０は予定値よりも高くならず、降伏電圧よりも低
くなる。
【００２４】同時に、ドレイン延長部９はドレイン３５
と島３との間のｐｎ接合個所にて降伏が起らないように
する。ドレイン延長部は領域６と同時に形成することが
できる。
と島３との間のｐｎ接合個所にて降伏が起らないように
する。ドレイン延長部は領域６と同時に形成することが
できる。
【００２５】上述した各実施例には文献から既知のリサ
ーフ（ＲＥＳＵＲＦ）原理を用いるのが好適であり、そ
うすればエピタキシャル（即ち島３）が降伏電圧よりも
低い電圧で少なくとも局所的にその厚さ全体にわたり空
乏化されるので、表面の電界が低減される。各例におけ
るエピタキシャル層３は、このエピタキシャル層と基板
との間のｐｎ接合から、部分的にエピタキシャル層と降
伏電圧上昇領域６及び９との間の制止ｐｎ接合を経て局
所的に空乏化される。しかし、本発明はＲＥＳＵＲＦ原
理を用いずに、降伏電圧上昇領域を例えば文献からも既
知のＫａｏリングに相当するものとする場合にも有利に
用いることができる。
ーフ（ＲＥＳＵＲＦ）原理を用いるのが好適であり、そ
うすればエピタキシャル（即ち島３）が降伏電圧よりも
低い電圧で少なくとも局所的にその厚さ全体にわたり空
乏化されるので、表面の電界が低減される。各例におけ
るエピタキシャル層３は、このエピタキシャル層と基板
との間のｐｎ接合から、部分的にエピタキシャル層と降
伏電圧上昇領域６及び９との間の制止ｐｎ接合を経て局
所的に空乏化される。しかし、本発明はＲＥＳＵＲＦ原
理を用いずに、降伏電圧上昇領域を例えば文献からも既
知のＫａｏリングに相当するものとする場合にも有利に
用いることができる。
【００２６】本発明は上述した例のみに限定されるもの
でなく、幾多の変更を加え得ること勿論である。例えば
最後に述べた例におけるドレイン３５は、このドレイン
を作動中接地する場合には、島絶縁領域４ｄに直接隣接
させることができる。島絶縁領域の降伏に対する保護を
講じない部分の隣りにはＭＯＳトランジスタの代りに他
の適当な回路素子を設けることができ、例えば縦形のｎ
ｐｎトランジスタを設けることができ、このトランジス
タのｐ形ベース領域に降伏電圧上昇領域を設けるように
する。又、上述した各実施例の導電形は全て逆とするこ
ともできる。
でなく、幾多の変更を加え得ること勿論である。例えば
最後に述べた例におけるドレイン３５は、このドレイン
を作動中接地する場合には、島絶縁領域４ｄに直接隣接
させることができる。島絶縁領域の降伏に対する保護を
講じない部分の隣りにはＭＯＳトランジスタの代りに他
の適当な回路素子を設けることができ、例えば縦形のｎ
ｐｎトランジスタを設けることができ、このトランジス
タのｐ形ベース領域に降伏電圧上昇領域を設けるように
する。又、上述した各実施例の導電形は全て逆とするこ
ともできる。
【図１】本発明による半導体デバイスの第１実施例の一
部分を示す平面図である。
部分を示す平面図である。
【図２】図１のII−II線上での断面図である。
【図３】本発明による半導体デバイスの第２実施例を示
す断面図である。
す断面図である。
【図４】本発明による半導体デバイスの第３実施例を示
す断面図である。
す断面図である。
【図５】本発明による半導体デバイスの第４実施例を示
す断面図である。
す断面図である。
１ 半導体本体 ３ 島状領域（第１領域） ４，４ａ〜４ｄ 島絶縁領域（第２領域） ５ ｐｎ接合 ６ａ，６ｂ 第１降伏電圧上昇領域 ７ 回路領域（ＪＦＥＴのゲート） ８ ｐｎ接合 ９ａ，９ｂ 第２降伏電圧上昇領域 １０ ＪＦＥＴのチャネル １１ ＪＦＥＴのソース １２ ｎ+ 接点領域 １３ ＪＦＥＴのドレイン １５ ｎ形領域（ダイオードの陰極） １６ ｐ形表面領域（ダイオードの陽極） １７ 基板 １８ ｐｎ接合
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/338 29/812 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｐ 7376−4Ｍ Ｌ (72)発明者 フランシスカス アドリアヌス コルネリ ス マリア スホーフス オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ１
Claims (9)
- 【請求項１】 表面に隣接する第１導電形の島状の第１
領域と、この第１領域に隣接すると共に表面にも隣接
し、表面から見て前記第１領域をその全周に沿って囲む
と共にこの第１領域とでｐｎ接合を形成する第２導電形
の第２領域とを具えている半導体本体を有し、前記第２
領域には降伏電圧上昇領域を第２導電形の第１表面領域
の形態で設け、この降伏電圧上昇領域を、前記ｐｎ接合
間に逆バイアス方向に十分高い電圧をかけた場合に、前
記第１表面領域が制止ｐｎ接合の空乏領域内に完全に位
置するような短い距離前記第２領域から離して前記第１
領域内に形成して成る半導体デバイスにおいて、前記降
伏電圧上昇領域が、前記第２領域に隣接する前記島の周
辺部の一部分に沿ってのみ延在し、且つ前記第１領域内
で、しかも前記降伏電圧上昇領域が設けられていない前
記第２領域の部分に回路素子の一部を形成する回路領域
と称する第２導電形の領域を位置させ、前記降伏電圧上
昇領域が設けられていない前記第２領域の部分とは反対
側の前記回路領域の部分に第２導電型の第２降伏電圧上
昇用表面領域を設け、前記回路領域と前記第１領域との
間の制止ｐｎ接合間に逆バイアス方向に十分高い電圧を
かけた場合に、前記第２降伏電圧上昇領域が前記制止ｐ
ｎ接合の空乏領域内に完全に入るような短い距離前記回
路領域から離間して位置するようにしたことを特徴とす
る半導体デバイス。 - 【請求項２】 前記第１及び第２降伏電圧上昇領域の各
々を第１部分領域と称する第２導電形の領域で構成し、
これらの部分領域を前記第２領域及び前記回路領域にそ
れぞれ隣接させると共に、それらのドーピング濃度を隣
接第２領域又は回路領域のドーピング濃度よりも低くし
たことを特徴とする請求項１に記載の半導体デバイス。 - 【請求項３】 前記第１及び第２降伏電圧上昇領域の各
々に、前記第１部分領域から離間して位置し、且つ前記
半導体本体内の第１導電形の前記第１領域によって全体
的に囲まれる少なくとも１個の他の部分領域も設けたこ
とを特徴とする請求項２に記載の半導体デバイス。 - 【請求項４】 前記回路素子がＪＦＥＴと称する接合電
界効果トランジスタを構成し、このトランジスタのゲー
ト電極が前記回路領域により形成され、前記トランジス
タのチャネルが、前記回路領域の下に位置する第１導電
形の第１領域の一部分で形成されるようにしたことを特
徴とする請求項１〜３のいずれか一項に記載の半導体デ
バイス。 - 【請求項５】 前記回路素子を絶縁ゲート電界効果トラ
ンジスタとし、このトランジスタのソース及びドレイン
領域の一方を形成する第１導電形の少なくとも１個の表
面領域を、前記トランジスタのバックゲート領域を形成
する第２導電形の回路領域内に形成したことを特徴とす
る請求項５に記載の半導体デバイス。 - 【請求項６】 前記トランジスタを二重拡散タイプのも
の、即ちＤＭＯＳタイプのものとし、前記回路領域内に
形成する第１導電形の領域が前記トランジスタのソース
を形成し、且つ前記回路領域に隣接する第１導電形の第
１領域の一部分が前記トランジスタのドレインを形成す
るようにしたことを特徴とする請求項５に記載の半導体
デバイス。 - 【請求項７】 前記回路領域を、この領域と同じ導電形
の第２領域に隣接させ、且つこの第２領域に接続したこ
とを特徴とする請求項６に記載の半導体デバイス。 - 【請求項８】 前記回路領域が絶縁ゲート電界効果トラ
ンジスタのドレインを形成し、このトランジスタが第２
導電形のソース及びこのソースとドレインとの間に位置
する第１領域の一部分によって形成されるチャネル領域
も具え、前記第２降伏電圧上昇領域が、前記チャネル領
域とドレインとの間に位置するドレイン延長部を形成す
るようにしたことを特徴とする請求項２に記載の半導体
デバイス。 - 【請求項９】 前記各降伏電圧上昇領域のドーピング濃
度を５×１０11〜５×１０12原子／ｃｍ2 としたことを
特徴とする請求項１〜８のいずれか一項に記載の半導体
デバイス。
Applications Claiming Priority (2)
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|---|---|---|---|
| EP92202210 | 1992-07-20 | ||
| NL92202210:8 | 1992-07-20 |
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| JP2554234B2 JP2554234B2 (ja) | 1996-11-13 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5179210A Expired - Lifetime JP2554234B2 (ja) | 1992-07-20 | 1993-07-20 | 半導体デバイス |
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| JP (1) | JP2554234B2 (ja) |
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| DE (1) | DE69314401T2 (ja) |
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