JP2804460B2 - 高電圧mosトランジスタ - Google Patents
高電圧mosトランジスタInfo
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- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
- H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
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- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
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Description
【0001】
【産業上の利用分野】本発明は、一般に、高電圧MOS
(酸化金属半導体)電界効果トランジスタ、特に、n−
チャネル導電形又はp−チャネル導電形の離散デバイス
又は集積デバイスのいずれとしても製作されることので
きるトランジスタ、同一チップ上において低電圧制御論
理素子と容易に組み合わされることのできる集積デバイ
ス、さらに、同一チップ上において相補的に反対導電形
のデバイスと組み合わされることのできるデバイスに関
する。
(酸化金属半導体)電界効果トランジスタ、特に、n−
チャネル導電形又はp−チャネル導電形の離散デバイス
又は集積デバイスのいずれとしても製作されることので
きるトランジスタ、同一チップ上において低電圧制御論
理素子と容易に組み合わされることのできる集積デバイ
ス、さらに、同一チップ上において相補的に反対導電形
のデバイスと組み合わされることのできるデバイスに関
する。
【0002】
【従来の技術】自己分離技術は、高電圧MOSデバイ
ス、特に同一チップ上において低電圧制御論理素子と組
み合わされる集積高電圧デバイスの製作に使用される。
軽くドープされた延長ドレイン領域が使用されるので、
電圧はオフセットゲートによって維持される。このよう
なデバイスは、片側接合ゲート形電界効果(JFET)
トランジスタと直列接続された絶縁ゲート形電界効果
(IGFET)トランジスタ又はMOS電界効果(MO
SFET)トランジスタであると考えられる。反対導電
形を持った二つのこのような高電圧デバイスは同一チッ
プ上において相補対として使用されることができ、この
場合このデバイスはp形基板内のn−井戸に埋設されて
いる延長p形ドレインを有する。
ス、特に同一チップ上において低電圧制御論理素子と組
み合わされる集積高電圧デバイスの製作に使用される。
軽くドープされた延長ドレイン領域が使用されるので、
電圧はオフセットゲートによって維持される。このよう
なデバイスは、片側接合ゲート形電界効果(JFET)
トランジスタと直列接続された絶縁ゲート形電界効果
(IGFET)トランジスタ又はMOS電界効果(MO
SFET)トランジスタであると考えられる。反対導電
形を持った二つのこのような高電圧デバイスは同一チッ
プ上において相補対として使用されることができ、この
場合このデバイスはp形基板内のn−井戸に埋設されて
いる延長p形ドレインを有する。
【0003】
【発明が解決しようとする問題点】このような高電圧デ
バイスの電圧可能出力は、その基板のドーピング、延長
ドレイン領域の長さ、及び同領域内の電荷の正味数によ
って決定される。最適性能に対しては、この電荷の正味
数は、約1×1012/cm2であるべきである。この
ようなデバイスは100から200Vの範囲にある表示
装置駆動回路の製作に使用されるが、しかしこれらのデ
バイスの電流可能出力は悪い。その主たる利点は、低電
圧論理素子が同一チップ上に容易に組み合わされること
ができるということにある。これらのデバイスにとっ
て、全体的な良さの指数は、積Ron×A(ここに、R
onは線形領域内のオン−抵抗、またAはそのデバイス
によって占められる面積である)によって決定される。
250から300Vの電圧範囲にあるn−チャネル形デ
バイスに対しては、Ron×Aは典型的には、10から
15Ωmm2である。これと同じ電圧範囲にある離散縦
構造二重拡散MOS(D−MOS)デバイスは3Ωmm
2の良さの指数を有するが、しかし同一のチップ上にお
いて低電圧制御論理素子と組み合わされるのは遙かに困
難である。したがって、このような高電圧デバイスの応
用は、表示装置駆動回路のような、100mA未満の電
流の大きさに制限される。このような駆動回路であって
も、高電圧デバイスの面積効率の悪さのために割高にな
る。
バイスの電圧可能出力は、その基板のドーピング、延長
ドレイン領域の長さ、及び同領域内の電荷の正味数によ
って決定される。最適性能に対しては、この電荷の正味
数は、約1×1012/cm2であるべきである。この
ようなデバイスは100から200Vの範囲にある表示
装置駆動回路の製作に使用されるが、しかしこれらのデ
バイスの電流可能出力は悪い。その主たる利点は、低電
圧論理素子が同一チップ上に容易に組み合わされること
ができるということにある。これらのデバイスにとっ
て、全体的な良さの指数は、積Ron×A(ここに、R
onは線形領域内のオン−抵抗、またAはそのデバイス
によって占められる面積である)によって決定される。
250から300Vの電圧範囲にあるn−チャネル形デ
バイスに対しては、Ron×Aは典型的には、10から
15Ωmm2である。これと同じ電圧範囲にある離散縦
構造二重拡散MOS(D−MOS)デバイスは3Ωmm
2の良さの指数を有するが、しかし同一のチップ上にお
いて低電圧制御論理素子と組み合わされるのは遙かに困
難である。したがって、このような高電圧デバイスの応
用は、表示装置駆動回路のような、100mA未満の電
流の大きさに制限される。このような駆動回路であって
も、高電圧デバイスの面積効率の悪さのために割高にな
る。
【0004】
【問題を解決するための手段】本発明の目的は、高性能
高電圧MOSトランジスタを提供することにある。本発
明の他の目的は、5ボルト論理素子と両立性の高電圧M
OSトランジスタを提供することにある。本発明のさら
に他の目的は、2.0Ωmm2の良さの指数、Ron×
Aを持つ300ボルトn−チャネル形バイスを提供する
ことにある。
高電圧MOSトランジスタを提供することにある。本発
明の他の目的は、5ボルト論理素子と両立性の高電圧M
OSトランジスタを提供することにある。本発明のさら
に他の目的は、2.0Ωmm2の良さの指数、Ron×
Aを持つ300ボルトn−チャネル形バイスを提供する
ことにある。
【0005】要約すると、本発明は、高電圧MOSトラ
ンジスタを形成するために同一チップ上に直列に接続さ
れた絶縁ゲート形又はMOS電界効果(IGFET又は
MOSFET)トランジスタと両側接合ゲート形電界効
果(JFET)トランジスタを含む。本発明の好適実施
例においては、反対導電形を有するこのような高電圧M
OSトランジスタの相補対が同一チップ上に配設され
る。
ンジスタを形成するために同一チップ上に直列に接続さ
れた絶縁ゲート形又はMOS電界効果(IGFET又は
MOSFET)トランジスタと両側接合ゲート形電界効
果(JFET)トランジスタを含む。本発明の好適実施
例においては、反対導電形を有するこのような高電圧M
OSトランジスタの相補対が同一チップ上に配設され
る。
【0006】本発明の利点は、5ボルト論理素子と両立
性の、及びn−チャネルの場合は、2.0Ωmm2の良
さの指数、Ron×Aを持つ電圧可能出力300Vの高
性能高電圧MOSトランジスタを含む。本発明のこれら
及び他の目的と利点は、付図を参照して行われる本発明
の好適実施例についての次の説明によって、当業者にと
って紛れもなく明らかになるはずである。
性の、及びn−チャネルの場合は、2.0Ωmm2の良
さの指数、Ron×Aを持つ電圧可能出力300Vの高
性能高電圧MOSトランジスタを含む。本発明のこれら
及び他の目的と利点は、付図を参照して行われる本発明
の好適実施例についての次の説明によって、当業者にと
って紛れもなく明らかになるはずである。
【0007】
【実施例】図1を参照すると、全体的に番号10で指示
されたn−チャネル高電圧MOSトランジスタが二酸化
ケイ素層12によって被覆されたp形基板11上に形成
されている。金属ソース接点14及び金属ドレイン接点
16は、二酸化ケイ素層を通し基板へ延びている。多結
晶シリコンゲート17は、このゲートが基板から僅かに
オフセットしかつこれから絶縁されるように二酸化ケイ
素層の極めて薄い場所においてソース接点とドレイン接
点との間に配置されている。多結晶シリコンゲートはゲ
ート電極であり、絶縁層18はこのゲートと二酸化ケイ
素層を被覆している。
されたn−チャネル高電圧MOSトランジスタが二酸化
ケイ素層12によって被覆されたp形基板11上に形成
されている。金属ソース接点14及び金属ドレイン接点
16は、二酸化ケイ素層を通し基板へ延びている。多結
晶シリコンゲート17は、このゲートが基板から僅かに
オフセットしかつこれから絶縁されるように二酸化ケイ
素層の極めて薄い場所においてソース接点とドレイン接
点との間に配置されている。多結晶シリコンゲートはゲ
ート電極であり、絶縁層18はこのゲートと二酸化ケイ
素層を被覆している。
【0008】ソース接点14の下において、p+形材料
の島状のソース領域(pocket)19及びN+形材
料の島状のソース領域21が、p−形基板11内に拡散
されている。このようにソース接点14下にp形および
n形双方の島状領域を含むことは、問題を生じがちなバ
イポーラトランジスタの機能を防止するためであり、こ
れによりバイポーラトランジスタのエミッタを短絡する
クランプを形成する。ソース領域21は、ソース接点の
下からゲート17へ延長している。このゲートの下に、
しきい電圧を調節するp形材料のしきい電圧打ち込み層
22と突抜け降服電圧を回避するp形材料の突抜け打込
み層23がある。ドレイン接点16の下において、n+
形材料の島状のドレイン領域24が、基板内に拡散され
ている。n形材料の延長ドレイン領域26はp形基板の
頂上に拡散又はイオン打込みによって形成され、かつゲ
ート17の下からドレイン領域24までこのドレイン領
域の反対側と同様な距離だけ延長している。p−形材料
の頂上層27は延長ドレイン領域の中継部分を被覆する
ために延長ドレイン領域の場合と同じマスク窓を通して
イオン打込みによって作られ、一方延長ドレイン領域の
端部分は被覆されないで二酸化ケイ素層12に接触して
いる。この頂上層は、基板に接続されるか又は浮遊した
ままにされる。
の島状のソース領域(pocket)19及びN+形材
料の島状のソース領域21が、p−形基板11内に拡散
されている。このようにソース接点14下にp形および
n形双方の島状領域を含むことは、問題を生じがちなバ
イポーラトランジスタの機能を防止するためであり、こ
れによりバイポーラトランジスタのエミッタを短絡する
クランプを形成する。ソース領域21は、ソース接点の
下からゲート17へ延長している。このゲートの下に、
しきい電圧を調節するp形材料のしきい電圧打ち込み層
22と突抜け降服電圧を回避するp形材料の突抜け打込
み層23がある。ドレイン接点16の下において、n+
形材料の島状のドレイン領域24が、基板内に拡散され
ている。n形材料の延長ドレイン領域26はp形基板の
頂上に拡散又はイオン打込みによって形成され、かつゲ
ート17の下からドレイン領域24までこのドレイン領
域の反対側と同様な距離だけ延長している。p−形材料
の頂上層27は延長ドレイン領域の中継部分を被覆する
ために延長ドレイン領域の場合と同じマスク窓を通して
イオン打込みによって作られ、一方延長ドレイン領域の
端部分は被覆されないで二酸化ケイ素層12に接触して
いる。この頂上層は、基板に接続されるか又は浮遊した
ままにされる。
【0009】ゲート17は、電界効果によって、p形材
料を通って延長ドレイン領域26内のn形材料へこのゲ
ートの下を横方向に流れる電流を制御する。さらに、こ
の延長ドレイン領域を流れる電流は、基板11及び頂上
層27によって制御され、基板と頂上層はその間の延長
ドレイン領域をピンチオフする電界効果を与えるゲート
として働く。したがって、トランジスタ10は、両側接
合ゲート形電界効果(JFET)トランジスタと直列接
続される絶縁ゲート形又はMOS電界効果(IGFET
又はMOSFET)トランジスタと考えられる。表示さ
れている絶縁ゲート形電界効果トランジスタは従来のM
OS形であるけれども、これは横構造二重拡散MOS
(D−MOS)形又はデイプリーションMOS形でもよ
いことは云うまでもない。
料を通って延長ドレイン領域26内のn形材料へこのゲ
ートの下を横方向に流れる電流を制御する。さらに、こ
の延長ドレイン領域を流れる電流は、基板11及び頂上
層27によって制御され、基板と頂上層はその間の延長
ドレイン領域をピンチオフする電界効果を与えるゲート
として働く。したがって、トランジスタ10は、両側接
合ゲート形電界効果(JFET)トランジスタと直列接
続される絶縁ゲート形又はMOS電界効果(IGFET
又はMOSFET)トランジスタと考えられる。表示さ
れている絶縁ゲート形電界効果トランジスタは従来のM
OS形であるけれども、これは横構造二重拡散MOS
(D−MOS)形又はデイプリーションMOS形でもよ
いことは云うまでもない。
【0010】延長ドレイン領域26の上に頂上層27を
付加しかつこの頂上層を基板11に接続することによっ
て、この延長ドレイン領域内の電荷の正味数を1×10
12/cm2から2×1012/cm2、すなわち約2
倍に増加することができる。これは、トランジスタ10
のオン−抵抗を極端に低減する。この延長ドレイン領域
のピンチオフ電圧を、典型的には、約40Vから10V
未満に低減することができる。したがって、従来の短チ
ャネル、酸化物薄膜ゲートMOSトランジスタを二重拡
散MOS(D−MOS)トランジスタの代わりに直列接
続トランジスタとして使用することができる。この結
果、次のような利点が得られる。第一に、従来のMOS
トランジスタのしきい電圧は、典型的に、D−MOSデ
バイスのそれよりも遥かに低く(D−MOSデバイスの
場合の2から4Vに比べて0.7V)、したがって5ボ
ルト論理素子と直接に両立性である。D−MOSデバイ
スは、そのゲート駆動用に10から15Vの追加電源を
通常必要とする。第二に、従来のMOSトランジスタ
は、低いオン−抵抗を有し、したがって、さらに全オン
−抵抗を低減する。
付加しかつこの頂上層を基板11に接続することによっ
て、この延長ドレイン領域内の電荷の正味数を1×10
12/cm2から2×1012/cm2、すなわち約2
倍に増加することができる。これは、トランジスタ10
のオン−抵抗を極端に低減する。この延長ドレイン領域
のピンチオフ電圧を、典型的には、約40Vから10V
未満に低減することができる。したがって、従来の短チ
ャネル、酸化物薄膜ゲートMOSトランジスタを二重拡
散MOS(D−MOS)トランジスタの代わりに直列接
続トランジスタとして使用することができる。この結
果、次のような利点が得られる。第一に、従来のMOS
トランジスタのしきい電圧は、典型的に、D−MOSデ
バイスのそれよりも遥かに低く(D−MOSデバイスの
場合の2から4Vに比べて0.7V)、したがって5ボ
ルト論理素子と直接に両立性である。D−MOSデバイ
スは、そのゲート駆動用に10から15Vの追加電源を
通常必要とする。第二に、従来のMOSトランジスタ
は、低いオン−抵抗を有し、したがって、さらに全オン
−抵抗を低減する。
【0011】p形頂上層27は1μm以下の深さを持つ
ように極めて浅く製作されることができるので、この層
のドーピング濃度は5×1016から1×1017/c
m3の範囲に入るであろう。1016/cm3より高い
ドーピング濃度においては、移動度が低下し始め、移動
度の低下は降服に対する臨界電界を上昇するであろう、
したがって、固定した幾何学的寸法形状に対し高い降服
電圧を与えるであろう。この頂上層内の電荷の数は、約
1×1012/cm2でありかつ一次近似まではその深
さに無関係である。
ように極めて浅く製作されることができるので、この層
のドーピング濃度は5×1016から1×1017/c
m3の範囲に入るであろう。1016/cm3より高い
ドーピング濃度においては、移動度が低下し始め、移動
度の低下は降服に対する臨界電界を上昇するであろう、
したがって、固定した幾何学的寸法形状に対し高い降服
電圧を与えるであろう。この頂上層内の電荷の数は、約
1×1012/cm2でありかつ一次近似まではその深
さに無関係である。
【0012】上記の特徴の複合利点の結果、トランジス
タ10の場合、300Vの電圧可能出力、これと共に約
2.0Ωmm2の良さの指数、Ron×Aを得る。現在
使用されている集積MOSトランジスタは約10から1
5Ωmm2の良さの指数を有し、一方同じような電圧範
囲において市場の最良の離散縦構造D−MOSは3から
4Ωmm2の良さの指数を有する。
タ10の場合、300Vの電圧可能出力、これと共に約
2.0Ωmm2の良さの指数、Ron×Aを得る。現在
使用されている集積MOSトランジスタは約10から1
5Ωmm2の良さの指数を有し、一方同じような電圧範
囲において市場の最良の離散縦構造D−MOSは3から
4Ωmm2の良さの指数を有する。
【0013】図2を参照すると、p−チャネル形高電圧
MOSトランジスタが、全体的に参照番号30によって
指示されている。このトランジスタに対する基板の層、
すなわち、二酸化ケイ素層、及び絶縁層は、トランジス
タ10に対して上に述べたものと類似しているので、こ
れらには、前の場合と同様の参照番号が与えられてい
る。p形基板11は、二酸化ケイ素層12及び絶縁層1
8によって被覆されている。金属ソース接点31及び金
属ドレイン接点32は、この絶縁層と二酸化ケイ素層を
通し基板内に埋設されたn−井戸33へ延びている。電
極である多結晶シリコンゲート34は、このゲートが基
板から僅かにオフセットしかつn−井戸から絶縁される
ように、二酸化ケイ素層の極めて薄い場所においてソー
ス接点とドレイン接点との間に配置されている。このゲ
ートとこの二酸化ケイ素層は、絶縁層18によって被覆
されている。
MOSトランジスタが、全体的に参照番号30によって
指示されている。このトランジスタに対する基板の層、
すなわち、二酸化ケイ素層、及び絶縁層は、トランジス
タ10に対して上に述べたものと類似しているので、こ
れらには、前の場合と同様の参照番号が与えられてい
る。p形基板11は、二酸化ケイ素層12及び絶縁層1
8によって被覆されている。金属ソース接点31及び金
属ドレイン接点32は、この絶縁層と二酸化ケイ素層を
通し基板内に埋設されたn−井戸33へ延びている。電
極である多結晶シリコンゲート34は、このゲートが基
板から僅かにオフセットしかつn−井戸から絶縁される
ように、二酸化ケイ素層の極めて薄い場所においてソー
ス接点とドレイン接点との間に配置されている。このゲ
ートとこの二酸化ケイ素層は、絶縁層18によって被覆
されている。
【0014】n+形材料の島状のソース領域35及びp
+形材料の島状のソース領域36が、金属ソース接点3
1の下に配設されている。ソース領域36は、ゲート3
4まで延びている。p+材料の延長ドレイン領域37
は、n−井戸内に形成されかつこのゲートの下からドレ
イン接点32の下に配置されている島状のドレイン領域
38まで延びており、かつ延長ドレイン領域はドレイン
接点の反対側へ同様の距離だけ連続している。n形材料
の頂上層39は、この延長ドレイン領域の中継部分を被
覆するために延長ドレイン領域の場合と同じマスク窓を
通してイオン打込みによって作られる。この延長ドレイ
ン領域の端部分は、被覆されないで二酸化ケイ素層12
と接触している。この頂上層は、n−井戸に接続される
か又は浮遊したままにされる。
+形材料の島状のソース領域36が、金属ソース接点3
1の下に配設されている。ソース領域36は、ゲート3
4まで延びている。p+材料の延長ドレイン領域37
は、n−井戸内に形成されかつこのゲートの下からドレ
イン接点32の下に配置されている島状のドレイン領域
38まで延びており、かつ延長ドレイン領域はドレイン
接点の反対側へ同様の距離だけ連続している。n形材料
の頂上層39は、この延長ドレイン領域の中継部分を被
覆するために延長ドレイン領域の場合と同じマスク窓を
通してイオン打込みによって作られる。この延長ドレイ
ン領域の端部分は、被覆されないで二酸化ケイ素層12
と接触している。この頂上層は、n−井戸に接続される
か又は浮遊したままにされる。
【0015】ゲート34は、電界効果によって、n形材
料通して延長ドレイン領域37内のp形材料へこのゲー
トの下を横方向に流れる電流を制御する。さらに、この
延長ドレイン領域を流れる電流は、n−井戸33及び頂
上層39によって制御され、この井戸と頂上層はその間
の延長ドレイン領域をピンチオフする電界効果を与える
ゲートとして働く。したがって、トランジスタ30は、
両側接合ゲート形電界効果(JFET)トランジスタと
直列接続される絶縁ゲート形又はMOS電界効果(IG
FET又はMOSFET)トランジスタと考えられる。
この延長ドレイン領域の下のn−井戸は、p+形ドレイ
ン領域38とn−井戸との間に降服が起こる前に空乏さ
せられなければならない。
料通して延長ドレイン領域37内のp形材料へこのゲー
トの下を横方向に流れる電流を制御する。さらに、この
延長ドレイン領域を流れる電流は、n−井戸33及び頂
上層39によって制御され、この井戸と頂上層はその間
の延長ドレイン領域をピンチオフする電界効果を与える
ゲートとして働く。したがって、トランジスタ30は、
両側接合ゲート形電界効果(JFET)トランジスタと
直列接続される絶縁ゲート形又はMOS電界効果(IG
FET又はMOSFET)トランジスタと考えられる。
この延長ドレイン領域の下のn−井戸は、p+形ドレイ
ン領域38とn−井戸との間に降服が起こる前に空乏さ
せられなければならない。
【0016】図3を参照すると、図1に示されたものと
類似のn−チャネルトランジスタ10、及び図2に示さ
れものと類似のp−チャネルトランジスタ30が同じ基
板11上において相補対としてかつ互いに絶縁されて表
示されている。各トランジスタの詳細については、図1
及び図2を参照して先に説明されているので、さらに説
明することは必要ないと考えられる。
類似のn−チャネルトランジスタ10、及び図2に示さ
れものと類似のp−チャネルトランジスタ30が同じ基
板11上において相補対としてかつ互いに絶縁されて表
示されている。各トランジスタの詳細については、図1
及び図2を参照して先に説明されているので、さらに説
明することは必要ないと考えられる。
【0007】図4を参照すると、低電圧相補形MOS
(C−MOS)作成デバイス43,44を、図3に示さ
れた高電圧MOSトランジスタ10及び30のように同
一のP形基板11上に組み合わすことができる。これら
の低電圧デバイスは、低電圧論理及びアナログ機能に高
電圧デバイスを制御させることを可能にする。デバイス
43は、ソース接点46、ドレイン接点47及び多結晶
シリコンゲート48を有するn−チャネル形である。p
+形島状のソース領域49及びN+形島状のソース領域
51が、ソース接点の下のp−形基板内に配設されてい
る。n+形ソース領域51はゲートの下へ延びている。
n+形島状のドレイン領域52が、ドレイン接点の下に
配設されている。ゲート48は、基板から二酸化ケイ素
層12によって絶縁されているが、しかしこのゲートは
ソース領域51とドレイン領域52との間を基板を通し
て流れる電流を制御する。このゲートは、絶縁層18に
よって被覆されている。n−井戸53は、低電圧、p−
チャネルデバイス44に適合するためにこの基板内に配
設されている。このデバイスは、ソース接点54、ドレ
イン接点56及び多結晶シリコンゲート57を含む。n
+形島状のソース領域58及びp+形島状のソース領域
55がソース接点下のn−井戸内に配設されまたp+形
島状のドレイン領域61がドレイン接点下のn−井戸内
に配設されている。ゲート57は、このn−井戸から絶
縁されかつソース領域59とドレイン領域61との間に
おいてこの井戸の上に延びている。
(C−MOS)作成デバイス43,44を、図3に示さ
れた高電圧MOSトランジスタ10及び30のように同
一のP形基板11上に組み合わすことができる。これら
の低電圧デバイスは、低電圧論理及びアナログ機能に高
電圧デバイスを制御させることを可能にする。デバイス
43は、ソース接点46、ドレイン接点47及び多結晶
シリコンゲート48を有するn−チャネル形である。p
+形島状のソース領域49及びN+形島状のソース領域
51が、ソース接点の下のp−形基板内に配設されてい
る。n+形ソース領域51はゲートの下へ延びている。
n+形島状のドレイン領域52が、ドレイン接点の下に
配設されている。ゲート48は、基板から二酸化ケイ素
層12によって絶縁されているが、しかしこのゲートは
ソース領域51とドレイン領域52との間を基板を通し
て流れる電流を制御する。このゲートは、絶縁層18に
よって被覆されている。n−井戸53は、低電圧、p−
チャネルデバイス44に適合するためにこの基板内に配
設されている。このデバイスは、ソース接点54、ドレ
イン接点56及び多結晶シリコンゲート57を含む。n
+形島状のソース領域58及びp+形島状のソース領域
55がソース接点下のn−井戸内に配設されまたp+形
島状のドレイン領域61がドレイン接点下のn−井戸内
に配設されている。ゲート57は、このn−井戸から絶
縁されかつソース領域59とドレイン領域61との間に
おいてこの井戸の上に延びている。
【0018】注意すべきことは、用語「基板」はマイク
ロ回路がその上で製作される物理的材料を指すというこ
とである。もしトランジスタがn又はp形材料の井戸上
において製作されこの井戸が反対導電形の第一基板内に
あるならば、その井戸材料は第二基板であると考えられ
る。同様に、もしトランジスタがこれを単に支持しかつ
絶縁するエピタキシャル層又はエピタキシャル島状領域
上において製作されるならば、これらのエピタキシャル
層又はエピタキシャル島状領域は第二基板と考えられ
る。エピタキシャル島状領域は、反対導電形の拡散領域
によってエピタキシャル層の残りの部分から絶縁された
一つの導電形のエピタキシャル層の部分である。相補形
トランジスタが同一チップ上に形成されるとき、一つの
相補形トランジスタが埋設される井戸は他のトランジス
タに対する延長ドレイン領域として同じ拡散によって形
成される。
ロ回路がその上で製作される物理的材料を指すというこ
とである。もしトランジスタがn又はp形材料の井戸上
において製作されこの井戸が反対導電形の第一基板内に
あるならば、その井戸材料は第二基板であると考えられ
る。同様に、もしトランジスタがこれを単に支持しかつ
絶縁するエピタキシャル層又はエピタキシャル島状領域
上において製作されるならば、これらのエピタキシャル
層又はエピタキシャル島状領域は第二基板と考えられ
る。エピタキシャル島状領域は、反対導電形の拡散領域
によってエピタキシャル層の残りの部分から絶縁された
一つの導電形のエピタキシャル層の部分である。相補形
トランジスタが同一チップ上に形成されるとき、一つの
相補形トランジスタが埋設される井戸は他のトランジス
タに対する延長ドレイン領域として同じ拡散によって形
成される。
【0019】図5は、ソース接点64及びドレイン接点
66を有する対称n−チャネル形デバイス63を示す。
多結晶シリコンゲート67は基板68から二酸化ケイ素
層69によって絶縁されかつこのゲートは絶縁層70に
よって被覆される。n形延長ソース領域71が、ソース
接点とn形島状のソース領域72との下に配設されてい
る。p形材の頂上層73は、延長ソース領域の中継部分
を覆って配置され、一方この延長ソース領域の端部分は
その上の二酸化ケイ素層に接触している。このドレイン
接点の下にn+形島状ドレイン領域74とn形延長ドレ
イン領域76がある。p形材料の頂上層73は延長ドレ
イン領域の中継部分を覆って配置されかつこの延長ドレ
イン領域の端部分は二酸化シリコン層と接触している。
p形材料の打込み領域78が、しきい電圧を維持するた
めに延長ソース領域と延長ドレイン領域との間において
ゲート67の下に配設される。突抜け電圧を維持するた
めに同様の打込み領域79が、打込み領域78の下に配
設されている。この対称チャネル形デバイスは、延長ソ
ース領域と延長ドレイン領域の両方を有するから、その
ソースはそのドレインと同じ高電位を維持することがで
きる。対称p−チャネル形デバイスも、これと反対導電
形材料を使用して同じような仕方で作製される。
66を有する対称n−チャネル形デバイス63を示す。
多結晶シリコンゲート67は基板68から二酸化ケイ素
層69によって絶縁されかつこのゲートは絶縁層70に
よって被覆される。n形延長ソース領域71が、ソース
接点とn形島状のソース領域72との下に配設されてい
る。p形材の頂上層73は、延長ソース領域の中継部分
を覆って配置され、一方この延長ソース領域の端部分は
その上の二酸化ケイ素層に接触している。このドレイン
接点の下にn+形島状ドレイン領域74とn形延長ドレ
イン領域76がある。p形材料の頂上層73は延長ドレ
イン領域の中継部分を覆って配置されかつこの延長ドレ
イン領域の端部分は二酸化シリコン層と接触している。
p形材料の打込み領域78が、しきい電圧を維持するた
めに延長ソース領域と延長ドレイン領域との間において
ゲート67の下に配設される。突抜け電圧を維持するた
めに同様の打込み領域79が、打込み領域78の下に配
設されている。この対称チャネル形デバイスは、延長ソ
ース領域と延長ドレイン領域の両方を有するから、その
ソースはそのドレインと同じ高電位を維持することがで
きる。対称p−チャネル形デバイスも、これと反対導電
形材料を使用して同じような仕方で作製される。
【0020】
【発明の効果】以上の説明から、高電圧MOSトランジ
スタが提供されることが判ったであろう。このトランジ
スタは、同一チップ上に容易に集積されることのできる
5ボルト論理素子と両立性である。このトランジスタ
は、n−チャネルの場合300V電圧可能出力を有し、
かつ約2.0Ωmm2の良さの指数、Ron×Aを有す
る。このトランジスタは、同一チップ上において直列に
接続された絶縁ゲート形電界効果トランジスタと両側接
合ゲート形電界効果トランジスタとによって形成され
る。これらのトランジスタは、n−チャネル又はp−チ
ャネル導電形の離散デバイス又は集積デバイスのいずれ
としても製作されることができる。この集積デバイス
は、同一チップ上において低電圧制御論理素子と容易に
組み合わされることができる。さらに、反対導電形のデ
バイスどうしが同一チップ上において相補的に組み合わ
されることができる。
スタが提供されることが判ったであろう。このトランジ
スタは、同一チップ上に容易に集積されることのできる
5ボルト論理素子と両立性である。このトランジスタ
は、n−チャネルの場合300V電圧可能出力を有し、
かつ約2.0Ωmm2の良さの指数、Ron×Aを有す
る。このトランジスタは、同一チップ上において直列に
接続された絶縁ゲート形電界効果トランジスタと両側接
合ゲート形電界効果トランジスタとによって形成され
る。これらのトランジスタは、n−チャネル又はp−チ
ャネル導電形の離散デバイス又は集積デバイスのいずれ
としても製作されることができる。この集積デバイス
は、同一チップ上において低電圧制御論理素子と容易に
組み合わされることができる。さらに、反対導電形のデ
バイスどうしが同一チップ上において相補的に組み合わ
されることができる。
【0021】本発明は、好適実施例を使って説明された
けれども、この開示は限定的に解釈されるべきではな
い。本発明の各種の代替および変更は当業者にとって紛
れもなく明白である。したがって、前掲の特許請求の範
囲は、本発明の真の精神と範囲に含まれるあらゆる代替
及び範囲に及ぶものと解釈されることを意図するもので
ある。
けれども、この開示は限定的に解釈されるべきではな
い。本発明の各種の代替および変更は当業者にとって紛
れもなく明白である。したがって、前掲の特許請求の範
囲は、本発明の真の精神と範囲に含まれるあらゆる代替
及び範囲に及ぶものと解釈されることを意図するもので
ある。
【図1】本発明の実施例のn−チャネル形高電圧MOS
トランジスタの構造図。
トランジスタの構造図。
【図2】本発明の実施例のp−チャネル形高電圧MOS
トランジスタの構造図。
トランジスタの構造図。
【図3】同一チップ上において相補対を形成する図1及
び図2に示されたトランジスタの構造図。
び図2に示されたトランジスタの構造図。
【図4】図3に示された高電圧MOSトランジスタの相
補対と同一チップ上において組み合わされることのでき
る相補形MOS作成デバイスの構造図。
補対と同一チップ上において組み合わされることのでき
る相補形MOS作成デバイスの構造図。
【図5】本発明の実施例の、ソース領域とドレイン領域
が類似の対称高電圧n−チャネル形デバイスの構造図。
が類似の対称高電圧n−チャネル形デバイスの構造図。
10 高電圧MOSトランジスタ 11 p形基板 12 二酸化ケイ素層 14 ソース接点 16 ドレイン接点 17 多結晶シリコンゲート 19,21 ソース領域 22,23 打込み層 24 ドレイン領域 26 延長ドレイン領域 27 頂上層 30 高電圧MOSトランジスタ 31 ソース接点 32 ドレイン接点 33 n−井戸 34 多結晶シリコンゲート 35,36 ソース領域 37 延長ドレイン領域 38 ドレイン領域 39 頂上層 43,44 低電圧相補形MOS作成デバイス 46,54 ソース接点 47,56 ドレイン接点 48,57 多結晶シリコンゲート 49,51,58,59 ソース領域 52,61 ドレイン領域 53 n−井戸 63 対称n−チャネル形デバイス 64 ソース接点 66 ドレイン接点 68 p形基板 67 多結晶シリコンゲート 69 二酸化ケイ素層 71 延長ソース領域 72 ソース領域 73,77 頂上層 74 ドレイン領域 76 延長ドレイン領域 78,79 打込み領域
Claims (1)
- 【請求項1】 表面を有する第1導電形の半導体基板
と、 前記第1の導電形の第1の部分と第2の導電形の第2の
部分とを有する半導体材料の第1の島状領域であって、
前記第2の導電形を有する半導体材料の第2の島状領域
とは横方向に間隔を置いて配設され、かつ、前記基板内
の前記基板表面に接する該第1の島状領域と、 前記第1の島状領域に接続されたソース接点と、 前記第2の島状領域に接続されたドレイン接点と、 前記ドレイン接点および前記第2の島状領域のブロック
から前記基板表面に接する位置まで反対2方向にそれぞ
れ横に延びて、接合ゲート形電界効果トランジスタ(J
FET)用のチャネルを形成する、前記第2の導電形の
延長ドレイン領域と、 前記ドレインおよび前記第2の島状領域のブロックと前
記基板表面に接する位置との間の前記延長ドレイン領域
の中間部分の頂上面に設けられ、前記基板とともに接続
されて前記JFET用のゲート電極を形成する前記第1
の導電形を有する材料の表面接触頂上層であって、該頂
上層と前記基板とには、前記延長ドレイン領域を流れる
いかなる電流にも電界効果の影響を与える逆バイアス電
圧が印加され、 前記基板表面上で、少なくとも前記ソース接点および前
記第1の島状領域のブロックと前記延長ドレイン領域の
最も基板表面に隣接した位置との間の部分を被覆する、
厚さに変化を有する絶縁層と、 前記絶縁層の厚さの薄い部分上のゲート電極であって、
前記絶縁層下の前記ソース接点および前記第1の島状領
域のブロックと前記延長ドレイン領域の前記最も基板表
面に隣接した位置との間で横に配設されたMOS電界効
果トランジスタ(MOSFET)用のチャネルを形成す
る領域から絶縁され、前記MOSFETチャネルを通っ
て前記絶縁層下を流れる電流を電界効果により制御する
該ゲート電極とを組み合わせてなるトランジスタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US041994 | 1987-04-24 | ||
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Families Citing this family (93)
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---|---|---|---|---|
US5264719A (en) * | 1986-01-07 | 1993-11-23 | Harris Corporation | High voltage lateral semiconductor device |
JPS6480070A (en) * | 1987-09-21 | 1989-03-24 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
US5047820A (en) * | 1988-09-14 | 1991-09-10 | Micrel, Inc. | Semi self-aligned high voltage P channel FET |
EP0468630A3 (en) * | 1990-07-27 | 1993-02-03 | Actel Corporation | Method of increasing the breakdown voltage of a mos transistor without changing the fabrication process |
JPH04107871A (ja) * | 1990-08-27 | 1992-04-09 | Matsushita Electron Corp | 半導体装置およびそれを用いたイグナイタ装置 |
JPH04107874A (ja) * | 1990-08-27 | 1992-04-09 | Matsushita Electron Corp | 半導体装置の製造方法 |
US5072268A (en) * | 1991-03-12 | 1991-12-10 | Power Integrations, Inc. | MOS gated bipolar transistor |
JPH05299649A (ja) * | 1991-03-19 | 1993-11-12 | Nec Corp | 半導体装置 |
US5146298A (en) * | 1991-08-16 | 1992-09-08 | Eklund Klas H | Device which functions as a lateral double-diffused insulated gate field effect transistor or as a bipolar transistor |
US5258636A (en) * | 1991-12-12 | 1993-11-02 | Power Integrations, Inc. | Narrow radius tips for high voltage semiconductor devices with interdigitated source and drain electrodes |
US5304836A (en) * | 1992-05-04 | 1994-04-19 | Xerox Corporation | High voltage field effect transistor having a small ratio of channel width to channel length and method of manufacture |
US5294824A (en) * | 1992-07-31 | 1994-03-15 | Motorola, Inc. | High voltage transistor having reduced on-resistance |
JP3158738B2 (ja) * | 1992-08-17 | 2001-04-23 | 富士電機株式会社 | 高耐圧mis電界効果トランジスタおよび半導体集積回路 |
US5282107A (en) * | 1992-09-01 | 1994-01-25 | Power Integrations, Inc. | Power MOSFET safe operating area current limiting device |
US5274259A (en) * | 1993-02-01 | 1993-12-28 | Power Integrations, Inc. | High voltage transistor |
US5313082A (en) * | 1993-02-16 | 1994-05-17 | Power Integrations, Inc. | High voltage MOS transistor with a low on-resistance |
US5477175A (en) * | 1993-10-25 | 1995-12-19 | Motorola | Off-line bootstrap startup circuit |
JPH07297409A (ja) * | 1994-03-02 | 1995-11-10 | Toyota Motor Corp | 電界効果型半導体装置 |
US5479033A (en) * | 1994-05-27 | 1995-12-26 | Sandia Corporation | Complementary junction heterostructure field-effect transistor |
JP3228093B2 (ja) * | 1995-06-28 | 2001-11-12 | 富士電機株式会社 | 高耐圧ic |
JP2755247B2 (ja) * | 1996-02-28 | 1998-05-20 | 日本電気株式会社 | 半導体装置 |
US6207994B1 (en) | 1996-11-05 | 2001-03-27 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
US6800903B2 (en) * | 1996-11-05 | 2004-10-05 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
US6168983B1 (en) | 1996-11-05 | 2001-01-02 | Power Integrations, Inc. | Method of making a high-voltage transistor with multiple lateral conduction layers |
JP3175923B2 (ja) * | 1997-11-05 | 2001-06-11 | 松下電子工業株式会社 | 半導体装置 |
JP3142057B2 (ja) | 1997-11-13 | 2001-03-07 | 日本電気株式会社 | 半導体装置とその製造方法、及び駆動装置 |
DE19828191C1 (de) | 1998-06-24 | 1999-07-29 | Siemens Ag | Lateral-Hochspannungstransistor |
US6534829B2 (en) | 1998-06-25 | 2003-03-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
KR20000014215A (ko) | 1998-08-18 | 2000-03-06 | 김덕중 | 높은 신뢰도의 횡형 디모스 트랜지스터 및 그제조방법 |
US6084277A (en) * | 1999-02-18 | 2000-07-04 | Power Integrations, Inc. | Lateral power MOSFET with improved gate design |
DE19918028A1 (de) * | 1999-04-21 | 2000-11-02 | Siemens Ag | Halbleiter-Bauelement |
JP2001094094A (ja) | 1999-09-21 | 2001-04-06 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP4534303B2 (ja) * | 2000-04-27 | 2010-09-01 | 富士電機システムズ株式会社 | 横型超接合半導体素子 |
US6259618B1 (en) * | 2000-05-03 | 2001-07-10 | Analog And Power Electronics Corp. | Power chip set for a switching mode power supply having a device for providing a drive signal to a control unit upon startup |
US6525390B2 (en) | 2000-05-18 | 2003-02-25 | Fuji Electric Co., Ltd. | MIS semiconductor device with low on resistance and high breakdown voltage |
US6509220B2 (en) | 2000-11-27 | 2003-01-21 | Power Integrations, Inc. | Method of fabricating a high-voltage transistor |
US6768171B2 (en) | 2000-11-27 | 2004-07-27 | Power Integrations, Inc. | High-voltage transistor with JFET conduction channels |
US6424007B1 (en) | 2001-01-24 | 2002-07-23 | Power Integrations, Inc. | High-voltage transistor with buried conduction layer |
US6617652B2 (en) | 2001-03-22 | 2003-09-09 | Matsushita Electric Industrial Co., Ltd. | High breakdown voltage semiconductor device |
KR100535062B1 (ko) * | 2001-06-04 | 2005-12-07 | 마츠시타 덴끼 산교 가부시키가이샤 | 고내압 반도체장치 |
US20030001216A1 (en) | 2001-06-27 | 2003-01-02 | Motorola, Inc. | Semiconductor component and method of manufacturing |
DE10140628A1 (de) * | 2001-08-17 | 2003-03-06 | Ihp Gmbh | DMOS-Transistor |
WO2003017349A2 (de) * | 2001-08-17 | 2003-02-27 | IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik | Dmos-transistor |
US7786533B2 (en) * | 2001-09-07 | 2010-08-31 | Power Integrations, Inc. | High-voltage vertical transistor with edge termination structure |
US7221011B2 (en) * | 2001-09-07 | 2007-05-22 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-gradient drain doping profile |
US6635544B2 (en) * | 2001-09-07 | 2003-10-21 | Power Intergrations, Inc. | Method of fabricating a high-voltage transistor with a multi-layered extended drain structure |
US6573558B2 (en) | 2001-09-07 | 2003-06-03 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-layered extended drain structure |
US6555873B2 (en) * | 2001-09-07 | 2003-04-29 | Power Integrations, Inc. | High-voltage lateral transistor with a multi-layered extended drain structure |
US6865093B2 (en) * | 2003-05-27 | 2005-03-08 | Power Integrations, Inc. | Electronic circuit control element with tap element |
US6867640B2 (en) | 2003-07-01 | 2005-03-15 | Ami Semiconductor, Inc. | Double-sided extended drain field effect transistor, and integrated overvoltage and reverse voltage protection circuit that uses the same |
US7049669B2 (en) * | 2003-09-15 | 2006-05-23 | Infineon Technologies Ag | LDMOS transistor |
US6989567B2 (en) * | 2003-10-03 | 2006-01-24 | Infineon Technologies North America Corp. | LDMOS transistor |
US6943069B2 (en) * | 2003-10-14 | 2005-09-13 | Semiconductor Components Industries, L.L.C. | Power system inhibit method and device and structure therefor |
US6903421B1 (en) | 2004-01-16 | 2005-06-07 | System General Corp. | Isolated high-voltage LDMOS transistor having a split well structure |
US7119399B2 (en) | 2004-02-27 | 2006-10-10 | Infineon Technologies Ag | LDMOS transistor |
US7221034B2 (en) * | 2004-02-27 | 2007-05-22 | Infineon Technologies Ag | Semiconductor structure including vias |
US7002398B2 (en) * | 2004-07-08 | 2006-02-21 | Power Integrations, Inc. | Method and apparatus for controlling a circuit with a high voltage sense device |
WO2006054148A1 (en) * | 2004-11-16 | 2006-05-26 | Acco | An integrated ultra-wideband (uwb) pulse generator |
US7365402B2 (en) * | 2005-01-06 | 2008-04-29 | Infineon Technologies Ag | LDMOS transistor |
EP1935026A1 (en) * | 2005-10-12 | 2008-06-25 | Acco | Insulated gate field-effet transistor having a dummy gate |
TW200814320A (en) * | 2006-09-15 | 2008-03-16 | Sanyo Electric Co | Semiconductor device and method for making same |
JP5431663B2 (ja) * | 2006-09-15 | 2014-03-05 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置及びその製造方法 |
JP2008124421A (ja) * | 2006-10-17 | 2008-05-29 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US7468536B2 (en) | 2007-02-16 | 2008-12-23 | Power Integrations, Inc. | Gate metal routing for transistor with checkerboarded layout |
US7859037B2 (en) * | 2007-02-16 | 2010-12-28 | Power Integrations, Inc. | Checkerboarded high-voltage vertical transistor layout |
US7557406B2 (en) * | 2007-02-16 | 2009-07-07 | Power Integrations, Inc. | Segmented pillar layout for a high-voltage vertical transistor |
US7595523B2 (en) | 2007-02-16 | 2009-09-29 | Power Integrations, Inc. | Gate pullback at ends of high-voltage vertical transistor structure |
US8653583B2 (en) * | 2007-02-16 | 2014-02-18 | Power Integrations, Inc. | Sensing FET integrated with a high-voltage transistor |
US7626233B2 (en) * | 2007-04-23 | 2009-12-01 | Infineon Technologies Ag | LDMOS device |
JP2011501549A (ja) | 2007-10-16 | 2011-01-06 | エクステラ コミュニケーションズ リミティド | 位相シフトキーイング高速度シグナリング |
US7969243B2 (en) * | 2009-04-22 | 2011-06-28 | Acco Semiconductor, Inc. | Electronic circuits including a MOSFET and a dual-gate JFET |
US7863645B2 (en) * | 2008-02-13 | 2011-01-04 | ACCO Semiconductor Inc. | High breakdown voltage double-gate semiconductor device |
US8928410B2 (en) | 2008-02-13 | 2015-01-06 | Acco Semiconductor, Inc. | Electronic circuits including a MOSFET and a dual-gate JFET |
US9240402B2 (en) | 2008-02-13 | 2016-01-19 | Acco Semiconductor, Inc. | Electronic circuits including a MOSFET and a dual-gate JFET |
SE533026C2 (sv) * | 2008-04-04 | 2010-06-08 | Klas-Haakan Eklund | Fälteffekttransistor med isolerad gate seriekopplad med en JFET |
JP2009259972A (ja) * | 2008-04-15 | 2009-11-05 | Panasonic Corp | 半導体装置、及び該半導体装置を用いたエネルギー伝達装置 |
JP2009260119A (ja) * | 2008-04-18 | 2009-11-05 | Panasonic Corp | 半導体装置、及び該半導体装置を用いたエネルギー伝達装置 |
JP5150389B2 (ja) * | 2008-07-01 | 2013-02-20 | シャープ株式会社 | 半導体装置 |
JP2010016180A (ja) * | 2008-07-03 | 2010-01-21 | Panasonic Corp | 半導体装置 |
US7851857B2 (en) * | 2008-07-30 | 2010-12-14 | Freescale Semiconductor, Inc. | Dual current path LDMOSFET with graded PBL for ultra high voltage smart power applications |
US7808415B1 (en) * | 2009-03-25 | 2010-10-05 | Acco Semiconductor, Inc. | Sigma-delta modulator including truncation and applications thereof |
US7952431B2 (en) * | 2009-08-28 | 2011-05-31 | Acco Semiconductor, Inc. | Linearization circuits and methods for power amplification |
US9627524B2 (en) * | 2010-03-02 | 2017-04-18 | Richtek Technology Corporation, R.O.C. | High voltage metal oxide semiconductor device and method for making same |
US8532584B2 (en) | 2010-04-30 | 2013-09-10 | Acco Semiconductor, Inc. | RF switches |
US8867245B1 (en) | 2010-09-27 | 2014-10-21 | Champion Microelectronic Corporation | Switching power supply having high-power integrated circuit and monolithic integrated circuit therefor |
CN102544092A (zh) * | 2010-12-16 | 2012-07-04 | 无锡华润上华半导体有限公司 | Cmos器件及其制造方法 |
US9660053B2 (en) | 2013-07-12 | 2017-05-23 | Power Integrations, Inc. | High-voltage field-effect transistor having multiple implanted layers |
US9543396B2 (en) | 2013-12-13 | 2017-01-10 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped regions |
US10325988B2 (en) | 2013-12-13 | 2019-06-18 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped field plates |
US9570547B2 (en) | 2014-12-09 | 2017-02-14 | General Electronics Applications, Inc. | Monolithic DMOS transistor in junction isolated process |
US10135357B1 (en) | 2017-09-07 | 2018-11-20 | Power Integrations, Inc. | Threshold detection with tap |
SE542311C2 (en) | 2018-03-16 | 2020-04-07 | Klas Haakan Eklund Med Firma K Eklund Innovation | A semiconductor device comprising a low voltage insulated gate field effect transistor connected in series with a high voltage field effect transistor |
US11031480B2 (en) | 2019-09-13 | 2021-06-08 | K. Eklund Innovation | Semiconductor device, comprising an insulated gate field effect transistor connected in series with a field effect transistor |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS509388A (ja) * | 1973-05-22 | 1975-01-30 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0114435B1 (en) * | 1982-12-21 | 1987-03-18 | Koninklijke Philips Electronics N.V. | Lateral dmos transistor devices suitable for sourcefollower applications |
US4626879A (en) * | 1982-12-21 | 1986-12-02 | North American Philips Corporation | Lateral double-diffused MOS transistor devices suitable for source-follower applications |
FR2571178B1 (fr) * | 1984-09-28 | 1986-11-21 | Thomson Csf | Structure de circuit integre comportant des transistors cmos a tenue en tension elevee, et son procede de fabrication |
-
1987
- 1987-04-24 US US07/041,994 patent/US4811075A/en not_active Expired - Lifetime
-
1988
- 1988-04-21 DE DE8888106404T patent/DE3861707D1/de not_active Expired - Lifetime
- 1988-04-21 EP EP88106404A patent/EP0295391B1/en not_active Expired - Lifetime
- 1988-04-22 JP JP63100015A patent/JP2529717B2/ja not_active Expired - Lifetime
-
1995
- 1995-06-28 JP JP7196950A patent/JP2804460B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS509388A (ja) * | 1973-05-22 | 1975-01-30 |
Also Published As
Publication number | Publication date |
---|---|
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