JPH04107874A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04107874A JPH04107874A JP2225792A JP22579290A JPH04107874A JP H04107874 A JPH04107874 A JP H04107874A JP 2225792 A JP2225792 A JP 2225792A JP 22579290 A JP22579290 A JP 22579290A JP H04107874 A JPH04107874 A JP H04107874A
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- 238000004519 manufacturing process Methods 0.000 title claims description 8
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、特に高耐圧横型
ＭＯ５ＦＥＴの製造方法として利用できるものである。
ＭＯ５ＦＥＴの製造方法として利用できるものである。
従来の技術
以下、従来の高耐圧横型ＭＯ３電界効果トランジスタ（
以下、ＬＭＯ８と略す）について説明する。
以下、ＬＭＯ８と略す）について説明する。
第２図は従来のＬＭＯ３の断面構造を示した図である。
高濃度の第２導電型ドレイン領域４は延長ドレイン領域
５内に形成され、延長ドレイン領域５表面には延長ドレ
イン領域５と逆バイアスされた第１導電型領域６が存在
し、延長ドレイン領域５と第２導電型のソー、ス領域８
の間の第１導電型半導体基板１０表面をチャネル領域と
しこの表面にゲート酸化膜を介してゲート電極１１が存
在する。ソースは領域８は、高濃度の第１導電型のパナ
チスルー防止領域７でかこまれソース電極２はソース領
域と高濃度の第１導電型基板コンタクト領域９と接続さ
れている。なお、１はドレイン電極、３は一部がゲート
酸化膜となるシリコン酸化膜である。この構造によれば
、ドレイン４ソース８間に逆電圧が印加されると、延長
ドレイン領域５と延長ドレイン領域５表面の第１導電型
領域６間、および延長ドレイン領域５と半導体基板１０
間に空乏層が広がり、延長ドレイン領域５を空乏化し、
延長ドレイン領域で電圧をかせぐことによってドレイン
ソース間耐圧を高くすることができる。またこの構造は
、上述のように延長ドレイン領域５の上下両方の接合が
ら空乏層がのびるため、延長ドレイン領域表面の第１導
電型領域６がない場合よりも、延長ドレイン領域の濃度
を高くすることができる。
５内に形成され、延長ドレイン領域５表面には延長ドレ
イン領域５と逆バイアスされた第１導電型領域６が存在
し、延長ドレイン領域５と第２導電型のソー、ス領域８
の間の第１導電型半導体基板１０表面をチャネル領域と
しこの表面にゲート酸化膜を介してゲート電極１１が存
在する。ソースは領域８は、高濃度の第１導電型のパナ
チスルー防止領域７でかこまれソース電極２はソース領
域と高濃度の第１導電型基板コンタクト領域９と接続さ
れている。なお、１はドレイン電極、３は一部がゲート
酸化膜となるシリコン酸化膜である。この構造によれば
、ドレイン４ソース８間に逆電圧が印加されると、延長
ドレイン領域５と延長ドレイン領域５表面の第１導電型
領域６間、および延長ドレイン領域５と半導体基板１０
間に空乏層が広がり、延長ドレイン領域５を空乏化し、
延長ドレイン領域で電圧をかせぐことによってドレイン
ソース間耐圧を高くすることができる。またこの構造は
、上述のように延長ドレイン領域５の上下両方の接合が
ら空乏層がのびるため、延長ドレイン領域表面の第１導
電型領域６がない場合よりも、延長ドレイン領域の濃度
を高くすることができる。
発明が解決しようとする課題
このような延長ドレイン領域５内表面に第１導電型領域
６を有する構造では、延長ドレイン領域５を形成した後
、上記第１導電型領域６の形成のためのマスクパターン
を形成した場合第３図に示すように延長ドレイン領域５
と延長ドレイン領域５内表面の第１導電型領域６がマス
クずれによってずれて形成されることが発生する。この
ようなずれが発生すると、ドレインソース間に逆バイア
スを印加した場合、延長ドレイン領域内６で空乏化しな
い部分が生じ、ドレイン−ソース間の耐圧が、本来のマ
スクずれかない場合の耐圧に比べて劣化してしまう。
６を有する構造では、延長ドレイン領域５を形成した後
、上記第１導電型領域６の形成のためのマスクパターン
を形成した場合第３図に示すように延長ドレイン領域５
と延長ドレイン領域５内表面の第１導電型領域６がマス
クずれによってずれて形成されることが発生する。この
ようなずれが発生すると、ドレインソース間に逆バイア
スを印加した場合、延長ドレイン領域内６で空乏化しな
い部分が生じ、ドレイン−ソース間の耐圧が、本来のマ
スクずれかない場合の耐圧に比べて劣化してしまう。
課題を解決するための手段
上記の課題を解決するため、本発明では上記構成の横型
ＭＯ３ＦＥＴを作成する工程で、半導体基板表面に延長
ドレイン用不純物ドープのためのマスクとなるシリコン
酸化膜パターンを形成し、延長ドレイン領域の不純物を
熱処理によって拡散した後、上記シリコン酸化膜パター
ンの上に、延長ドレイン領域内の第１導電型領域の不純
物ドープ用のレジストによるパターン形成し、このパタ
ーンのリース側の端は延長ドレイン領域の不純物ドープ
用マスクのシリコン酸化膜をマスクに、つまり延長ドレ
イン領域と上記第１導電型領域の不純物ドープを自己整
合させ、ドレインコンタクト領域側の端は、レジストパ
ターンで決定して不純物ドープを行うようにしている。
ＭＯ３ＦＥＴを作成する工程で、半導体基板表面に延長
ドレイン用不純物ドープのためのマスクとなるシリコン
酸化膜パターンを形成し、延長ドレイン領域の不純物を
熱処理によって拡散した後、上記シリコン酸化膜パター
ンの上に、延長ドレイン領域内の第１導電型領域の不純
物ドープ用のレジストによるパターン形成し、このパタ
ーンのリース側の端は延長ドレイン領域の不純物ドープ
用マスクのシリコン酸化膜をマスクに、つまり延長ドレ
イン領域と上記第１導電型領域の不純物ドープを自己整
合させ、ドレインコンタクト領域側の端は、レジストパ
ターンで決定して不純物ドープを行うようにしている。
作 用
このような本発明の方法を用いることで延長ドレイン領
域を延長ドレイン領域内の第１導電型領域がソース側の
端において、マスクずれによってずれて形成されること
がなくなり、ＭＯＳＦＥＴとしてのドレイン−ソース間
耐圧が太き（ばらつ（ことがなくなる。
域を延長ドレイン領域内の第１導電型領域がソース側の
端において、マスクずれによってずれて形成されること
がなくなり、ＭＯＳＦＥＴとしてのドレイン−ソース間
耐圧が太き（ばらつ（ことがなくなる。
実施例
第１図ａ、ｂ、ｃに本発明の一実施例における横型ＭＯ
３ＦＥＴの製造工程を断面図で示した。
３ＦＥＴの製造工程を断面図で示した。
まず、第１図ａに示すように半導体基板２３表面に熱酸
化によりシリコン酸化膜２１を形成し、延長ドレイン領
域２２を形成する部分の熱酸化膜を、レジストパターン
を形成するフォトリソグラフィ工程、及びエツチング工
程によって除去する。そしてフォトレジストを除去した
後、イオン注入によって延長ドレイン領域２２の不純物
注入をおこなう。そして熱処理によって一定の深さまで
不純物を熱拡散する。次に第１図すに示すように延長ト
レイン領域内の第１導電型領域２５を決定するフォトレ
ジストパターン２４を形成する。
化によりシリコン酸化膜２１を形成し、延長ドレイン領
域２２を形成する部分の熱酸化膜を、レジストパターン
を形成するフォトリソグラフィ工程、及びエツチング工
程によって除去する。そしてフォトレジストを除去した
後、イオン注入によって延長ドレイン領域２２の不純物
注入をおこなう。そして熱処理によって一定の深さまで
不純物を熱拡散する。次に第１図すに示すように延長ト
レイン領域内の第１導電型領域２５を決定するフォトレ
ジストパターン２４を形成する。
このとき、上記の延長ドレイン領域内の第１導電型領域
２５のソース側の端は延長ドレイン領域を決定したシリ
コン酸化膜２１、ドレイン側の端は上記フォトレジスト
２４で規定する。このことで、延長ドレイン領域２２と
、延長トレイン領域２２内の第１導電型領域２５がソー
ス側で太き（ずれることはなくなる。
２５のソース側の端は延長ドレイン領域を決定したシリ
コン酸化膜２１、ドレイン側の端は上記フォトレジスト
２４で規定する。このことで、延長ドレイン領域２２と
、延長トレイン領域２２内の第１導電型領域２５がソー
ス側で太き（ずれることはなくなる。
さらに第１図Ｃに示すように、ゲート電極３２となる多
結晶シリコン膜、ドレインコンタクト領域３１．ソース
領域２９．基板コンタクト領域３０゜ドレイン電極２７
．ソース電極２８を形成し、高耐圧横型ＭＯＳＦＥＴが
作製できる。
結晶シリコン膜、ドレインコンタクト領域３１．ソース
領域２９．基板コンタクト領域３０゜ドレイン電極２７
．ソース電極２８を形成し、高耐圧横型ＭＯＳＦＥＴが
作製できる。
発明の効果
以上のように本発明によれば、横型ＭＯＳＦＥＴのドレ
イン−ソース間耐圧が大きくばらっ（ことな（ＭＯ５Ｆ
ＥＴ製造の歩留が向上される。
イン−ソース間耐圧が大きくばらっ（ことな（ＭＯ５Ｆ
ＥＴ製造の歩留が向上される。
第１図は本発明の一実施例における横型ＭＯ３ＦＥＴの
製造工程を示す断面図、第２図は一般的な高耐圧横型Ｍ
ＯＳＦＥＴの断面図、第３図は第２図のＭＯＳＦＥＴを
従来方法で製造した場合発生する可能性がある構造の断
面図である。 ２１．２６・・・・・・シリコン酸化膜、２２・・・・
・・延長ドレイン領域、２３・・・・・・半導体基板、
２４・・・・・・フォトレジスト、２５・・・・・・延
長ドレイン領域内第１導電型領域、２７・・・・・・ド
レイン電極、２８・・・・・・ソース電極、２９・・・
・・・ソース領域、３０・・・・・・基板コンタクト領
域、３１・・・・・・ドレインコンタクト領域、３２・
・・・・・ゲート電極。
製造工程を示す断面図、第２図は一般的な高耐圧横型Ｍ
ＯＳＦＥＴの断面図、第３図は第２図のＭＯＳＦＥＴを
従来方法で製造した場合発生する可能性がある構造の断
面図である。 ２１．２６・・・・・・シリコン酸化膜、２２・・・・
・・延長ドレイン領域、２３・・・・・・半導体基板、
２４・・・・・・フォトレジスト、２５・・・・・・延
長ドレイン領域内第１導電型領域、２７・・・・・・ド
レイン電極、２８・・・・・・ソース電極、２９・・・
・・・ソース領域、３０・・・・・・基板コンタクト領
域、３１・・・・・・ドレインコンタクト領域、３２・
・・・・・ゲート電極。
Claims (1)
- 第１導電型半導体基板中に形成した横型ＭＯＳＦＥＴで
第２導電型のリース領域とドレインコンタクト領域との
間に、上記ドレインコンタクト領域に接して第２導電型
の延長ドレイン領域を有し、上記延長ドレイン領域の内
部の表面に延長ドレイン領域と逆バイアスされた第１導
電型領域を有し、上記延長ドレイン領域とソース領域間
の第１導電型半導体基板表面をチャネル領域とし、その
上にゲート酸化膜を介してゲート電極を有する構造の半
導体装置の延長ドレイン領域と延長ドレイン領域の内部
表面の延長ドレイン領域と逆バイアスされた第１導電型
領域を形成するとき、半導体基板表面に延長ドレイン部
用不純物ドープのマスクとなるシリコン酸化膜パターン
を形成し、延長ドレイン領域の不純物を熱処理によって
拡散した後、上記シリコン酸化膜パターンの上に上記第
１導電形領域の不純物ドープ用のレジストによるパター
ンを形成し、このパターンのソース側の端は延長ドレイ
ン領域の不純物注入用マスクのシリコン酸化膜をマスク
につまり延長ドレイン領域と第１導電型領域の不純物ド
ープを自己整合させドレインコンタクト領域側の端はレ
ジストパターンで決定して、不純物ドープを行うことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225792A JPH04107874A (ja) | 1990-08-27 | 1990-08-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225792A JPH04107874A (ja) | 1990-08-27 | 1990-08-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04107874A true JPH04107874A (ja) | 1992-04-09 |
Family
ID=16834853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225792A Pending JPH04107874A (ja) | 1990-08-27 | 1990-08-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04107874A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314869A (ja) * | 1987-04-24 | 1988-12-22 | パワー インテグレーションズ，インコーポレーテッド | 高電圧ｍｏｓトランジスタ |
-
1990
- 1990-08-27 JP JP2225792A patent/JPH04107874A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314869A (ja) * | 1987-04-24 | 1988-12-22 | パワー インテグレーションズ，インコーポレーテッド | 高電圧ｍｏｓトランジスタ |
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