KR0130384B1 - 고전압 cmos 트랜지스터 제조방법 - Google Patents
고전압 cmos 트랜지스터 제조방법Info
- Publication number
- KR0130384B1 KR0130384B1 KR1019910000474A KR910000474A KR0130384B1 KR 0130384 B1 KR0130384 B1 KR 0130384B1 KR 1019910000474 A KR1019910000474 A KR 1019910000474A KR 910000474 A KR910000474 A KR 910000474A KR 0130384 B1 KR0130384 B1 KR 0130384B1
- Authority
- KR
- South Korea
- Prior art keywords
- high voltage
- cmos transistor
- forming
- source
- gate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title description 4
- 239000000758 substrate Substances 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 9
- 229920005591 polysilicon Polymers 0.000 abstract description 9
- 238000000151 deposition Methods 0.000 abstract description 2
- 230000003647 oxidation Effects 0.000 abstract description 2
- 238000007254 oxidation reaction Methods 0.000 abstract description 2
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 238000003672 processing method Methods 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 높은 전압이 걸리는 CMOS 트랜지스터에 관한 것으로, 특히 칩의 면적을 줄일 수 있고 고전압에 의한 소오스와 드레인 및 게이트 정션 파괴를 방지할 수 있도록 한 고전압 CMOS 트랜지스터 제조방법에 관한 것이다. 종래 기술구성은 고전압의 P- 웰 또는 N-웰을 형성하기 위해 칩의 면적이 크게 되는 P- 또는 N-확산에 의한 채널 길이가 짧아지기 때문에 고전압에 의한 정션이 파괴되어 전압 강하가 생기고 필드산화막과 게이트 산화막 사이에 게이트 산화막 및 소오스와 드레인 정션이 파괴되는 등 여러 문제점이 있었다. 이에 따라, 본 발명은 상기한 문제점을 해결하기 위해 제1도전형 반도체 기판의 소오스 및 드레인 형성영역에 트렌치를 형성하는 공정과, 상기 트렌치 내부 및 그 상단에 저농도 제2도전형 반도체층을 형성하는 공정과, 열처리하여 상기 저농도 제2도전형 반도체층의 제2도전형 물질이 기판내부로 확산시켜 정션을 형성하는 공정과, 트랜치 상부에 노출된 상기 저농도 제2도전형 반도체층에 고농도 제2도전형 이온주입하여 소오스 및 드레인 영역을 형성하는 공정과, 전면에 게이트 절연막을 형성하고 상기 소오스 및 드레인 영역 사이에 게이트 전극을 형성하는 공정으로 이루어진다. 이와 같은 본 발명은 종래의 고전압 CMOS 트랜지스터에 비해 면적이 ½ 정도로 줄어들고 게이트 산화막용 채널 영역에 비해 2배 정도가 되므로 게이트 산화막으로 인하여 게이트와 소오스와 드레인의 정션파괴를 방지할 수 있다.
Description
제1도는 종래의 고전압 CMOS 트랜지스터의 공정도.
제2도는 본 발명의 CMOS 트랜지스터의 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 질화물 2 : 포토레지스트
3 : 필드산화막 4 : 폴리
5a, 5b : 게이트 산화막 6 : 기판
7 : 트랜취 8 : 게이트 폴리
본 발명은 높은 전압이 걸리는 CMOS 트랜지스터(Transister)에 관한 것으로, 특히 칩(Chip)의 면적을 줄일 수 있고 고전압에 의한 소오스와 드레인 및 게이트 정션(Junction : 접합부) 파괴를 방지시킬 수 있도록 한 고전압(High Voltoge) CMOS 트랜지스터 제조방법에 관한 것이다. 종래의 고전압 CMOS 트랜지스터는 제1도(a-d)에 도시된 바와 같이 제1도전형 반도체 기판(6) 위에 게이트 산화막과 질화물(1)을 차례로 증착한 후 포토레지스트(Photo-Resist)(2)을 이용하여 격리영역이 형성될 부분의 질화물(1)을 선택적으로 제거한다.(제1도 (a)). 그리고 고전압(High Voltage)에 의한 정션 파괴 및 브레이크 다운(Break Down)에 의한 전압 강하 방지를 위해 질화물(1)이 제거된 기판(b)에 제2도전형 이온을 저농도로 주입하고 상기 포토레지스트(2)를 제거한 후 열산화법(Thermal Oxidation)에 의해 필드산화막(field oxide)을 형성시킨다(제1도 (b)). 그리고 질화물(1)을 제거한 후 폴리실리콘(4)을 증착하고 사진 및 식각공종으로 게이트 전극 형성한다(제1도 (c)). 그리고 포토레지스트(2)를 이용하여 소오스 및 드레인 영역을 정의한 후 고농도 제2도전형 이온주입으로 소오스 및 드레인 영역을 형성한다.(제1도 (d)). 그러나 이와 같은 종래의 고전압 CMOS 트랜지스터 공정은 필드산화막 아래와 저농도의 제2도전형 영역을 형성해야 하므로 칩의 면적이 증가하고, 저농도 제2도전형 영역의 확산에 의해 채널(channel) 길이가 짧아져서 고전압에 의한 정션이 파괴되어 전압 강하가 생기고 필드산화막(3)과 게이트 산화막(5a)의 경계부분에서 게이트 산화막이 얇아져 소오스 및 드레인 정션이 파괴되는 등 여러 문제점이 있다. 이에 따라, 본 발명은 상기한 문제점을 해결하기 위해 제2도 (a)-(d)에 도시된 바와 같이 제1도전형 반도체 기판에 트렌치(7)을 형성하고 저농도 제2도전형 폴리실리콘을 증착하고 광도 제2도전형으로 도핑시켜 소오스(S)와 드레인(D) 영역을 형성한 후 게이트(G) 영역을 형성하여 공정한다. 이하, 상기한 기술구성의 제조공정 방법 및 작용효과를 상세히 설명하면 다음과 같다. 제2도 (a)-(d)에 도시된 바와 같이 제1도전형 반도체 기판의 소오스 및 드레인 형성영역에 트렌치(Tranch)(7)을 형성하고(제2도 (a)), 상기 트렌치(7) 부위가 충분히 채워지도록 저농도 제2도전형 폴리실리콘을 증착하여 가압냉각(Anneoling)을 실시한 후, 포토레지스터(2)를 사용하여 트렌치(7) 영역 및 그 상단에만 폴리실리콘이 존재하도록 패터닝한다. 그런 다음 N2분위기에서 열처리(Anneoling)하여 상기 저농도 제2도전형 폴리실리콘의 제2도전형 물질이 기판 내부로 확산되어 정션을 형성하도록 한다(제2도 (b)). 트렌치(7) 상부에 노출된 저농도 제2도전형 폴리실리콘에 고농도 제2도전형 이온주입하여 소오스 및 드레인 영역을 형성하고(제2도 (c)), 기판 전면에 게이트 산화막(5a)을 형성한 후 게이트(G) 전극을 위한 게이트 폴리(8)를 패터닝한다. 이와 같이 본 발명에 따른 고전압 CMOS 트랜지스터 제조방법을 종래의 고전압 CMOS 트랜지스터에 비해 면적이 ½ 정도로 줄어들고 게이트 산화막(5b)을 종래의 채널 영역에 비해 2배 정도가 되므로 게이트와 소오스 및 드레인의 정션파괴를 방지할 수 있다. 또한 P- 또는 N-영역이 폴리실리콘으로 형성되어 채널 형성을 정확히 할 수 있는 효과가 있다.
Claims (1)
- 제1도전형 반도체 기판의 소오스 및 드레인 형성영역에 트렌치를 형성하는 공정과, 상기 트렌치 내부 및 그 상단에 저농도 제2도전형 반도체층을 형성하는 공정과, 열처리하여 상기 저농도 제2도전형 반도체층의 제2도전형 물질이 기판 내부로 확산시켜 정션을 형성하는 공정과, 트렌치 상부에 노출된 상기 저농도 제2도전형 반도체층에 고농도 제2도전형 이온주입하여 소오스 및 드레인 영역을 형성하는 공정과, 전면에 게이트 절연막을 형성하고 상기 소오스 및 드레인 영역 사이에 게이트 전극을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 고전압 CMOS 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910000474A KR0130384B1 (ko) | 1991-01-15 | 1991-01-15 | 고전압 cmos 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910000474A KR0130384B1 (ko) | 1991-01-15 | 1991-01-15 | 고전압 cmos 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920015597A KR920015597A (ko) | 1992-08-27 |
| KR0130384B1 true KR0130384B1 (ko) | 1998-04-07 |
Family
ID=19309757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910000474A KR0130384B1 (ko) | 1991-01-15 | 1991-01-15 | 고전압 cmos 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0130384B1 (ko) |
-
1991
- 1991-01-15 KR KR1019910000474A patent/KR0130384B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920015597A (ko) | 1992-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1063731A (en) | Method for making transistor structures having impurity regions separated by a short lateral distance | |
| KR910020895A (ko) | 고밀도집적에 적합한 반도체장치의 소자분리구조와 그의 제조방법 | |
| US6300207B1 (en) | Depleted sidewall-poly LDD transistor | |
| KR950025920A (ko) | 반도체소자 제조방법 | |
| KR0150105B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR950008257B1 (ko) | 모스(mos) 트랜지스터 및 그 제조방법 | |
| KR100214523B1 (ko) | 모스소자의 제조 방법 | |
| KR0130384B1 (ko) | 고전압 cmos 트랜지스터 제조방법 | |
| KR960014720B1 (ko) | 폴리 사이드 구조를 갖는 게이트 전극 형성 방법 | |
| KR0146522B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| JPH07321212A (ja) | チャネルストップ拡散層の形成方法 | |
| KR100310173B1 (ko) | 엘디디형 상보형 모스 트랜지스터 제조 방법 | |
| JPH0472770A (ja) | 半導体装置の製造方法 | |
| KR0167664B1 (ko) | 반도체소자 제조방법 | |
| KR0139655B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR100280535B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR940002780B1 (ko) | 고전압용 트랜지스터의 구조 및 제조방법 | |
| KR0144246B1 (ko) | 트랜지스터 제조방법 | |
| KR100205348B1 (ko) | 반도체소자의 제조방법 | |
| KR100265851B1 (ko) | 반도체장치의전계효과트랜지스터제조방법 | |
| KR100223994B1 (ko) | 고집적 엔형 전계효과 금속산화물반도체 구조 및 그 제조방법 | |
| KR0172463B1 (ko) | 모스트랜지스터 및 그 제조방법 | |
| KR930001290B1 (ko) | 고 접합파괴전압을 갖는 모오스 트랜지스터 및 그 제조방법 | |
| KR0172832B1 (ko) | 반도체소자 제조방법 | |
| KR100260488B1 (ko) | 전계 효과 트랜지스터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20061026 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |