JPS63314869A - 高電圧ｍｏｓトランジスタ - Google Patents

高電圧ｍｏｓトランジスタ

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JPS63314869A
JPS63314869A JP63100015A JP10001588A JPS63314869A JP S63314869 A JPS63314869 A JP S63314869A JP 63100015 A JP63100015 A JP 63100015A JP 10001588 A JP10001588 A JP 10001588A JP S63314869 A JPS63314869 A JP S63314869A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、一般に、高電圧ＭＯＳ（酸化金属半導体）電
界効果トランジスタ、特に、ｎ−チャネル導電形又はｐ
−チャネル導電形の離散デバイス又は集積デバイスのい
ずれとしても製作されることのできるトランジスタ、同
一チップ上において低電圧制御論理素子と容易に組み合
わされることのできる集積デバイス、ざらに、同一チッ
プ上において相補的に反対Ｓ電形のデバイスと組み合わ
さ机ることのできるデバイスに関する。
［従来の技術］ 自己分離技術は、高電圧ＭＯＳデバイス、特に同一チッ
プ上において低電圧制御論理素子と組み合わされる集積
高電圧デバイスの製作に使用される。軽くドープされた
延長ドレイン領域が使用されるので、電圧はオフセット
ゲートによって維持される。このようなデバイスは、片
側接合ゲート形電界効果（ＪＦＥＴ）　トランジスタと
直列接続された絶縁ゲート形電界効果（ＩＧＦＥＴ）　
トランジスタ又はＭＯＳ電界効果（ＭＯＳＦＥＴ）トラ
ンジスタであると考えられる。反対導電形を持った二つ
のこのような高電圧デバイスは同一チップ上において相
補対として使用されることができ、この場合このデバイ
スはｐ形幕板内のｎ−井戸に埋設されている延長ｐ形ド
レインを有する。
［発明が解決しようとする問題点〕 このような高電圧デバイスの電圧可能出力は、その基板
のドーピング、延長ドレイン領域の長さ、及び同領域内
の電荷の正味数によって決定される。
最適性能に対しては、この電荷の正味数は、約１×１０
１２／Ｃｌ１１２であるべきである。このようなデバイ
スは１００から２００■の範囲にある表示装置駆動回路
の製作に使用されるが、しかしこれらのデバイスの電流
可能出力は悲い。その主たる利点は、低電圧論理素子が
同一チップ上に容易に組み合わされることができるとい
うことにある。
これらのデバイスにとって、全体的な良さの指数は、積
ＲｏｎＸＡ（ここに、ＲＯｎは線形領域内のオン−抵抗
、またへはそのデバイスによって占められる面積である
）によって決定される。２５０から３００■の電圧範囲
にあるｎ−チャネル形デバイスに対しては、ＲＯｎ　Ｘ
　Ａは典型的には、１０から１５Ω１ｎＩＲ２である。
これと同じ電圧範囲ニアル１１ｒ！ｌｌｕ構ＩＩＳ　二
重拡散ＭＯＳ（Ｄ−ＭＯＳ）デバイスは３Ω履２の良さ
の指数を右するが、しかし同一のチップ上において低電
圧制御論理素子と組み合わされるのは遥かに困難である
。したがって、このような高電圧デバイスの応用は、表
示興行駆動回路のような、１００ｍ八未満の電流の大き
さに制限される。このような駆動回路であっても、高電
圧デバイスの面積効率の悪さのために割高になる。
［問題を解決するための手段］ 本発明の目的は、高性能高電圧Ｍ　ＯＳ　ｌ−ランジス
タを提供することにある。
本発明の他の目的は、５ボルト論理素子と両立性のｔ！
Ａ電圧ＭＯＳトランジスタを提供することにある。
本発明のさらに他の［１的は、２．０ΩＨＲ２の良さの
指数、ＲＯｎＸＡを持つ３００ボルトｎ−チャネル形バ
イスを提供することにある。
要約すると、本発明は、高電圧ＭＯＳ）−ランジスタを
形成するために同一チップ上に直列に接続された絶縁ゲ
ート形又はＭＯＳ電界効果（ＩＧＦＥＴ又はＭＯＳＦＥ
Ｔ）ｉ−ランジスタと両側接合ゲート形電界効果（ＪＦ
ＥＴ）ｔ−ランジスタを含む。本発明の好適実施例にお
いでは、反対導電形を有するこのような高電圧ＭＯＳｌ
−ランジスタの相補対が同一のチップ上に配設される。
本発明の利点は、５ボルト論理素子と両立性の、及びｎ
−チャネルの場合は、２．０ΩＭＲ２の良さの指数、Ｒ
ｏｎｘＡを持つ電圧可能出力３００Ｖの高性能高電圧Ｍ
ＯＳトランジスタ゛を含む。
本発明のこれら及び他の目的と利点は、付図を参照して
行われる本発明の好適実施例についての次の説明によっ
て、当業者にとって紛れもなく明らかになるはずである
。
［実　施　例］ 第１図を参照すると、全体的に番号１０で指示されたｎ
−チャネル高電圧ＭＯＳトランジスタが二酸化ケイ素層
１２によって被覆されたｐ形基板１１上に形成されてい
る。金属ソース接点１４及び金属ドレイン接点１６は、
二酸化ケイ素層を通し基板へ延びている。多結晶シリコ
ンゲート１７は、このゲートが基板から僅かにオフセッ
トしかつごれから絶縁されるように二酸化ケイａ層の極
めて薄い場所においてソース接点とドレイン接点との間
に配置されている。多結晶シリコンゲートはゲート電極
であり、絶縁層１８はこのゲートと二酸化ケイ素層を被
覆している。
ソース接点１４の下において、ｐ＋形材料の島状ノソー
ス領Ｈ（ｐａｃｋｅｔ）　１９及びｎ＋形材料の島状の
ソース領域２１が、ｐ−形基板１１内に拡散されている
。ソース領域２１は、ソース接点の下からゲート１７へ
延長している。このゲートの下に、しきい電圧を調節す
るｐ形材料のしきい電圧打ち込み層２２と突抜は降服電
圧を回避するｐ形材料の突扱は打込み層２３がある。ド
レイン接点１６の下において、ｎ＋形材料の島状のドレ
イン領域２４が、基板内に拡散されている。ｎ形材料の
延長ドレイン領域２６はｐ形基板の頂上に拡散又はイオ
ン打込みによって形成され、かつゲート１７の下からド
レイン領域２４までこのドレイン゛領域の反対側と同様
な距離だけ延長している。
ｐ−形材料の頂上層２７は延長ドレイン領域の中継部分
を被覆するために延長ドレイン領域の場合と同じマスク
窓を通してイオン打込みによって作られ、一方延長ドレ
イン領域の端部分は被覆されないで二酸化ケイ素層１２
に接触している。この頂上層は、基板に接続されるか又
は浮遊したままにされる。
ゲート１７は、電界効果によって、ｐ形材料を通って延
長ドレイン領１ａ２６内のｎ形材料へこのゲートの下を
横方向に流れる電流を制御する。さらに、この延長ドレ
イン領域を流れる電流は、幕板１１及び頂上ＦｆＪ２７
によって制御され、基板と頂上層はその間の延長ドレイ
ン領域をピンチオフする゛電界効果を与えるゲートとし
て働く。したがって、トランジスタ１０は、両側接合ゲ
ート形電界効果（ＪＦＥＴ）！−ランジスタと直列接続
される絶縁ゲート形又はＭＯＳ電界効果＜ＩＧＦＥＴ又
ｔまＭＯＳＦＥＴ）トランジスタと考えられる。
表示されている絶縁ゲート形電界効果トランジスタｔま
従来のＭＯＳ形て・あるけれども、これは横溝）も二重
拡散ＭＯＳ（Ｄ、−ＭＯＳ）形又はディプリーションＭ
ＯＳ形でもよいことは云うまでｂない。
延長ドレイン領１ａ２６の上に頂上層２７を付加しかつ
この頂上層を基板１１に接続することによって、この延
長ドレイン領域内の電荷の正味数を１×１０１２／ｃＩ
Ｉ２から２×１０１２／ｃｍ２、すなわち約２倍に増加
することができる。これは、トランジスタ１００オン−
抵抗を極端に低減する。この延長ドレイン領域のピンチ
オフ竜圧を、典型的には、約４０Ｖから１０Ｖ未満に低
減することができる。したがって、従来の短チャネル、
酸化物婢膜ゲートＭＯＳｌ〜ランジスタを二重拡散ＭＯ
Ｓ（Ｄ−ＭＯＳ）　トランジスタの代わりに直列接続ト
ランジスタとして使用することができる。この結果、次
のような利点が得られる。第一に、従来のＭＯＳトラン
ジスタのしきい電圧は、典型的に、Ｄ−ＭＯＳデバイス
のそれよりも遥かに低く（Ｄ＝　Ｍ　ＯＳデバイスの場
合の２から４ｖに比べて０．７Ｖ）、Ｌ、たがって５ボ
ルト論理素子と直接に両立性である。Ｄ−ＭＯＳデバイ
スは、そのゲート駆動用に１０から１５Ｖの追加電源を
通常必要とする。第二に、従従来のＭＯＳトランジスタ
は、低いオン−抵抗を有し、したがって、さらに全オン
−抵抗を低減する。
ｐ形頂上層２７は１μｍ以下の深さを持つように極めて
浅く製作されることができるので、この層のドーピング
濃度は５ｘ１０１６から１×１０１７／α３の範囲に入
るであろう。１０”／ｃｍ３より高いドーピング濃度に
おいては、移動度が低下し始め、移動度の低下は降服に
対する臨界電界を上昇するであろう、したがって、固定
した幾何学的寸法形状に対し高い降服電圧を与えるであ
ろう。
この頂上層内の電荷の数は、約１×１０１２／α２であ
りかつ一次近似まではその深さに無関係である。
上記の特徴の複合利点の結果、トランジスタ１０の場合
、３００Ｖの電圧司能出力、これと共に約２．０Ωｍ２
の良さの指数、ＲｏｎｘＡを得る。
現在使用されている集積ＭＯＳトランジスタは約１０か
ら１５Ω履２の良さの指数を有し、一方同じような電圧
範囲において市場の最良の＊１ｒｌｌ縦横ｉｎＤ　　Ｍ
ＯＳは３から４Ω履２の良さの指数を有する。
第２図を参照すると、ｐ−チャネル形高電圧ＭｏＳトラ
ンジスタが、全体的に参照番号３０によって指示されて
いる。このトランジスタに対する基板の椙、すなわち、
二酸化ケイ素層、及び絶縁層は、トランジスタ１０に対
して上に述べたものと類似しているので、これらには、
前の場合と同様の参照番号が与えられている。ｐ形基板
１１は、二酸化ケイ素層１２及び絶縁層１８によって被
覆されている。金属ソース接点３１及び金属ドレイン接
点３２は、この絶縁層と二酸化ケイ素かを通し基板内に
埋設されたｎ−井戸３３へ延びている。電極である多結
晶シリコンゲート３４は、このゲートが基板から僅かに
オフセットしかつｎ−井戸から絶縁されるように、二酸
化ケイ素層の極めて薄い場所においてソース接点とドレ
イン接点との間に配置されている。このゲートとこの二
酸化ケイ素層は、絶縁Ｒ１８によって被覆されている。
ｎ＋形材料の島状のソース領域３５及びｐ＋形材料の島
状のソース領域３６が、金属ソース接点３１の下に配設
されている。ソース領域３６は、ゲート３４まで延びて
いる。ｐ＋材料の延長ドレイン領域３７は、ｎ−井戸内
に形成されかつこのゲートの下からドレイン接点３２の
下に配置されている島状のドレイン領域３８まで延びて
おり、かつ延長ドレイン領域はドレイン接点の反対側へ
同様の距離だけ連続している。ｎ形材料の頂上層３９は
、この延長ドレイン領域の中継部分を被覆するために延
長ドレイン領域の場合と同じマスク窓を通してイオン打
込みによって作られる。この延長ドレイン領域の端部分
は、被覆されないで二酸化ケイ素層１２と接触している
。この頂上層は、ｎ−井戸に接続されるか又は浮遊した
ままにされる。
ゲート３４は、電界効果によって、ｎ形材料を通して延
長ドレイン領１ｉｉ！３７内のｎ形材料へこのゲートの
下を横方向に流れる電流を制御する。さらに、この延長
ドレイン領域を流れる電流は、ｎ−井戸３３及び頂上層
３９によって＄り御され、この井戸と頂上層はその間の
延長ドレイン領域をピンチオフする電界効果を与えるゲ
ートとして動く。
したがって、トランジスタ３０は、両側接合ゲート形電
界効果（ＪＦＥＴ）トランジスタと直列接続される絶縁
ゲート形又はＭＯＳ電界効果（ＩＧＦＥＴ又はＭＯＳＦ
ＥＴ＞　トランジスタと考えられる。この延長ドレイン
領域の下のｎ−井戸は、ｐ゛形ドレイン領１ｉ１３８と
ｎ−井戸との間に降服が起こる前に空乏させられなけれ
ばならない。
第３図を参照すると、第１図に示されたものと類似のｎ
−チャネルトランジスタ１０、及び第２図に示されたも
のと類似のｐ−チャネルトランジスタ３０が同じ基板１
１上において相補対としてかつ互いに絶縁されて表示さ
れている。各トランジスタの詳細については、第１図及
び第２図を参照して先に説明されているので、さらに説
明することは必要ないと考えられる。
第４図を参照すると、低電圧相補形ＭＯＳ（Ｃ−ＭＯＳ
）作成デバイス４３．４４を、第３図に示された高電圧
ＭＯＳトランジスタ１０及び３０のように同一のｐ形基
板１１上に組み合わすことができる。これらの低電圧デ
バイスは、低電圧論理及びアナログ開催に高電圧デバイ
スを制御させることを可能にする。デバイス４３は、ソ
ース接点４６、ドレイン接点４７及び多結晶シリコンゲ
ート４８を有するｎ−チャネル形である。ｐ＋形島状の
ソース領域４９及びｎ＋形島状のソース領域５１が、ソ
ース接点の下のｐ−形基板内に配設されている。ｎ＋形
ソース領域５１はゲートの下へ延びている。ｎ＋形島状
のドレイン領域５２が、ドレイン接点の下に配設されて
いる。ゲート４８は、基板から二酸化ケイ素層１２によ
って絶縁されているが、しかしこのゲーートはソース領
域５１とドレイン領域５２どの間を基板を通して流れる
電流を制ｍ＋する。このゲートは、絶縁層１８によって
被覆されている。ｎ−井戸５３は、低電圧、ｐ−チャネ
ルデバイス４４に適合するためにこの基板内に配設され
ている。このデバイスは、ソース接点５４、ドレイン接
点５６及び多結晶シリコンゲート５７を含む。ｎ＋形島
状のソース領域５８及びｐ＋形島状のソース領ｉｉ！５
５がソース接点下のｎ−井戸内に配設されまたｐ＋形島
状のドレイン領域６１がドレイン接点下のｎ−井戸内に
配設されている。ゲート５７は、このｎ−井戸から絶縁
されかつソース領域５つとドレイン領域６１との間にお
いてこの井戸の上に延びている。
注意すべきことは、用語「基板」はマイクロ回路がその
Ｆで製作される物理的材料を指すということである。も
しトランジスタがｎ又はｎ形材料の井戸上において製作
されこの井戸が反対導電形の第−基板内にあるならば、
その井戸材料は第二基板であると考えられる。同様に、
もし１−ランジスタがこれを単に支持しかつ絶縁するエ
ピタキシャル層又はエピタキシャル島状領域上において
製作されるならば、これらのエピタキシャル層又はエピ
タキシャル島状領域は第二基板と考えられる。
エピタキシャル島状領域は、反対導電形の拡散領域によ
ってエピタキシャル層の残りの部分から絶縁された一つ
の導電形のエピタキシャル層の部分である。相補形トラ
ンジスタが同一チップＦに形成されるとき、−・つの相
補形トランジスタが埋設される井戸は他のトランジスタ
に対する延長ドレイン領域として同じ拡散によって形成
される。
第５図は、ソース接点６４及びドレイン接点６６を有す
る対称ｎ−チャネル形デバイス６３を示す。多結晶シリ
コンゲート６７は基板６８から二酸化ケイ素層６９によ
って絶縁されかつこのゲートは絶縁層７０によって被覆
される。ｎ形延長ソース領域７１が、ソース接点とｎ形
島状のソース領域７２との下に配設されている。ｐ形材
の頂上層７３は、延長ソース領域の中継部分を覆って配
置され、一方この延長ソース領域の端部分はその上の二
酸化ケイ素層に接触している。このドレイン接点の下に
ｎ＋形形状状ドレイン領域７４ｎ形延長ドレイング１域
７６がある。ｐ形材料の頂上層７３は延長ドレイン領域
の中継部分を覆って配置されかつこの延長ドレイン領域
の端部分は二酸化シリコン層と接触している。ｐ形材料
の打込み領１１ｉ７８が、しきい電圧を維持するために
延長ソースＦｉ域と延長ドレイン接点域との開において
ゲート６７の下に配設される。突扱は電圧を維持するた
めに同様の打込み領域７９づ、打込み領域７８の下に配
設されている。この対称チャネル形デバイスは、延長ソ
ース領域と延長ドレイン領域の両方を有するから、その
ソースはそのドレインと同じ高電位を維持することがで
きる。対称ｐ−チャネル形デバイスも、これと反対導電
形材利を使用して同じような仕方で作製される。
［発明の効果コ 以上の説明から、ｎ電圧ＭＯＳトランジスタが提供され
ることが判ったであろう。このトランジスタは、同一チ
ップ上に容易に集積されることのできる５ボルト論理素
子と両立性である。このトランジスタは、ｎ−チャネル
の場合３００Ｖｆｉ圧可能出力を有し、かつ約２．００
ＩｎＩＲ２の良さの指数、Ｒｏｎｘ八を有する。このト
ランジスタは、同一チップ上において直列に接続された
絶縁ゲート形電界効果トランジスタと両側接合ゲート形
電界効果トランジスタとによって形成される。これらの
トランジスタは、ｎ−チャネル又はｐ−チャネル導電形
の離散デバイス又は集積デバイスのいずれとしても製作
されることができる。この集積デバイスは、同一チップ
上において低電圧制御Ｉ論理素子と容易に組み合わされ
ることができる。さらに、反対導電形のデバイスどうし
が同一チップ上において相補的に組み合わされることが
できる。
本発明は、好適実施例を使って説明されたけれども、こ
の開示は限定的に解釈されるべきではない。本発明の名
神の代替及び変更は当業考にとって紛れもなく明白であ
る。したがって、前掲の特許請求の範囲は、本発明の真
の精神と範囲に含まれるあらゆる代替及び範囲に及ぶも
のと解釈されることを意図するものである。
【図面の簡単な説明】
第１図は、本発明の実施例のｎ−チャネル形高電圧ＭＯ
Ｓトランジスタの構造図、 第２図は、本発明の実施例のｐ−チャネル形高電圧ＭＯ
Ｓトランジスタの構造図、 第３図は、同一チップ上において相補対を形成する第１
図及び第２図に示されたトランジスタの構造図、 第４図は、第３図に示された高電圧ＭＯＳトランジスタ
の相補対と同一チップ上において粗み合わされることの
できる相補形ＭＯＳ作成デバイスの構造図、 第５図は、本発明の実施例の、ソース領域とドレイン領
域が類似の対称高電圧ｎ−チャネル形デバイスの構造図
、である。 ［記号の説明］ １ｏ：高電圧ＭｏＳトランジスタ １１：ｐ形基板 １２：二酸化ケイ県層 １４：ソース接点 １６：ドレイン接点 １７：多結晶シリコンゲート １９．２１：ソース領域 ２２．２３：打込み層 ２４ニドレイン領域 ２６：延長ドレインｌ１１ ２７：頂上層 ３０：高電圧ＭＯＳトランジスタ ３１：ソース接点 ３２ニドレイン接点 ３３：ｎ−井戸 ３４：多結晶シリコンゲート ３５．３６：ソース領域 ３７：延長ドレイン領域 ３８ニドレイン領域 ３９：頂上層 ４３．４４：低電圧相補形Ｍ　ＯＳ作成デバイス４６．
５４：ソース接点 ４７．５６：ドレイン接点 ４８．５７：多結晶シリコンゲート ４９．５１．５８．５９：ソース領域 ５２．６１ニドレイン領域 ５３：ｎ−神戸 ６３：対称ｎ−チャネル形デバイス ６４：ソース接点 ６６：ドレイン接点 ６８：ｐ形基板 ６７：多結晶シリコンゲート ６９：二酸化ケイ素層 ７１：延長ソース領域 ７２：ソース領域 ７３．７７：頂上層 ７４ニドレイン領域 ７６：延長ドレイン領域 ７８．７９：打込み領域

Claims (7)

    【特許請求の範囲】
  1. （１）表面を有する第一導電形半導体基板と、前記基板
    内にありかつ前記基板表面に隣接する第二導電形半導体
    材料の横方向に間隔を取つた一対の島状領域と、前記一
    つの島状領域であるソース領域に接続されたソース接点
    と、前記他の島状領域であるドレイン領域に接続された
    ドレイン接点と、前記ドレイン領域から前記基板表面隣
    接位置へ横方向に各様に延長する第二導電形の延長ドレ
    イン領域と、前記ドレイン領域と前記基板表面隣接位置
    との間の前記延長ドレイン領域の中継部分の頂上にある
    第一導電形の材料層と、前記基板表面上にある絶縁層で
    あつて前記ソース領域と前記延長ドレイン領域の最近接
    前記基板表面隣接位置との問の部分を少なくとも被覆す
    る前記絶縁図と、前記絶縁層上にあるゲート電極であつ
    て前記ソース領域と前記延長ドレイン領域の前記最近接
    基板表面隣接位置との間に横方向にチャネルを形成する
    前記ゲート電極の下の領域から電気的に分離された前記
    ゲート電極とを包含し、前記中継部分の頂上にある第一
    導電形の前記材料層と前記基板とは逆バイアス電圧を印
    加され、前記ゲート電極は電界効果によつて前記チャネ
    ルを通る前記ゲート電極の下の電流を制御することを特
    徴とする高電圧ＭＯＳトランジスタ。
  2. （２）請求項１記載の高電圧ＭＯＳトランジスタであつ
    て、該トランジスタと同一チツプ上に組み込まれかつ互
    いに分離した反対導電形チヤネルの相補形高電圧ＭＯＳ
    トランジスタとの組み合わせにおいて一つの導電形を有
    することを特徴とする前記高電圧ＭＯＳトランジスタ。
  3. （３）請求項１記載の高電圧ＭＯＳトランジスタであつ
    て、同一チップ上において低電圧相補形ＭＯＳ作成デバ
    イスと組み合わされることを特徴とする前記高電圧ＭＯ
    Ｓトランジスタ。
  4. （４）請求項３記載の高電圧ＭＯＳトランジスタにおい
    て、前記組み合わせは同一チップ上にありかつ互いに絶
    縁された相補形高電圧ＭＯＳトランジスタ、及び相補形
    低電圧ＭＯＳ作成デバイスをさらに含むことを特徴とす
    る前記高電圧ＭＯＳトランジスタ。
  5. （５）請求項１記載の高電圧ＭＯＳトランジスタであつ
    て、前記延長ドレイン領域の中継部分の頂上にある第一
    導電形の前記材料層は１マイクロメータ以下の厚さを有
    することを特徴とする前記高電圧ＭＯＳトランジスタ。
  6. （６）請求項１記載の高電圧ＭＯＳトランジスタであつ
    て、前記延長ドレイン領域の中継部分の頂上にある第一
    導電形の前記材料層は移動度が低下し始めるように５×
    １０＾１＾６／ｃｍ＾３より高いドーピング濃度を有す
    ることを特徴とする前記高電圧ＭＯＳトランジスタ。
  7. （７）表面を有する第一導電形半導体基板と、前記基板
    内にありかつ前記基板表面に隣接する第二導電形半導体
    材料の横方向に間隔を取つた一対の島状領域と、前記一
    つの島状領域であるソース領域に接続されたソース接点
    と、前記ソース領域から前記基板表面隣接位置へ横方向
    に各様に延長する第二導電形の延長ソース領域と、前記
    基板表面隣接位置間の前記延長ソース領域の中継部分の
    頂上にある第一導電形の材料層と、前記他の島状領域で
    あるドレイン領域に接続されたドレイン接点と、前記ド
    レイン領域から前記基板表面隣接位置へ横方向に各様に
    延長する第二導体形の延長ドレイン領域と、前記ドレイ
    ン領域と前記基板表面隣接位置との間の前記延長ドレイ
    ン領域の中継部分の頂上にある第一導電形の材料層と、
    前記基板表面上にある絶縁層であつて前記延長ソース領
    域の最近接前記基板表面隣接位置と前記延長ドレイン領
    域との間の部分を少なくとも被覆する前記絶縁層と、前
    記絶縁層上にあるゲート電極であつて前記延長ソース領
    域の前記最近接基板表面隣接位置と前記延長ドレイン領
    域との間に横方向にチャネルを形成する前記ゲート電極
    の下の領域から電気的に分離された前記ゲート電極とを
    包含し、前記延長ソース領域の中継部分の頂上にある第
    一導電形の前記材料層と前記基板とは逆バイアス電圧の
    印加を受け、前記延長ドレイン領域の中継部分の頂上に
    ある第一導電形の前記材料層と前記基板とは逆バイアス
    電圧を印加され、前記ゲート電極は電界効果によつて前
    記チャネルを通る前記ゲート電極の下の電流を制御する
    ことを特徴とする高電圧ＭＯＳトランジスタ。
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