JP2007520873A - トレンチｍｏｓ構造 - Google Patents

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Abstract

半導体装置はセル（１８）に隣接するトレンチ（４２）を有する。このセルは、ソース・コンタクト領域及びドレイン・コンタクト領域（２６、２８）と、それとは逆の導電型の中央本体（４０）とを含む。この装置は双方向性であり、比較的低いオン抵抗で電流をいずれの方向にも制御する。好ましい実施形態は、ソース・ドリフト領域及びドレイン・ドリフト領域（３０、３２）と共に働いてＲＥＳＵＲＦ効果を生み出す電位プレート（６０）を含む。

Description

本発明は、トレンチＭＯＳ構造に関し、特に、双方向スイッチング用横型トレンチＭＯＳ構造に関する。
多くの応用分野において、負のバイアス及び正のバイアスのどちらにもスイッチング可能なスイッチを有することは興味深い。例えば、充電式バッテリ又は単独の電池によって電力供給される携帯型装置では、バッテリを装置に接続するのに電源スイッチが使用されている。この電源スイッチは、そこを通ってどちらの方向にも流れる電流を遮断できる必要がある。
解決策の１つは、２つの低電圧トレンチ金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を直列に使用するものである。これら２つのＭＯＳＦＥＴのドレイン又はソースは、共通ドレイン・モード又は共通ソース・モードにおいてそれぞれ互いに接続されている。両方のＭＯＳＦＥＴがスイッチ・オンすると、この対は導通して充電を行う。この手法の欠点は、２つのＭＯＳＦＥＴを使用するため、この対の抵抗が単一の装置の抵抗よりも増大することである。
従来技術による解決策が、図１に概略的に示される、いわゆるＡＣＣＵＦＥＴである。ｎ＋基板２の上面に、本体を形成するｎ型エピ層４が堆積されている。トレンチ・ゲート６がエピ層４中を垂直に延び、これらのゲート６は薄いゲート絶縁体８によってエピ層４から絶縁されている。Ｎ＋ソース拡散部１０がゲートに隣接して設けられ、前面コンタクト１２及び裏面コンタクト１４がこの構造を接続している。
使用時には、トレンチ・ゲート６に印加される電圧の制御下で、電子がソース拡散部１０から基板２へと流れる。
従来の縦型トレンチＭＯＳ構造とは異なり、図１のＡＣＣＵＦＥＴはｐ型本体を有しない。これは、チャネル抵抗をなくすことによって、二方向遮断を実現するとともに、オン抵抗を全体的に低減させるためになされるものである。しかし、いくつかの欠点がある。第１に、トレンチ・ゲート６同士の間の横方向の全体的なドープ濃度にはかなりの制約がある。ドープ濃度プロフィルは、ゲート電圧が負の場合、各トレンチの空乏層が中央部に達して、ソースとドレインの間の電子流をピンチ・オフするようなものでなければならない。これについては、Ｔ Ｓｙａｕらの論文ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．４１，ｎｕｍｂｅｒ５，１９９４年５月にてより詳細に議論されており、この論文は、例えば１×１０１４ｃｍ−３のドープ濃度及びメサ幅１μｍの場合に、低リーク電流及び実際的な閾値電圧値で１×１０１０ｃｍ−２の横方向の全体的なドープ濃度が得られることを示唆している。第２に、閾値電圧が低い。第３に、基板がオン抵抗の重要な部分を形成することになる。
従って、双方向スイッチング用の改良された半導体構造が必要とされている。
本発明の第１の態様によれば、対向する第１の主表面及び第２の主表面を有する半導体装置であって、前記第１の主表面にある本体領域と、長手方向に間隔を置いて配置された、前記第１の主表面から前記本体領域中に延びるソース注入部及びドレイン注入部を有する少なくとも１つのセルであって、前記ソース注入部及びドレイン注入部が、前記本体領域の一部分によって基板から間隔を置いて配置されるとともに、前記ソース注入部とドレイン注入部との間で前記本体領域のチャネル部分を画定するセルと、前記ソース注入部から前記ドレイン注入部へと、前記本体領域を通って長手方向に延びる少なくとも１つの絶縁されたゲート・トレンチであって、ゲート誘電体によって、前記トレンチの側壁及び端壁並びに底部に沿って前記ソース注入部及びドレイン注入部並びに前記本体領域から絶縁されているゲート導体を含み、前記ソース注入部及びドレイン注入部が前記トレンチの前記それらの側壁の一部分に沿って延びる絶縁されたゲート・トレンチとを含み、前記ソース注入部及びドレイン注入部が、各々、前記第１の主表面から前記本体中に前記トレンチの深さの３５％以下の深さまで垂直に延びる導電性の浅いコンタクト領域を備える半導体装置が提供される。
この構造は、図１に関して説明した構造に優るいくつかの利点を有する。ソース及びドレインがどちらも第１の主表面に接しているので、基板抵抗が全抵抗の重要な部分を占めることはない。
これらのソース注入部及びドレイン注入部は、通常の半導体プロセスを問題なく実施して基板中に注入を行うことによって容易に形成することができるので、この構造は製造するのが比較的容易である。
この構造は製造するのが比較的簡単であるもう１つの理由は、この構造が単一の半導体本体中に形成される、すなわち、単一の基板上に一体形成されることである。この半導体本体は、例えば、シリコン・オン・インシュレータにおける半導体基板上のエピ層でよい。本発明による手法を使用すれば、複雑な複合構造の必要がなくなる。
従来技術による、様々な特性を備えた多様な半導体装置が利用可能であることが理解されるであろう。本発明は、電流操作能力を低ドープ横型拡散ＭＯＳ（ＬＤＭＯＳ）技術よりも向上させること、又は、言い換えれば、かかる従来技術を用いた双方向装置において実現されるであろう場合よりも良好な、絶縁破壊電圧と固有オン抵抗率との間のトレード・オフを実現することを目的とする。
本体領域の、ソース注入部及びドレイン注入部と、基板との間の部分の厚さは、一方の導電型のソース領域又はドレイン領域と、それとは逆の導電型の基板との間で形成されるダイオードが、ソース及びドレインに印加される設計電圧によって絶縁破壊しないように十分に厚くすべきである。
必要な寸法及び厚さは、必要とされる絶縁破壊電圧によって決まることになる。２０Ｖ〜３０Ｖの装置の場合、チャネル長は、好ましくは０．５〜２μｍの範囲でよく、ｐ本体からｎ＋ソース及びｎ＋ドレインまでの間隔は約０．５〜１．５μｍでよい。
これらのソース領域及びドレイン領域は、浅い導電コンタクト領域を含む。この領域を導電性にするには、一般に高ドープが必要となり、この高ドープをほんの浅い深さまで行うことで製造が容易になり得る。「浅い」深さとは、好ましくはトレンチの深さの３５％以下であり、より好ましくは２０％以下、最も好ましくは１０％以下である。言い換えれば、浅いドープとは、０．５μｍ以下、好ましくは０．３μｍ以下とすることができる。典型的な値は、０．１５μｍ〜０．２５μｍの範囲である。
好ましくは、本体はこれらのコンタクトとは逆の導電型である。ソース・コンタクト及びドレイン・コンタクトとは逆の導電型の本体を使用することにより、図１のＡＣＣＵＦＥＴの場合では必要となるような、本体層中のドープ値を精密にする必要が回避される。この構造は、ノーマリー・オフ型である。
代替実施形態では、あまり好ましくはないが、本体領域は同じ導電型のものである。この構造には、図１の垂直ＡＣＣＵＦＥＴと同様に、ドープ濃度全体が低くなるように同じ低ドープ濃度及び幅が必要になるという欠点があり、これについては（上記で引用の）ＴＳｙａｕ等を参照されたい。
各ソース注入部及びドレイン注入部は、第１の主表面にあるコンタクト領域と、このコンタクト領域の下で本体中を垂直に延びるより低いドープ領域とを有する二重ドープ注入部でもよく、このより低いドープ領域は、コンタクト領域と同じ第２の導電型を有するがより低くドープされる。
この二重ドープは、特に、より高い電圧を印加し、且つ／又はより高い電流、及びそれに対応する低減した固有オン抵抗率を得る場合に有用である。
ソース又はドレインが深くなればなるほど、また、トレンチが深くなればなるほど、より多くの電流が得られることになる。この二重ドープ構造によって、コンタクト領域に好適な高ドープ濃度の注入を基板深く行う必要、これは製造を困難にするものであるが、その必要なく、より高い電流値が得られることになり、好ましくは、より低いドープ領域は、トレンチ深さの少なくとも８０％まで延びる。
あるいは、低電圧を印加する場合では、ソース領域及びドレイン領域は、浅いコンタクト領域のみを含むこともできる。
好ましい構成では、トレンチ深さは０．５〜２μｍである。
好ましい実施形態では、複数のかかるソース注入部が存在し、複数のドレイン注入部が、それぞれのソース注入部から長手方向に間隔を置いてそれぞれ配置され、複数の絶縁されたゲート・トレンチが、それぞれのソース注入部とドレイン注入部との間にそれぞれ延びている。
この構成によって、装置の電流操作能力が増大するとともに、オン抵抗が低減する。この装置の設計は、複数の装置を並列に接続するのが複雑でなく、また、シリコン面積を過剰に占めることなく容易に行えるような設計である。
好ましい構成では、前記ソース注入部が、より高くドープされたソース領域と、該より高くドープされた前記ソース領域と前記本体との間にあるより低くドープされたソース・ドリフト領域とを含み、前記ドレイン注入部が、より高くドープされた浅いドレイン領域と、該より高くドープされた前記ドレイン領域と前記本体との間にあるより低くドープされたドレイン・ドリフト領域とを含み、前記絶縁されたゲート・トレンチが、中央領域の両側に長手方向に延びる複数電位プレート領域を含み、前記複数電位プレート領域が前記ソース・ドリフト領域及びドレイン・ドリフト領域にそれぞれ隣接するとともに、前記中央領域が前記本体に隣接し、前記絶縁されたゲート・トレンチの前記複数ゲート誘電体側壁の厚さが、前記絶縁されたゲートの前記中央領域における厚さよりも前記複数電位プレート領域における厚さの方が厚い。
従って、本発明者等は、表面電界低減化（ＲＥＳＵＲＦ）原理を双方向装置に応用する方法を実現したのである。電位プレート領域は、ＲＥＳＵＲＦ効果を確実にするように働き、従って、この構成にある装置はＲＥＳＵＲＦ装置として知られる。この装置は、スイッチがオフになると、電位プレートに隣接するドリフト領域が空乏化し、従って、ドリフト領域に沿って比較的一様に電圧が下がることになる。従って、ソースとドレインの間の全体的な絶縁破壊電圧は、電位プレートが省略された装置に比べて全体的に改善され得る。
この装置は、第１の導電型の導電性基板上に設けられてもよい。この基板は、本体を接地するために接地されてもよい。
この本体は、基板の上面にエピタキシャル成長又は注入されてもよい。
本体に接触するようにコンタクトが設けられてもよい。本体が導電性基板上に成長された実施形態では、このコンタクトは裏面コンタクトとなり得る。
代替実施形態では、絶縁半導体基板、サファイヤ、又は他の既知の絶縁基板などの絶縁基板が使用され得る。この場合、本体に接触するように、導電性埋込層が好ましくは本体の下且つ基板の上に設けられる。
本発明をより良く理解するために、従来技術による構造及び本発明の実施形態を添付の図面を参照しながら次に説明する。
これらの図面は概略図であり、原寸に比例して描かれてはいない。各図面において、同じ又は同様の要素には同じ参照番号が使用されている。
図２及び３は、本発明による半導体装置の第１の実施形態を示す。ｐ＋基板２がその上にｐ型本体４を有し、この本体が第１の主表面１６を画定している。単一のセル１８が、第１の主表面１８からｐ型本体４中に、互いに間隔を置いて設けられた同様のソース注入部２２及びドレイン注入部２４を有し、それらの間にはチャネル領域４０が残されている。各ソース注入部及びドレイン注入部は、二重ドープ構造、すなわち二重拡散構造であり、第１の主表面１８にある（この例では）深さ０．２μｍの比較的浅いｎ＋コンタクト領域２６、２８と、このｎ＋コンタクト領域から、第１の主表面１８とは離れて基板中に延びるｎ−低ドープ領域３０、３２とを有する。この構造は二方向に対称な構造であり、従って、用語ソース及びドレインは、通常の用語と単に同義で使用されるものであり、これらの用語の間には何ら相違はない。
絶縁されたトレンチ４２が、ソース注入部２２からドレイン注入部２４へとチャネル４０を通って延びている。このトレンチは、全てゲート誘電体からなる側壁４４、端壁４６、及び底部４８を有し、導電ポリシリコン・ゲート５０で満たされている。このトレンチは、ｎ＋ソース・コンタクト領域２６からｎ＋ドレイン・コンタクト領域２８まで延びるように配置され、従って、ｎ＋コンタクト領域２６、２８及びより低いドープ領域３０、３２がこのトレンチの両側壁４４に沿って延びることになる。
代替の構成では、ポリシリコンは、金属又は金属間化合物で置き換えられ得る。
コンタクト領域２６、２８、より低いドープ領域３０、３２、層４、及び基板２からなるｎ＋−ｎ−−ｐ−ｐ＋ダイオードにあるコンタクト１及び２が早期に絶縁破壊するのを回避するために、エピ層ｈの厚さは好ましくはかなり厚く、すなわちチャネル領域よりも厚い。
図２に示されるように、導電性ゲート電極５４が、このトランジスタを横切って横方向に延びるように設けられており、このゲート電極は、ゲート５０に接触するとともに、絶縁体５２によってチャネル４０の本体４から絶縁されている。この絶縁体は、例えば酸化物製のものでよい。ソース・コンタクト電極５６及びドレイン・コンタクト電極５８が、ソース２２及びドレイン２４にそれぞれ接続している。導電性基板２を介して本体層４に接続するように裏面コンタクト１４が設けられている。使用時には、このコンタクトは接地されてもよい。このコンタクトの電位が閾値電圧を決定する。このコンタクトが正の電圧に接続された場合、閾値電圧全体が増すことになる。
図２及び３は単一のセル１８を示しているが、実際には、電流操作を改善するとともにオン抵抗を低減させるために、複数のセル１８が１つの基板全体にわたって横方向に間隔を置いて設けられることになる。この状態が図４に示してあり、この構成では、セル１８が並べて配置され、横方向に延びるゲート電極５４が全てのゲートを並列に接続するとともに、横方向に延びるソース５６電極及びドレイン電極５８が同様に横方向に延びてソース及びドレインをそれぞれ並列に接続している。
個々のセルの設計により、セル１８をこのように並列に接続することが容易になっている。これらのソース電極、ゲート電極及びドレイン電極は、単に横方向に延ばすだけで、横方向に配置されたセルを並列に接続することができる。
当業者であれば、本発明による半導体装置を製造するのに多くの方法があり、特定の方法に限定されるものではないことに気付くであろう。例えば、ｐ本体層４は、基板２にエピタキシャル成長される、又は、基板２の第１の主表面１８中に注入することによって形成されてもよい。確かに、この装置は比較的標準の加工のみを利用していることが特に利点となっている。ｎ＋の浅い注入を利用することによって、ｎ＋を深く注入する場合に生じ得、普通なら、電子の流れを一様にし、装置の上面に電流が過剰に流れ、トレンチ内には十分に流れなくなるのを回避する必要が生じるかもしれない、どんな問題も回避される。
この実施形態では、より低いドープ・ソース領域及びより低いドープ・ドレイン領域を用いることにより、本体の深さにわたって完全に電流が流れるように改善されている。より低いドープとは、こうした領域をかなりの深さまで注入することがより簡単で、且つより高い絶縁破壊電圧が得られることを意味する。
使用時には、ソース・コンタクト、ゲート・コンタクト、及びドレイン・コンタクトが必要に応じて接続され、裏面コンタクト１４が好ましくは接地される。ｐ型チャネル４０があるため、この構造はノーマリー・オフとなり、従って、ゲート電極５４に電圧が印加されない限り導通しない。ソースがドレインよりも負であるとすると、正のゲート電圧によって、電子が矢印５８で示されるようにソース２２からドレイン２４へと流れるようになる。この装置は双方向性であり、従って、逆方向に流れる電子を制御することも同様に可能である。
この構造の、ＡＣＣＵＦＥＴと比べた利点は、ｐ型本体を考慮してソース領域及びドレイン領域のドープが規定されることがないという点である。さらに、電流が基板２中を流れることはないので、基板抵抗が一要因となることはない。
より低い電圧印加に適した代替実施形態では、図５に示されるように、より低いドープ領域３０、３２は省略されている。この場合、ｐ本体４と基板２とは短絡しており、接地されている。
図６は、図５に示された装置について測定されたオン抵抗値をいくつか示している。１ＯＶのゲート電圧で１０ｍΩｍｍ２の最小オン抵抗が実現されている。トレンチ長さにいくらか依存することに留意されたい。
図７及び８は、本発明の第３の実施形態の側断面及び上面をそれぞれ示す。
この構成では、ｐ−層４がｐ＋基板２上に設けられている。複数の横方向に間隔を置いて配置されたセル１８がそれぞれ、ｐ−層の上面によって形成された半導体装置の第１の主表面１６全体にわたって長手方向に延びている。
各セルは中央ｐ型本体４０を含む。本体４０の一方の端部には、ｎ＋ドープ・ソース・コンタクト領域２６と、このソース・コンタクト領域２６と本体４０との間にあるｎドープ・ソース・ドリフト領域３０とから構成されるソース注入部がある。本体４０の他方の端部には、ｎ＋ドープ・ドレイン・コンタクト領域２８と、このドレイン・コンタクト領域２８と本体４０との間にあるｎ型ドレイン・ドリフト領域３２とから構成されるドレイン注入部がある。従って、セルがオンになると、電流がソース・コンタクト領域２６から、ソース・ドリフト領域３０、本体４０、及びドレイン・ドリフト領域３２を通ってドレイン・コンタクト領域２６まで流れる。この装置は双方向性であり、従って、電流は逆方向にも流れることができる。
ゲート・トレンチ４２が、セル１８と交互に横方向に並んでいる。このゲート・トレンチは、中央領域６２と、中央領域６０の各端部から長手方向に延びる電位プレート領域６０とを含む。電位プレート領域６０の側壁６４のゲート誘電体４４の厚さは、中央領域の側壁６６の厚さよりも厚い。
中央領域６２は本体４０に隣接し、電位プレート領域６０はソース・ドリフト領域２６及びドレイン・ドリフト領域２８に隣接しているが、電位プレートと中央領域との境界は、ソース領域とドリフト領域との境界と厳密に揃っている必要はない。
ゲート・コネクタ５４が横方向に延びてゲート３２を接続しており、このゲート・コネクタ５４は、本体領域４０上を通過する箇所で絶縁体５２によって本体領域４０から絶縁されている。ソース・コネクタ５６及びドレイン・コネクタ５８も同様に横方向に延びてソース・コンタクト２６及びドレイン・コンタクト２８にそれぞれ接続している。図が見やすいように、これらのコネクタは図７にのみ示され、図８からは省略してある。
この構成では、トレンチは本体４０と同じ深さである。しかし、低い閾値電圧においてトレンチの下で寄生電流が流れるのを回避するために、トレンチは本体４０ほどは深くないことが好ましい。
使用時には、装置のスイッチがオフになると、ドリフト領域２６、２８が空乏化され、ドリフト領域の長さ、すなわちｌが絶縁破壊電圧を決定することになる。Ｐ型層４の厚さ、すなわちｈは、ソース注入部及びドレイン注入部と、ｐ＋基板２とによって構成される縦型ｐ−ｎダイオードの絶縁破壊を回避できる程度に厚くなるように選択される。従って、絶縁破壊電圧は増大させることができる。
正の電圧がゲートに印加されると、この装置はスイッチがオンとなり、電子がセル中をソースからドレインへと、又はドレインからソースへとどちらにも流れるようになる。
ＲＥＳＵＲＦを利用することにより、同じソース−ドレイン絶縁破壊電圧では、ソース・ドリフト領域３０及びドレイン・ドリフト領域３２中のドープは、ＲＥＳＵＲＦを利用しない場合よりも高くなり得る。このより高いドープによって、より低いオン抵抗が得られることになる。
他の実施形態と同様に、この構成の鍵となる利点は、この装置が双方向性であるという点である。
代替のＲＥＳＵＲＦ構成では、ドリフト領域２６、２８中のドープは、例えば、本体４０から外方に向かうにつれてドープを増大させた線形傾斜ドーピング・プロフィルを与えることによって傾斜されている。
他の代替構成では、電位プレート６０はゲート３２に接続されるのではなく、電位プレートに接続する別個の接続部が設けられる。この構成では、電位プレートとゲート３２との間にもう１つの誘電体層が設けられる。
本発明の開示を読めば、当業者には他の変形形態及び変更形態が明らかとなるであろう。かかる変形形態及び変更形態には、半導体装置の設計、製造、及び使用において既に知られており、本明細書に記載の要素に加えて、又はその代わりに使用され得る同等の要素及び他の要素が含まれ得る。本願では、特許請求の範囲は、諸要素の特定の組合せに従って作成したが、本開示の範囲には、本発明と同様に同じ技術問題のいずれか、又は全てを軽減するか否かを問わず、本明細書にて明示的又は暗示的に開示されたどんな新規な要素、又は諸要素のどんな新規な組合せ、又はそのどんな一般化も含まれるものと理解すべきである。本願又は本願から派生する他のどんな出願の審査中にも、かかるどんな要素及び／又はかかる要素のどんな組合せについても新たな請求項を作成することができることを本出願人はここに通知しておきたい。
例えば、本発明は、逆の導電型を使用することによって、ｎ−ＭＯＳではなくｐ−ＭＯＳにおいて実施することができる。ドリフト領域へのドープは、本体とは逆の導電型ではなく、本体と同じ導電型とすることもできる。本発明は、導電性半導体基板ではなく、シリコン・オン・インシュレータ（ＳＯＩ）装置において使用することもでき、基板２は埋込層で置き換えられ得る。
さらに、第１の主表面上のセルの配置は必要に応じて変更され得る。
従来技術によるＡＣＣＵＦＥＴ構造を示す図である。 本発明の第１の実施形態による構造の側部横断面図である。 図２の構造の上面図である。 図２及び３に示される複数の構造のアレイを示す図である。 本発明の第２の実施形態による構造の側部横断面図である。 図５の装置について測定されたオン抵抗値を示す図である。 本発明の第３の実施形態による構造の側部横断面図である。 図７の構造の上面図である。

Claims (10)

  1. 対向する第１の主表面及び第２の主表面を有する半導体装置であって、
    前記第１の主表面にある本体領域と、
    長手方向に間隔を置いて配置された、前記第１の主表面から前記本体領域中に延びるソース注入部及びドレイン注入部を有する少なくとも１つのセルであって、前記ソース注入部及びドレイン注入部が、前記本体領域の一部分によって基板から間隔を置いて配置されるとともに、前記ソース注入部とドレイン注入部との間で前記本体領域のチャネル部分を画定するセルと、
    前記ソース注入部から前記ドレイン注入部へと、前記本体領域を通って長手方向に延びる少なくとも１つの絶縁されたゲート・トレンチであって、ゲート誘電体によって、前記トレンチの側壁及び端壁並びに底部に沿って前記ソース注入部及びドレイン注入部並びに前記本体領域から絶縁されているゲート導体を含み、前記ソース注入部及びドレイン注入部が前記トレンチの前記それらの側壁の一部分に沿って延びる絶縁されたゲート・トレンチとを含み、
    前記ソース注入部及びドレイン注入部が、各々、前記第１の主表面から前記本体中に前記トレンチの深さの３５％以下の深さまで垂直に延びる導電性の浅いコンタクト領域を備える半導体装置。
  2. 前記本体領域が第１の導電型であり、前記浅いコンタクト領域が前記第１の導電型とは逆の第２の導電型である、請求項１に記載の半導体装置。
  3. 前記各ソース注入部及びドレイン注入部がさらに、前記浅いコンタクト領域よりも低くドープされたより低いドープ領域を備える、請求項１又は２に記載の半導体装置。
  4. 前記ソース注入部が、より高くドープされた浅いソース・コンタクト領域と、該より高くドープされた前記ソース・コンタクト領域と前記本体との間にあるより低くドープされたソース・ドリフト領域とを含み、
    前記ドレイン注入部が、より高くドープされた浅いドレイン・コンタクト領域と、該より高くドープされた前記ドレイン・コンタクト領域と前記本体との間にあるより低くドープされたドレイン・ドリフト領域とを含み、
    前記絶縁されたゲート・トレンチが、中央領域の両側に長手方向に延びる複数電位プレート領域を含み、前記複数電位プレート領域が前記ソース・ドリフト領域及びドレイン・ドリフト領域にそれぞれ隣接するとともに、前記中央領域が前記本体に隣接し、
    前記絶縁されたゲート・トレンチの前記複数ゲート誘電体側壁の厚さが、前記絶縁されたゲートの前記中央領域における厚さよりも前記複数電位プレート領域における厚さの方が厚い、請求項３に記載の半導体装置。
  5. 前記第１の主表面全体にわたって横方向に間隔を置いて配置された複数のセルを備える、前記請求項のいずれかに記載の半導体装置。
  6. 複数ゲート・トレンチが、前記表面全体にわたって横方向にセルと交互に並んでいる、請求項５に記載の半導体装置。
  7. 各セルが、前記セルの範囲内で横方向にゲート・トレンチを有する、請求項５に記載の半導体装置。
  8. 前記浅いコンタクト領域よりも低くドープされたより前記低いドープ領域が、前記浅いコンタクト領域の下で前記トレンチの深さの少なくとも８０％の深さまで垂直に延びる、請求項３に記載の半導体装置。
  9. 前記ソース注入部及びドレイン注入部が前記浅いコンタクト領域だけからなる、請求項１又は２に記載の半導体装置。
  10. 第１の導電型の導電性基板上にある、前記請求項のいずれかに記載の半導体装置。
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