JP4663028B2 - 埋設導電層を備えた高電圧トランジスタを製造する方法 - Google Patents

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Description

本願は、本願の譲受人に譲渡されたRumennik等の1999年2月5日に出願した米国特許出願第09/245,029号に関連し、この出願は、本願明細書において参照として組み入れられる。
本発明は、半導体装置に関する。より詳細には、本発明は、シリコン基板に製造された高電圧電界効果トランジスタの構造に関する。
横方向高電圧電界効果トランジスタ(HVFET)は、高電圧接合電界効果トランジスタ(JFET)と直列に配置された絶縁ゲート電界効果トランジスタ(IGFET)を用いて製造されている。このIGFETは、装置の「オン」状態電流を制御するために使用され、JFETは、「オフ」状態で高電圧をサポートするために使用される。このHVFET構造は、高電圧でスイッチングされることができ、低いオン状態抵抗値を有し、絶縁ゲート制御を有している。更に、単一の集積回路チップ上で低電圧ロジックトランジスタの近くに有利に製造できる。
横方向HVFETは、減少表面電界(RESURF)原理に従って一般に製造される。しかしながら、RESURF原理は、高いブレークダウン電圧を得るために、横方向JFETのチャンネルとして働く拡張ドレイン領域中の電荷を注意深く制御する必要がある。電子なだれブレークダウンが生じる臨界電界以下に最大電界を保持するために、JFETチャンネルでの電荷量は、典型的に約1×1012cm−2の最大値に制限される。HVFETが「オン」状態にあるときに、JFETチャンネルの抵抗値は、HVFETのオン状態抵抗値の大きな部分を構成する。従って、JFET中の最大電荷についての制限もまた装置の最小固有オン抵抗値を決定する。
拡張ドレイン領域の導電型と反対の導電型の頂部層と共に拡張ドレイン領域を有するHVFETは、米国特許第4,811,075号に開示されている。この米国特許第4,811,075号は、頂部層が装置のオン抵抗値の同程度の減少を伴って導電層の電荷をほぼ2倍にすることを教示する。この頂部層もまた拡張ドレインが高電圧をサポートしているときにJFET導電領域を空乏化するのを助ける。
この概念を一層拡大する上で、米国特許第5,411,901号は、相補形高電圧トランジスタでのJFETの導電部分として反対導電型頂部層を用いることを教示する。しかしながら、1つの欠点は、この相補形装置の構造が高電圧機能を達成するために追加の処理を必要とすることである。更に、相補形装置のオン抵抗値は、頂部領域に対する電荷要求(例えば、約1×1012cm−2)によって制限される。他の困難性は、頂部層が往々シリコン表面の酸化に先立って形成され、これは追加の処理を導入してしまうことである。
JFETの導電領域での全体電荷を一層増大し、かつ、オン抵抗値を減少するために、米国特許第5,313,082号は、2つのJFETチャンネルが平行して配列されるようなHVFET構造を教示する。3つの別々の打ち込みおよび拡散ステップがN−型導電頂部層、P−型中間層およびN−型導電底部層を有するHVFETを形成する必要がある三重拡散プロセスが開示されている。交互の導電型のこれら多数の層は、打ち込みを行い、次いで拡散を行い、半導体基板にドーピングすることによって作成される。米国特許第5,313,082号は、また、三層拡張ドリフト領域に追加の層を付加することによって形成される相補形高電圧トランジスタ(すなわち、P−チャンネル装置)をも記載している。
この従来技術のアプローチの1つの欠点は、各連続した層が対応領域の導電型を充分に補って変化するために先行する層よりも高い表面濃度を持たなければならないことである。表面からのドーパントの拡散は、層間で適切な電荷バランスを維持することを極めて困難にする。更に、埋設層およびドレイン拡散領域間の大きくドーピングしたP−N接合は、装置のブレークダウン電圧を低下する。濃度もまた各層内の自由キャリアの移動度を低下しようとし、それによってHVEFTのオン抵抗値を悪化する。相補形装置を形成するために必要な追加の層は、製造プロセスを複雑にする。
相補形CMOS装置を製造するための一般的なプロセスとの互換性があるP−チャンネルMOS装置の設計は、米国特許第5,894,154号に記載されている。
本発明による高電圧電界効果トランジスタ(HVFET)装置構造の一実施例の横断面側面図。 本発明に従って作られたHVFETの他の実施例の横断面側面図である。 本発明に従って同一の基板上に作られた相補形HVFETの横断面側面図である。
以下、本発明の一実施例の高電圧電界効果トランジスタを説明する。このHVFETは、低い固有オン抵抗値を有し、かつ低電圧ロジック装置と共に同一のチップ上に相補形横方向HVFETと容易に集積化され得る。以下の説明において、本発明の完全な理解を与えるために材料形式、ドーピングレベル、構造的特徴、処理ステップ等のような多くの特定の詳細が述べられる。半導体技術の当業者には、本発明がこれら詳細の多くを持たずに実施され得ることが理解される。他の例では、周知の要素、技術およびプロセスステップは、本発明が不明確にならないように詳細には記載されなかった。
図1は、本発明の一実施例に従ったP−チャンネルHVFET装置構造の横断面側面図である。(図中の要素は、描写的であり、明瞭化のため実寸では描かれてはいないことも理解されるべきである。)N−チャンネルトランジスタが図示の拡散領域の全てに反対導電型を用いることによって実現され得る。図1の装置は、ゲート22(例えば、ポリシリコンからなる)と二酸化ケイ素あるいは他の適切な誘電性絶縁材料からなるゲート絶縁層30と軽くドーピングしたP−型基板領域10中に設けられた下層のN−型ウエル領域12とを有する絶縁ゲート電界効果トランジスタ(IGEFT)を含んでいる。ゲート22の真下のN−型ウエル領域12の区域は、トランジスタのIGEFTチャンネル領域31である。この実施例において、ゲート領域は、金属酸化物半導体(MOS)であり、IGEFTは、PMOSトランジスタである。
チャンネル領域31は、一端でP+ソース拡散領域19によって他端でP−型拡散領域16によって定められ、これはN−ウエル12の基板表面から下方に延びる。横方向高電圧P−チャンネルFETがPMOS装置とN−ウエル領域12へのP−型ドーパント(例えば、ホウ素)の高エネルギー打ち込みによって形成されたP−型JFETトランジスタとの直列接続によって形成される。この高エネルギー打ち込みは、P−型埋設層14を形成し、これはP−型拡散領域16に接続される。埋設層14は、P−型JFET装置の拡張ドレインの導電部分を構成する。P−型埋設領域14の電荷は、この実施例でほぼ2×1012cm−2であり、伝統的な装置より約50%低いオン抵抗値となる。
P−型拡散領域16のドーピングは、この領域がオフ状態において比較的に低電圧(<100V)で完全に空乏化され得るように選択されるということは当業者には認められる。これは、領域16がオフ状態では高電圧(〜700V)をサポートするためにトランジスタの能力を妨げないようにする。
ソース電極29は、P+ソース拡散領域19への電気接続を与える。同様に、ドレイン電極28は、P+ドレイン拡散領域18に接続する。ドレイン拡散領域18およびソース拡散領域19は、同一の打ち込みステップを用いて形成されてもよい。ドレイン拡散領域18と埋設層14との間の電気接続は、P−型拡散領域17により確立される。領域17は、同一の処理ステップを用いてP−型拡散領域16と同時に形成されてもよいことを理解される。別形態として、P+ドレイン拡散領域18は、P−型埋設層14まで基板表面から垂直方向下方に延びるように形成されてもよい。
それぞれのソースおよびドレイン電極29および28は、多数の広く使われている金属または金属合金で構成されてもよい。ソース電極29は、ゲート29の上方を延びるように示され、かつ、それから絶縁されており、その際、それは電界板として働くことを留意される。同様に、ドレイン電極28は、ドレイン拡散領域18の上に配置され、かつ、それに近傍するポリシリコン電界板部材23の上方を延びる。電界板は、表面電界を減少し、基板の空乏の有効半径を増大し、それによってトランジスタのブレークダウン電圧を増大するように働く。
図1の実施例において、N+拡散領域20は、P+ソース拡散領域19に近接して配置される。拡散領域20は、N−ウエル領域12への良好な電気接続を与えるので、寄生バイポーラ効果に対する装置の敏感さを減少する。
図1のP−チャンネルHVFETがオン状態にあるときには、電流は、ソース拡散領域19からIGFETチャンネル領域31次いでP−型領域16、14および17を介してP+ドレイン拡散領域18に流れる。上記のように、P−型埋没領域14の電荷は、従来のP−チャンネル装置よりほぼ2倍大きい。このため、拡張ドレイン領域の抵抗値は、従来の装置の約1/2に減少される。
オフ状態においては、P−拡散領域16、P−型埋設層領域14およびN−ウエル領域12は、自由キャリアから共通に空乏化される。
図1に示される装置構造の重要な長所は、それが相補形、高電圧N−チャンネルFETを作るために使用される同一のプロセスを用いて構成され得ることである。1つの例を挙げると、このようなプロセスは、本願明細書に組み入れられたRumennik等の米国特許出願の図11a〜11iに示され、関連した説明が行われている。重要なことは、P−領域16の追加以外同一のマスキング層が両装置に対して使用され得るため、追加の処理の複雑性が導入されないことである。
N−チャンネルHVFETを製造するための上述のプロセスに従って、同一のシリコン基板上に相補形装置を製造することは、P−チャンネルおよびN−チャンネル装置に関連したそれぞれのN−ウエル領域を分離することによって達成される。P−チャンネル装置のP−型埋設層領域14を形成するために使用されるマスキング層は、N−チャンネル装置構造の埋設層領域を同時に形成するために使用される。N−チャンネル装置においては、このP−型埋設層は、単一の導電性N−ウエルをJFETトランジスタの並列の導電性ドリフト領域に分割する。並列に加えられて、各導電性領域は、HVFET構造のオン抵抗を減少する。
一例として、図3は、同一のP−型基板10上に互いに近接して製造された高電圧PMOSおよびNMOSトランジスタを示す。PMOS装置のN−ウエル12を形成するために使用される同一の処理ステップもNMOS装置のN−ウエル52を製造するために使用されてもよいことを特記する。同様に、PMOS装置の埋設層14およびNMOS装置の埋設層74は、同一のステップを用いて形成されてもよい。同一の処理ステップで形成可能なPMOSおよびNMOS装置の他の抵抗は、それぞれP+領域19および69と、N+領域20および70と、ゲート酸化物領域30および80とを含んでいる。
例えば、図1のP−型拡散領域16は、N−チャンネルおよびP−チャンネル装置のP−型埋設層領域を形成する打ち込みステップの前あるいは後に形成されてもよい。一例として、拡散領域16は、N−ウエル12の形成に引き続く基板へのホウ素の打ち込みで形成されてもよい。プロセスが電界酸化物層を形成するためのステップを随意に選択して含むならば、P−型拡散領域16は、従来の処理技術を用いて、電界酸化物成長の前あるいはその後にN−ウエル12に形成されてもよい。
図2は、本発明の別態様の実施例を示し、これはN−ウエル領域12に分散された複数の垂直方向に積み重ねられたP−型埋設層領域14a〜14cを具備する。典型的な処理シーケンスにおいて、全ての埋設層を定めるために単一の打ち込みマスクが使用される。次いで、高エネルギー打ち込みが埋設層領域14a、14bおよび14cを形成するために使用される。図2の装置構造は、チャンネル31の一端を定めるP−型拡散領域26を含んでいる。拡散領域26は、基板表面から下方に延び、埋設層領域14a〜14cのそれぞれと電気的接続を行う。同様に、P−型拡散領域27は、P+ドレイン拡散領域18から垂直方向下方に延び、埋設層領域14a〜14cのそれぞれと接続する。個別のP−型領域27を形成せずに、ドレイン拡散領域18の下の埋設層領域14のそれぞれへの接続がP+ドレイン拡散領域18を基板表面から垂直方向下方に埋設層領域14a〜14cとの接続を行うための充分な深さまで単純に延ばすことによって達成されてもよい。
このようにして、図2のHVFETにおいて空間的に隔てられたP−型埋設層領域14は、並列導電路を与える。それぞれの埋設層領域14の電荷を制御することによって、高電圧をサポートするP−チャンネル装置の能力が悪化されない。更にまた、上述の教示によれば、それぞれの追加導電層は、追加の2×1012cm−2の電荷に寄与し、装置のオン抵抗値を一層低下させる。
10 P−型基板領域
12 N−型ウエル領域
14、14a〜14c P−型埋設領域
16 P−型拡散領域
17 P−型拡散領域
18 P+ドレイン拡散領域
19 N+ソース拡散領域
20 N+拡散領域
22 ゲート
23 ポリシリコン電界板部材
28 ドレイン電極
29 ソース電極
30 ゲート絶縁層
31 IGEFTチャンネル領域
52 N−ウエル
69 P+領域
70 N+領域
74 埋設層
80 ゲート酸化物領域

Claims (20)

  1. 第1の導電型の基板に高電圧トランジスタを製造する方法であって、
    基板に第2の導電型のウエル領域を形成する段階と、
    前記ウエル領域内の第1の位置に第1の導電型の第1のドレイン領域を形成し、
    前記ウエル領域内の第2の位置に第1の導電型の第2のドレイン領域を、前記第1の位置が該第2の位置から隔置されるように形成する段階と、
    前記第1のドレイン領域から分離された前記ウエル領域内の第3の位置に第1の導電型のソース領域を形成する段階であって、前記第2の位置、前記第1の位置、前記第3の位置がこの順序で前記ウエル領域内に配置される前記段階と、
    第1の導電型のドーパントを高エネルギー打込みで前記ウエル領域に打ち込み、前記第1の位置と前記第2の位置とを接続して前記高電圧トランジスタがオン状態のときに前記第1の位置と前記第2の位置との間に電流が流れるような導電路を与える第1の埋設層を形成する段階であって、
    該第1の埋設層が前記ウエル領域の一部分の下方に埋め込まれるように、前記高エネルギー打込みのエネルギーを十分高くし、前記一部分は第2の導電型の前記ウエル領域の残りの部分と同じドーピング・レベルを有する前記段階と、
    前記第3の位置から前記第1の位置に延びる絶縁ゲートを形成する段階と、
    を含む前記方法。
  2. 請求項1記載の方法であって、第1の導電型はP型であり、第2の導電型はN型である前記方法。
  3. 請求項2記載の方法であって、ドーパントはホウ素である前記方法。
  4. 請求項1記載の方法であって、さらに、
    1またはそれ以上の追加の埋設層を高エネルギー打込みで形成する段階を含み、該1またはそれ以上の追加の埋設層は、それぞれ第1の埋設層と平行に配置され、かつ、前記ウエル領域内で異なる深さに配置され、前記追加の埋設層は前記高電圧トランジスタがオン状態のときに前記第1の位置と前記第2の位置との間に電流が流れるような追加の導電路を与え、前記追加の埋設層は第2の導電型の前記ウエル領域の一部分によって分離され、該一部分は第2の導電型の前記ウエル領域の残りの部分と同じドーピング・レベルを有する前記段階を含む前記方法。
  5. 請求項4記載の方法であって、1またはそれ以上の前記追加の埋設層は、それぞれ第1および第2の位置に接続される前記方法。
  6. 請求項1記載の方法であって、前記第1のドレイン領域、前記第1の埋設層および前記ウエル領域は、前記高電圧トランジスタがオフ状態で、前記第1のドレイン領域、前記第1の埋設層および前記ウエル領域の自由キャリアが相互に空乏化するように選択されたドーピング・レベルを有する前記方法。
  7. 高電圧トランジスタを製造する方法であって、
    基板に第2の導電型のウェル領域を形成する段階と、
    第1の導電型の第1のドレイン領域を前記基板の前記ウェル領域の第1の位置に形成する段階と、
    第1の導電型の第2のドレイン領域を、前記ウェル領域の第2の位置に、前記第1のドレイン領域が該第2のドレイン領域から隔置されるように打ち込みで形成する段階と、
    第1の導電型のソース領域を、前記第1のドレイン領域から隔置された前記基板の前記ウェル領域の第3の位置に、前記第2のドレイン領域を形成するのと同一の打ち込みで形成する段階であって、前記第2の位置、前記第1の位置、前記第3の位置がこの順序で配置される前記段階と、
    第1の導電型のドーパントを高エネルギー打込みで前記基板の前記ウェル領域に打ち込み、前記第1の位置と前記第2の位置とを接続して前記高電圧トランジスタがオン状態のときに前記第1の位置と前記第2の位置との間に電流が流れるような導電路を与える第1の埋設層を形成する段階であって、該第1の埋設層が前記ウェル領域の一部分の下方に埋め込まれるように、前記高エネルギー打込みのエネルギーを十分高くし、前記一部分は第2の導電型の前記ウェル領域の残りの部分と同じドーピング・レベルを有する前記段階と、
    前記ソース領域から前記第1のドレイン領域に延びる絶縁ゲートを形成する段階と、
    を含む前記方法。
  8. 請求項7記載の方法であって、さらに、前記ソース領域および前記第2のドレイン領域にそれぞれ接続されたソース電極およびドレイン電極を形成する段階を含む前記方法。
  9. 請求項8記載の方法であって、前記ソース電極は、前記絶縁ゲートを覆って延びる部分を含む前記方法。
  10. 請求項7記載の方法であって、第1の導電型はP型であり、第2の導電型はN型である前記方法。
  11. 請求項7記載の方法であって、さらに、
    1またはそれ以上の追加の埋設層を形成する段階を含み、1またはそれ以上の追加の埋設層は、それぞれ前記埋設層と平行に配置され、かつ、前記ウェル領域内で異なる深さで配置され、前記追加の埋設層は前記高電圧トランジスタがオン状態のときに前記第1の位置と前記第2の位置との間に電流が流れるような追加の導電路を与え、前記追加の埋設層は第2の導電型の前記基板の一部分によって分離され、該一部分は第2の導電型の前記ウェル領域の残りの部分と同じドーピング・レベルを有する前記段階を含む前記方法。
  12. 請求項11記載の方法であって、1またはそれ以上の追加の埋設層は、それぞれ、前記第1および第2のドレイン領域の位置に接続される前記方法。
  13. 請求項7記載の方法であって、前記第1のドレイン領域は、前記ソース領域と前記第2のドレイン領域の間に配置される前記方法。
  14. 請求項7記載の方法であって、前記第1のドレイン領域、前記第1の埋設層および前記ウエル領域は、前記高電圧トランジスタがオフ状態で、前記第1のドレイン領域、前記第1の埋設層および前記基板の自由キャリアが相互に空乏化するようなドーピング・レベルを有する前記方法。
  15. 第1の導電型の基板に高電圧電界効果トランジスタ(HVFET)を製造する方法において、
    基板に第1の導電型と反対の第2の導電型のウエルを形成する段階と、
    第1の導電型のドーパントを高エネルギー打込みで前記ウエルに打ち込み、前記ウエル内に第1の導電型の横方向に延びた埋設層領域を形成する段階であって、該埋設層領域が前記第2の導電型のウエルの一部分の下方に埋め込まれるように、前記高エネルギー打込みのエネルギーを十分高くし、前記一部分は第2の導電型の前記ウエルの残りの部分と同じドーピング・レベルを有する前記段階と、
    前記ウエルの上方に絶縁ゲートを形成する段階と、
    前記ウエル内の第1の位置に第1の導電型の第1のドレイン領域を形成する段階と、
    前記ウエル内の前記第1の位置から隔置された第3の位置に第1の導電型のソース領域を形成する段階と、
    前記第1の位置と隔置され、かつ前記第1の位置と前記第3の位置の間の第2の位置に第1の導電型の第2のドレイン領域を形成し、絶縁ゲートの下方の前記第2の位置と該第3の位置との間で前記ウエル内にチャンネル領域を定める段階と、
    を含み、前記第1および第2のドレイン領域は、前記ウエル内を垂直方向下方に延びて前記埋設層領域と接触することにより、前記埋設層領域がHVFETがオン状態のときに電流が横方向に流れるような導通路を与える前記方法。
  16. 請求項15記載の方法において、第1の導電型はP型であり、ドーパントはホウ素からなる前記方法。
  17. 請求項15記載の方法において、前記埋設層領域は、前記ウエル内で異なる深さに配置された複数の並列の隔置された埋設層を含む前記方法。
  18. 請求項15記載の方法において、前記ウエル内に前記埋設層領域を形成するために前記ドーパントを打ち込むことにより、基板内に配置された相補型HVFETの第1の導電型の別の埋設層領域も形成する前記方法。
  19. 請求項15記載の方法において、さらに、
    前記第1のドレイン領域に接続されたドレイン電極を形成する段階と、
    前記ソース領域に接続されたソース電極を形成する段階と、
    を含む前記方法。
  20. 請求項15記載の方法において、第1の導電型はP型であり、第2の導電型はN型であり、第1のドレイン領域を形成する段階は、
    前記ドレイン電極に接続されたP+領域を形成する段階と、
    該P+領域から埋設層領域に下方に延びる追加のP型領域を形成する段階と、
    をさらに含む前記方法。
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