JP7281807B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は半導体装置に関し、特にＥＳＤからＩＣを保護する半導体装置の構造および製造方法に関する。

現在、車載バッテリーの出力電圧の上昇に伴い、バッテリー直結の半導体ＩＣに搭載されるトランジスタも、高くなった動作電圧帯に対応できるように、高耐圧素子を用いた高電圧化が進んでいる。一方、車載製品への要求からＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護の面などで高い安全性が求められている。ＩＣをＥＳＤから保護するためには、ＩＣの外部端子をＥＳＤ保護用のダイオードやトランジスタ（以下、ＥＳＤ保護素子）を通じて接地させてＥＳＤによる過電流をグランドに逃がす方法が一般的である。その際、ＥＳＤ保護素子は、保護対象のトランジスタの動作電圧帯よりも大きいホールド電圧と呼ばれる電圧を保ちつつＥＳＤによる大電流を確実に流す必要があるが、上述のように保護対象のトランジスタの動作電圧帯が高いためにＥＳＤ保護素子の設計難易度が非常に高くなっている。

高耐圧素子を保護するためのＥＳＤ保護素子には、ＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳ ｔｒａｎｓｉｓｔｏｒ）の構造を有し、ソース拡散層とゲート電極を電気的につなげておくことで常にオフ状態を維持するトランジスタがよく用いられる。しかし、その構造においてホールド電圧を上げるためにチャネル長を伸ばすとＥＳＤ保護素子自体の破壊電流とトレードオフになってしまう（破壊しやすくなる）ことが多い。したがって、単位チャネル幅あたりに流れる電流量を規定値以下に抑えるためにＬＤＭＯＳのチャネル幅を大きくしなければならず、面積が増大してしまう。

なお、以下の説明において用いるＰ－、Ｎ＋等の記号は、半導体領域の導電型と導電型を決定している不純物の濃度の相対的な大小を示している。例えばＰ型の半導体領域であれば、Ｐ－、Ｐ、Ｐ＋の順で不純物濃度が高くなる。Ｎ型の半導体領域においても同様である。
ＥＳＤからＩＣ内の高耐圧素子を効果的に守る方法として、ＬＤＭＯＳのドレイン拡散層に、深くまで拡散させたＮ型ウェル領域（ｓｉｎｋｅｒと呼ばれる）を介してＮ型埋め込み層（Ｎ＋ Ｂｕｒｉｅｄ Ｌａｙｅｒ：ＮＢＬと呼ばれる）を電気的に導通させ、それをコレクタとして使用した縦型のＮＰＮバイポーラトランジスタ構造を用いる方法が知られている（例えば、特許文献１参照）。この方法では、縦型バイポーラトランジスタのベース長（エミッタからコレクタまでの距離）を短くして電流増幅率を大きくすることで、ＥＳＤの電流がなるべく縦型バイポーラトランジスタを流れるように工夫している。また、ＮＢＬを用いた縦型のＮＰＮバイポーラトランジスタ構造は電流経路の断面積が大きいため電流による破壊が起こりにくいので、ＥＳＤが印加された際の大電流を処理することにも適している。

また一方で、高耐圧素子を設計するためには低耐圧素子と比べて工程数が多くなる傾向があり、製品の競争力を高めるために製造工程数の削減が求められている。

特開２００６－２０２８４７号公報

しかしながら、特許文献１のような構造には設定できるホールド電圧に上限がある。ホールド電圧を上げるためにはバイポーラトランジスタが動作を始める電圧を高くすれば良いが、それにはベース長を大きくする方法と、ベース・コレクタ間のＰＮ接合を構成する半導体領域の不純物濃度を薄くする方法がある。前者はエミッタから入った電流が再結合しやすくなることで、後者は空乏層が伸びやすくなることで電界が緩和し、ホットキャリアによる基板電流が減るために、バイポーラトランジスタが動作を始める電圧を上昇させることが出来る。
特許文献１の構造ではベース長を伸ばすためにＰ－活性領域を深くしても、Ｎ＋ソース領域からＮＢＬまで伸ばすのが限界である。Ｐ－活性領域を深くしていくと濃度の薄いＮ－活性領域が小さくなる、もしくはなくなるのでＰＮ接合の濃度は上昇し、ホールド電圧は下がる方向になってしまうため、効果は薄いといえる。また、ＮＢＬを深くするにもエピタキシャル層をより多く積まなければならなくなり、工程の時間増とコスト増大が見込まれるために現実的ではない。したがって、特許文献１の構造では被保護素子の動作電圧がＥＳＤ保護素子のホールド電圧の上限を上回った際に対応することが出来ない。

そこで、本発明は動作電圧が高い被保護素子にも対応できるホールド電圧が大きいＥＳＤ保護素子を備えた半導体装置を提供することを目的とする。

本発明の一実施例に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板上に設けられた第１導電型のエピタキシャル層と、前記エピタキシャル層の表面に互いに隣り合って設けられた第２導電型の第１の拡散層および第１導電型の第２の拡散層と、前記第１の拡散層と前記第２の拡散層とを跨ぐように前記エピタキシャル層上にゲート酸化膜を介して設けられたゲート電極と、平面視において、前記ゲート電極の一方の側面に隣接するように前記第２の拡散層の表面の一部に設けられた第２導電型のソース拡散層と、端部が前記ゲート酸化膜と接するように前記ゲート電極の他方の側面側の前記第１の拡散層の表面の一部に設けられたシリコン酸化膜と、前記シリコン酸化膜の前記ゲート電極とは反対側の側面に隣接して前記第１の拡散層の表面の一部に設けられた第２導電型のドレイン拡散層と、前記ドレイン拡散層の下方領域を含み前記ゲート電極側の端部が前記ソース拡散層の下方領域に至らない第１の領域に前記第１の拡散層および第２の拡散層と離間して設けられた第２導電型の第１の埋め込み層と、前記第１の埋め込み層よりも低濃度であり、少なくとも前記第１の埋め込み層の前記ゲート電極側の端部から前記ソース拡散層の下方領域方向に延在する第２の領域に前記第１の拡散層および第２の拡散層と離間して設けられた第２導電型の第２の埋め込み層と、前記ドレイン拡散層の底部から前記第１の埋め込み層の上面に達するように設けられた第２導電型の第３の拡散層とを備え、前記ソース拡散層と前記ゲート電極がメタル配線を介して電気的に接続されていることを特徴とする。
また、本発明の他の実施例に係る半導体装置の製造方法は、前記半導体基板の前記第１の領域に対応する領域全面上に開口を有し、前記半導体基板の前記第２の領域に対応する領域上においては島状に複数の開口を有するレジスト層を用いて前記半導体基板に前記第２導電型の不純物イオンを注入するイオン注入工程と、前記半導体基板上に前記エピタキシャル層を形成する工程と、熱処理を行い、前記イオン注入工程において注入された不純物イオンを熱拡散させ、前記第１の埋め込み層と前記第２の埋め込み層とを形成する工程とを備えることを特徴とする。

本発明によれば、動作電圧が高い被保護素子に対応できるホールド電圧を有するＥＳＤ保護素子を備えた半導体装置を実現できる。

本発明の半導体装置の第一の実施形態であるＥＳＤ保護素子を示す模式的断面図である。 本発明の半導体装置の第一の実施形態であるＥＳＤ保護素子を示す模式的平面図である。 本発明の半導体装置の第二の実施形態であるＥＳＤ保護素子を示す模式的断面図である。 本発明の半導体装置の第二の実施形態であるＥＳＤ保護素子を示す模式的平面図である。 本発明の半導体装置の第三の実施形態であるＥＳＤ保護素子を示す模式的断面図である。 本発明の半導体装置の第三の実施形態であるＥＳＤ保護素子を示す模式的平面図である。 （ａ）本発明の半導体装置の第一の実施形態および第二の実施形態であるＥＳＤ保護素子の第１の製造方法を示す模式的平面図である。（ｂ）本発明の半導体装置の第一の実施形態および第二の実施形態であるＥＳＤ保護素子の図７（ａ）に続く製造方法を示す模式的平面図である。 （ａ）本発明の半導体装置の第一の実施形態および第二の実施形態であるＥＳＤ保護素子の第２の製造方法を示す模式的平面図である。（ｂ）本発明の半導体装置の第一の実施形態および第二の実施形態であるＥＳＤ保護素子の図８（ａ）に続く製造方法を示す模式的平面図である。 本発明の実施形態に係る半導体装置にＥＳＤパルスが入った際のＩＶ特性を示す図である。

以下、図面を参照しながら本発明を実施するための形態について詳細に説明する。

図１は、本発明の半導体装置の第一の実施形態であるＥＳＤ保護素子を示す模式的断面図である。

図１に示すように、本実施形態の半導体装置は、第１導電型の半導体基板１と、半導体基板１上に設けられた第１導電型のエピタキシャル層２と、エピタキシャル層２の表面に互いに隣り合って設けられた第２導電型の第１の拡散層８および第１導電型の第２の拡散層９と、第１の拡散層８と第２の拡散層９とを跨ぐようにエピタキシャル層２上にゲート酸化膜３を介して設けられたゲート電極４と、を備えている。
さらに、平面視において、ゲート電極４の一方の側面に隣接するように第２の拡散層９の表面の一部に設けられた第２導電型のソース拡散層５と、端部がゲート酸化膜３と接するようにゲート電極４の他方の側面側の第１の拡散層８の表面の一部に設けられたシリコン酸化膜６と、シリコン酸化膜６のゲート電極４とは反対側の側面に隣接して第１の拡散層８の表面の一部に設けられた第２導電型のドレイン拡散層７と、を備えている。
そして、さらにドレイン拡散層７の下方領域を含みゲート電極４側の端部がソース拡散層５の下方領域に至らない第１の領域Ａに前記半導体基板１と前記エピタキシャル層２の間に位置するように第１の拡散層８および第２の拡散層９と離間して設けられた第２導電型の第１の埋め込み層１１と、第１の埋め込み層１１よりも低濃度であり、第１の埋め込み層１１のゲート電極４側の端部からソース拡散層５の直下まで延在する第２の領域Ｂに前記半導体基板１と前記エピタキシャル層２の間に位置するように第１の拡散層８および第２の拡散層９と離間して設けられた第２導電型の第２の埋め込み層１２と、ドレイン拡散層７の底部から第１の埋め込み層１１の上面に達する第２導電型の第３の拡散層１０とを備えている

以下、図面による説明は省略するが、ソース拡散層５、ドレイン拡散層７、ゲート電極４に層間絶縁膜を通してコンタクトを形成し、メタル配線、パッシベーション膜などを形成することで半導体装置が完成する。その際、ソース拡散層５とゲート電極４はメタル配線１５によって接続しておく。

本実施形態における半導体装置であるＥＳＤ保護素子では、拡散層８と拡散層９をウェルとし、ゲート酸化膜３とゲート電極４とソース拡散層５とシリコン酸化膜６とドレイン拡散層７を備えたＬＤＭＯＳの構造に、拡散層１０と第１の埋め込み層１１と第２の埋め込み層１２を備えた縦型バイポーラトランジスタの構造を加えた形態をとっている。ここで、縦型バイポーラトランジスタのエミッタの役割はソース拡散層５、ベースの役割は拡散層９及びエピタキシャル層２、コレクタの役割は第２の埋め込み層１２と第１の埋め込み層１１、拡散層１０、ドレイン拡散層７が担っている。

本実施形態の半導体装置であるＥＳＤ保護素子にＥＳＤのパルスが入った際の動作原理を説明する。まず、本実施形態がＮｃｈＬＤＭＯＳの構造を備えるなら負、ＰｃｈＬＤＭＯＳの構造を備えるなら正の電位のＥＳＤパルスがドレイン拡散層７に入った場合を想定する。この場合、ドレイン拡散層７と接続されている第２導電型の拡散層（８、１０等）とそれに接する第１導電型の拡散層（エピタキシャル層２、半導体基板１を含む）との間のダイオードが順方向にバイアスされるため、ダイオードの順方向電流によってＥＳＤの過電流を流しきる。
続いて、本実施形態がＮｃｈＬＤＭＯＳの構造を備えるなら正、ＰｃｈＬＤＭＯＳの構造を備えるなら負の電位のＥＳＤパルスがドレイン拡散層７に入った場合を想定する。この場合、電界が最も大きくなるのはＬＤＭＯＳ構造のドレイン拡散層７側の拡散層８とエピタキシャル層２のＰＮ接合であり、また、ゲート電極４により電位を押さえられているゲート電極４下のシリコン表面付近のＰＮ接合である。
ここで、図９を用いてＥＳＤ保護素子のブレークダウン電圧とホールド電圧について説明する。図９は本発明の実施形態に係る半導体装置にＥＳＤパルスが入った際のＩＶ特性を示す図である。縦軸はドレイン電流であり、横軸はドレイン・ソース間電圧である。ＥＳＤ保護素子のゲート電極とソース拡散層は接続されているので最初ドレイン・ソース間電圧を印加してもドレイン電流は流れないが、ドレイン・ソース間電圧を大きくして行くと、ドレイン・ソース間ブレークダウン電圧ＢＶＤＳＳにおいてドレイン電流が流れ始める（アバランシェ・ブレークダウン）。さらに、電圧を上げると、より大きなドレイン電流がＢＶＤＳＳよりも低い電圧において流れるような状態に移行する。これをスナップバックと呼び、その時のドレイン・ソース間電圧をホールド電圧と呼ぶ。
再び、図１に戻り説明する。本実施形態のＥＳＤ保護素子のＢＶＤＳＳより大きな電圧のＥＳＤパルスが入ると上記のＰＮ接合にて電子正孔対が発生し、基板電流が拡散層９およびエピタキシャル層２を流れるためにそこの電位が上昇する。ソース拡散層５をエミッタ、拡散層９とエピタキシャル層２をベース、第２の埋め込み層１２をコレクタの入り口としてみると、コレクタに電位が印加されつつベースに電流が供給されたことになるので、バイポーラトランジスタとしての動作を始める。
ここで、バイポーラトランジスタの電流がベースとコレクタのＰＮ接合を通り過ぎる際にも電界により電子正孔対が発生して基板電流が流れる。ＥＳＤのパルスのエネルギーが大きい場合に、このバイポーラトランジスタの電流により発生した基板電流のみでまたバイポーラトランジスタ自身がオンできるようになるとアバランシェ・ブレークダウンをしているＬＤＭＯＳからの基板電流の供給が必要なくなる。なぜなら、バイポーラトランジスタのほうがアバランシェ・ブレークダウンをしているＬＤＭＯＳよりも低電圧で駆動できるためである。ＥＳＤ保護素子にかかる電圧はＬＤＭＯＳのＢＶＤＳＳに必要な電圧から低電圧にスナップバックし、バイポーラトランジスタのみが動作するようになる。
このようにバイポーラトランジスタのみで電流が流れ続けるようになる電圧がホールド電圧（図９のＨｏｌｄ Ｖｏｌｔａｇｅ）である。バイポーラトランジスタのみによる動作が始まると、ＥＳＤのパルスによる電流を流しきるまでバイポーラトランジスタは動作し続ける。しかし、もしソースとドレイン間にかかる電源電圧（図９の網掛け部分）よりもホールド電圧が小さいと、ＥＳＤの電流を流しきった後もバイポーラトランジスタとしての動作に必要な電圧が供給されていることになるため、ＥＳＤ保護素子に電流が流れ続けてしまう。したがって、被保護素子の動作電圧より高く、ＥＳＤ保護素子のホールド電圧が設定されていることが必須である。

本実施形態によると、コレクタの入り口である第２の埋め込み層１２が第１の埋め込み層１１より低濃度になっているために、コレクタに電位が印加された際に空乏層がコレクタの方向に伸びやすくなっている。したがって、通常の埋め込み層（一般的に濃度が濃い）を利用する縦型バイポーラトランジスタよりも電界が弱くなり、バイポーラトランジスタとしての動作のトリガとなる電子正孔対が発生しづらくなるためにホールド電圧を上げることができる。すなわち、通常の埋め込み層より濃度が薄い第２導電型の第２の埋め込み層１２と第１導電型のエピタキシャル層２のＰＮ接合が形成されるため、高いホールド電圧を実現できる。
また、埋め込み層の製造方法として、半導体基板１に埋め込み層となる第２導電型のイオン注入を行って拡散させ、エピタキシャル層２を積んだ後にもう一度拡散させるという方法をとるが、第２の埋め込み層１２は第１の埋め込み層１１に比べて濃度が薄いために拡散される距離が短い。したがって、通常の縦型バイポーラトランジスタと比べて基板表面方向への拡散距離が小さく、ベース長（エミッタであるソース拡散層５からコレクタである第２の埋め込み層１２までの距離）が長くなるため、バイポーラトランジスタとしての動作の際に電子と正孔の再結合が起きやすくなりホールド電圧を上げることができる。

バイポーラトランジスタとしての動作の際の電流経路としてはソース拡散層５から拡散層９、エピタキシャル層２、第２の埋め込み層１２、第１の埋め込み層１１、拡散層１０を介してドレイン拡散層７に到達する経路と、ソース拡散層５から拡散層９、拡散層８を介してドレイン拡散層７に到達する経路が存在する。後者の経路よりも前者の経路の方が経路の断面積が大きいが、遠回りすることになるので両者の兼ね合いで抵抗の低い方を経路としてバイポーラトランジスタが動作する。したがって、本実施形態の効果を引き出すためには、後者の経路の抵抗が高くなるようにソース拡散層５からドレイン拡散層７までの距離を十分に大きくすることが望ましい。
また、第１の埋め込み層１１はソース拡散層５に近いほど抵抗が低くなるためにＥＳＤによる電流を流しやすくなり破壊耐性が上がるが、その分、第２の埋め込み層１２が小さくなって空乏層の伸びる距離が小さくなるのでホールド電圧が下がってしまう。したがって、第１の埋め込み層１１をどこまでソース拡散層に近づけるかは被保護素子の動作電圧と必要とされているＥＳＤパルスへの破壊耐性を考慮して設定する。

図２は、本発明の半導体装置の第一の実施形態であるＥＳＤ保護素子を示す模式的平面図である。各層の平面的な拡がりが分かるように、本来見えるはずがない層も描かれている。一方、メタル配線１５は描かれていない。

図２に示すように、ソース拡散層５とゲート電極４、ドレイン拡散層７でＬＤＭＯＳを形成しており（拡散層８、拡散層９は図の見やすさのために省略した）、ドレイン拡散層７の周りにある拡散層１０を介して第１の埋め込み層１１が形成されている。第１の埋め込み層１１はソース拡散層５の下には達しておらず、その代わり、第１の埋め込み層１１からつながる第２の埋め込み層１２がソース拡散層５の下だけでなくその周囲の下にも形成されている。ゲート電極４の下方となるエピタキシャル層２の表面およびソース拡散層５の表面は、シリコン酸化膜６が形成されていないアクティブ領域１３となっている。ドレイン拡散層７の表面にもシリコン酸化膜６は形成されていないので、同様にアクティブ領域１３となっている。一般に、アクティブ領域１３とならない領域の表面にはシリコン酸化膜６が形成されている。

図３、図４は、本発明の半導体装置の第二の実施形態であるＥＳＤ保護素子を示す模式的断面図と平面図である。

図３、図４に示すように、第二の実施形態の半導体装置は第一の実施形態に比べ、第２の領域Ｂが前記ソース拡散層の直下まで延在していないことを特徴とする。第２の埋め込み層１２がソース拡散層５の下方領域に入らないことで、ベース長（エミッタであるソース拡散層５からコレクタである第２の埋め込み層２２までの距離）が長くなるので、その分電子と正孔の再結合が起こりやすくなるために、第一の実施形態よりもホールド電圧を上昇させることが出来る。

図５、図６は、本発明の半導体装置の第三の実施形態であるＥＳＤ保護素子を示す模式的断面図と平面図である。

図５、図６に示すように、本実施形態の半導体装置は第二の実施形態のうち、領域Ｂが領域Ａとオーバーラップしており、第２の埋め込み層３２が第１の埋め込み層１１よりも深い、半導体基板１内に形成されていることを特徴とする。これにより、第二の実施形態と比べてベース長（エミッタであるソース拡散層５からコレクタである第２の埋め込み層３２までの距離）がさらに長くなるため、バイポーラトランジスタとしての動作の際に電子と正孔の再結合が起きやすくなるので、第二の実施形態よりもホールド電圧を上げることができる。
また、第二の実施形態では横方向に距離を伸ばして必要なベース長を確保していたが、本第三実施形態では縦方向にベース長を伸ばすことが出来る分、横方向を縮めることができるので素子の面積を縮小させることが出来る。ただし、本実施形態は第２の埋め込み層３２と第１の埋め込み層１１の間でイオン注入の深さを変える必要があるために、フォトマスクを１枚追加して別工程で第２の埋め込み層３２を形成しなければならない。したがって、面積が小さいが工程を多くするのか、面積が大きいが工程を少なくするのか、一般にはコスト面でのメリットが大きいほうを選ぶことになる。

図７（ａ）、は本発明の半導体装置の第一の実施形態および第二の実施形態であるＥＳＤ保護素子の第１の製造方法を示す模式的平面図である。図７（ｂ）は図７（ａ）に続くＥＳＤ保護素子の製造方法を示す模式的平面図である。

図７（ａ）に示すように、半導体基板１上の領域Ａではレジストを全面に開口し（１１ａ）、第２の領域Ｂでは縦横に整列した多数の島状にレジストを開口して（１１ｂ）同時に第２導電型のイオン注入を行う。その後、図７（ｂ）に示すように、熱拡散を行うことによって第１の埋め込み層１１および第２の埋め込み層１２、２２を形成する。第２の領域Ｂに島状にイオン注入された不純物は熱拡散の際に半導体基板１の表面に対して平行となる水平方向にも拡散しようとするため、第１の領域Ａよりも濃度が低くなる。このような製造方法をとることにより、第２の埋め込み層１２、２２と第１の埋め込み層１１の２種類の濃度の埋め込み層を形成するために必要なフォトマスクが１枚のみで良いので製造工程を増やすことなく第一の実施形態および第二の実施形態のＥＳＤ保護素子を作ることができる。

図８（ａ）、は本発明の半導体装置の第一の実施形態および第二の実施形態であるＥＳＤ保護素子の第２の製造方法を示す模式的平面図である。図８（ｂ）は図８（ａ）に続くＥＳＤ保護素子の製造方法を示す模式的平面図である。

図８（ａ）に示すように、半導体基板１上の領域Ａではレジストを全面に開口し（１１ａ）、第２の領域Ｂでは多数のライン状にレジストを開口して（１１ｂ）同時に第２導電型のイオン注入を行う。その後、図８（ｂ）に示すように、熱拡散を行うことによって第１の埋め込み層１１および第２の埋め込み層１２、２２を形成する。第２の領域Ｂにライン状にイオン注入された不純物は熱拡散の際に水平方向にも拡散しようとするため、第１の領域Ａよりも濃度が低くなる。このような製造方法をとることにより、第２の埋め込み層１２、２２と第１の埋め込み層１１の２種類の濃度の埋め込み層を形成するために必要なフォトマスクが１枚のみで良いので製造工程を増やすことなく第一の実施形態および第二の実施形態のＥＳＤ保護素子を作ることができる。

以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。

例えば、上記実施形態においては第１導電型の半導体基板１として、Ｐ型半導体基板とＮ型半導体基板のどちらでも用いることが可能である。

１ 第１導電型の半導体基板
２ 第１導電型のエピタキシャル層
３ ゲート酸化膜
４ ゲート電極
５ 第２導電型のソース拡散層
６ シリコン酸化膜
７ 第２導電型のドレイン拡散層
８ 第２導電型の第１の拡散層
９ 第１導電型の第２の拡散層
１０ 第２導電型の第３の拡散層
１１ 第２導電型の第１の埋め込み層
１１ａ 第１の埋め込み層のイオン注入領域
１１ｂ 第２の埋め込み層の島状のイオン注入領域
１１ｃ 第２の埋め込み層のライン状のイオン注入領域
１２、２２、３２ 第２導電型の第２の埋め込み層
１３ アクティブ領域
１５ メタル配線
Ａ 第１の領域
Ｂ 第２の領域

Claims (7)

1. 第１導電型の半導体基板と、
   前記半導体基板上に設けられた第１導電型のエピタキシャル層と、
   前記エピタキシャル層の表面から内部にかけて互いに隣り合って設けられた第２導電型の第１の拡散層および第１導電型の第２の拡散層と、
   前記第１の拡散層および前記第２の拡散層と、を跨ぐように前記エピタキシャル層上にゲート酸化膜を介して設けられたゲート電極と、
   平面視において、前記ゲート電極の一方の側面に隣接するように前記第２の拡散層の表面の一部に設けられた第２導電型のソース拡散層と、
   端部が前記ゲート酸化膜と接するように、少なくとも前記ゲート電極の他方の側面の側に位置する前記第１の拡散層の表面の一部に設けられたシリコン酸化膜と、
   前記シリコン酸化膜の前記ゲート電極とは反対側の側面に隣接して前記第１の拡散層の表面の一部に設けられた第２導電型のドレイン拡散層と、
   前記ドレイン拡散層の下方領域を含み前記ゲート電極の側の端部が前記ソース拡散層の下方領域に至らない第１の領域に前記第１の拡散層および第２の拡散層と離間して設けられた第２導電型の第１の埋め込み層と、
   前記第１の埋め込み層よりも低濃度であり、少なくとも前記第１の埋め込み層の前記ゲート電極側の端部から前記ソース拡散層の下方領域方向に延在する第２の領域に前記第１の拡散層および第２の拡散層と離間して設けられた第２導電型の第２の埋め込み層と、
   前記ドレイン拡散層の底部から前記第１の埋め込み層の上面にかけて設けられた第２導電型の第３の拡散層と、を備え、
   前記ソース拡散層と前記ゲート電極がメタル配線を介して電気的に接続されていることを特徴とする半導体装置。
2. 前記第２の領域が前記ソース拡散層の直下まで延在していることを特徴とする請求項１に記載の半導体装置。
3. 前記第２の領域が前記ソース拡散層の直下まで延在していないことを特徴とする請求項１に記載の半導体装置。
4. 前記第１の埋め込み層と前記第２の埋め込み層それぞれが前記半導体基板と前記エピタキシャル層との間に設けられていることを特徴とする請求項１に記載の半導体装置。
5. 前記第１の埋め込み層が前記半導体基板と前記エピタキシャル層との間に設けられ、前記第１の領域と前記第２の領域の一部がオーバーラップするようにして前記第２の埋め込み層が前記半導体基板内に設けられており、前記第２の埋め込み層と前記第１の埋め込み層が電気的に導通していることを特徴とする請求項１に記載の半導体装置。
6. 請求項１乃至４のいずれか一項に記載の半導体装置の製造方法であって、
   前記半導体基板の前記第１の領域に対応する領域全面上に開口を有し、前記半導体基板の前記第２の領域に対応する領域上においては島状に複数の開口を有するレジスト層を用いて前記半導体基板に前記第２導電型の不純物イオンを注入するイオン注入工程と、
   前記半導体基板上に前記エピタキシャル層を形成する工程と、
   熱処理を行い、前記イオン注入工程において注入された不純物イオンを熱拡散させ、前記第１の埋め込み層と前記第２の埋め込み層とを形成する工程と、
   を備えることを特徴とする半導体装置の製造方法。
7. 請求項１乃至４のいずれか一項に記載の半導体装置の製造方法であって、
   前記半導体基板の前記第１の領域に対応する領域全面上に開口を有し、前記半導体基板の前記第２の領域に対応する領域上においてはライン状に複数の開口を有するレジスト層を用いて前記半導体基板に前記第２導電型の不純物イオンを注入するイオン注入工程と、
   前記半導体基板上に前記エピタキシャル層を形成する工程と、
   熱処理を行い、前記イオン注入工程において注入された不純物イオンを熱拡散させ、前記第１の埋め込み層と前記第２の埋め込み層とを形成する工程と、
   を備えることを特徴とする半導体装置の製造方法。

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