JP2002319675A - 埋設導電層を備えた高電圧トランジスタ - Google Patents

埋設導電層を備えた高電圧トランジスタ

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Abstract

(57)【要約】 【課題】 埋設導通層を備えた低オン抵抗値の横方向高
電圧ＦＥＴを提供する。 【解決手段】 Ｐ−型基板に形成されたＮ−ウエル内に
Ｐ−型埋設層領域を設け、これをＮ−ウエル領域に形成
された第１のＰ−型ドレイン拡散領域によってドレイン
電極に接続すると共に、ＰＭＯＳゲート領域の一端で表
面から下方に延びる第２のＰ−型ドレイン拡散領域にも
接続し、ソース電極に接続されるＰ−型ソース拡散領域
でゲート領域の他端を定めるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】（関連出願）本願は、本願の
譲受人に譲渡されたＲｕｍｅｎｎｉｋ等の１９９９年２
月５日に出願した米国特許出願第０９／２４５，０２９
号に関連し、この出願は、本願明細書において参照とし
て組み入れられる。
【０００２】（発明の分野）本発明は、半導体装置に関
する。より詳細には、本発明は、シリコン基板に製造さ
れた高電圧電界効果トランジスタの構造に関する。
【０００３】
【従来の技術】（発明の背景）横方向高電圧電界効果ト
ランジスタ（ＨＶＦＥＴ）は、高電圧接合電界効果トラ
ンジスタ（ＪＦＥＴ）と直列に配置された絶縁ゲート電
界効果トランジスタ（ＩＧＦＥＴ）を用いて製造されて
いる。このＩＧＦＥＴは、装置の「オン」状態電流を制
御するために使用され、ＪＦＥＴは、「オフ」状態で高
電圧をサポートするために使用される。このＨＶＦＥＴ
構造は、高電圧でスイッチングされることができ、低い
オン状態抵抗値を有し、絶縁ゲート制御を有している。
更に、単一の集積回路チップ上で低電圧ロジックトラン
ジスタの近くに有利に製造できる。
【０００４】横方向ＨＶＦＥＴは、減少表面電界（ＲＥ
ＳＵＲＦ）原理に従って一般に製造される。しかしなが
ら、ＲＥＳＵＲＦ原理は、高いブレークダウン電圧を得
るために、横方向ＪＦＥＴのチャンネルとして働く拡張
ドレイン領域中の電荷を注意深く制御する必要がある。
電子なだれブレークダウンが生じる臨界電界以下に最大
電界を保持するために、ＪＦＥＴチャンネルでの電荷量
は、典型的に約１×１０12ｃｍ-2の最大値に制限され
る。ＨＶＦＥＴが「オン」状態にあるときに、ＪＦＥＴ
チャンネルの抵抗値は、ＨＶＦＥＴのオン状態抵抗値の
大きな部分を構成する。従って、ＪＦＥＴ中の最大電荷
についての制限もまた装置の最小固有オン抵抗値を決定
する。
【０００５】拡張ドレイン領域の導電型と反対の導電型
の頂部層と共に拡張ドレイン領域を有するＨＶＦＥＴ
は、米国特許第４，８１１，０７５号に開示されてい
る。この米国特許第４，８１１，０７５号は、頂部層が
装置のオン抵抗値の同程度の減少を伴って導電層の電荷
をほぼ２倍にすることを教示する。この頂部層もまた拡
張ドレインが高電圧をサポートしているときにＪＦＥＴ
導電領域を空乏化するのを助ける。
【０００６】この概念を一層拡大する上で、米国特許第
５，４１１，９０１号は、相補形高電圧トランジスタで
のＪＦＥＴの導電部分として反対導電型頂部層を用いる
ことを教示する。しかしながら、１つの欠点は、この相
補形装置の構造が高電圧機能を達成するために追加の処
理を必要とすることである。更に、相補形装置のオン抵
抗値は、頂部領域に対する電荷要求（例えば、約１×１
０12ｃｍ-2）によって制限される。他の困難性は、頂部
層が往々シリコン表面の酸化に先立って形成され、これ
は追加の処理を導入してしまうことである。
【０００７】ＪＦＥＴの導電領域での全体電荷を一層増
大し、かつ、オン抵抗値を減少するために、米国特許第
５，３１３，０８２号は、２つのＪＦＥＴチャンネルが
平行して配列されるようなＨＶＦＥＴ構造を教示する。
３つの別々の打ち込みおよび拡散ステップがＮ−型導電
頂部層、Ｐ−型中間層およびＮ−型導電底部層を有する
ＨＶＦＥＴを形成する必要がある三重拡散プロセスが開
示されている。交互の導電型のこれら多数の層は、打ち
込みを行い、次いで拡散を行い、半導体基板にドーピン
グすることによって作成される。米国特許第５，３１
３，０８２号は、また、三層拡張ドリフト領域に追加の
層を付加することによって形成される相補形高電圧トラ
ンジスタ（すなわち、Ｐ−チャンネル装置）をも記載し
ている。
【０００８】この従来技術のアプローチの１つの欠点
は、各連続した層が対応領域の導電型を充分に補って変
化するために先行する層よりも高い表面濃度を持たなけ
ればならないことである。表面からのドーパントの拡散
は、層間で適切な電荷バランスを維持することを極めて
困難にする。更に、埋設層およびドレイン拡散領域間の
大きくドーピングしたＰ−Ｎ接合は、装置のブレークダ
ウン電圧を低下する。濃度もまた各層内の自由キャリア
の移動度を低下しようとし、それによってＨＶＥＦＴの
オン抵抗値を悪化する。相補形装置を形成するために必
要な追加の層は、製造プロセスを複雑にする。
【０００９】相補形ＣＭＯＳ装置を製造するための一般
的なプロセスとの互換性があるＰ−チャンネルＭＯＳ装
置の設計は、米国特許第５，８９４，１５４号に記載さ
れている。
【００１０】
【発明の実施の形態】以下、本発明の一実施例の高電圧
電界効果トランジスタを説明する。このＨＶＦＥＴは、
低い固有オン抵抗値を有し、かつ低電圧ロジック装置と
共に同一のチップ上に相補形横方向ＨＶＦＥＴと容易に
集積化され得る。以下の説明において、本発明の完全な
理解を与えるために材料形式、ドーピングレベル、構造
的特徴、処理ステップ等のような多くの特定の詳細が述
べられる。半導体技術の当業者には、本発明がこれら詳
細の多くを持たずに実施され得ることが理解される。他
の例では、周知の要素、技術およびプロセスステップ
は、本発明が不明確にならないように詳細には記載され
なかった。
【００１１】図１は、本発明の一実施例に従ったＰ−チ
ャンネルＨＶＦＥＴ装置構造の横断面側面図である。
（図中の要素は、描写的であり、明瞭化のため実寸では
描かれてはいないことも理解されるべきである。）Ｎ−
チャンネルトランジスタが図示の拡散領域の全てに反対
導電型を用いることによって実現され得る。図１の装置
は、ゲート２２（例えば、ポリシリコンからなる）と二
酸化ケイ素あるいは他の適切な誘電性絶縁材料からなる
ゲート絶縁層３０と軽くドーピングしたＰ−型基板領域
１０中に設けられた下層のＮ−型ウエル領域１２とを有
する絶縁ゲート電界効果トランジスタ（ＩＧＥＦＴ）を
含んでいる。ゲート２２の真下のＮ―型ウエル領域１２
の区域は、トランジスタのＩＧＥＦＴチャンネル領域３
１である。この実施例において、ゲート領域は、金属酸
化物半導体（ＭＯＳ）であり、ＩＧＥＦＴは、ＰＭＯＳ
トランジスタである。
【００１２】チャンネル領域３１は、一端でＰ＋ソース
拡散領域１９によって他端でＰ−型拡散領域１６によっ
て定められ、これはＮ−ウエル１２の基板表面から下方
に延びる。横方向高電圧Ｐ−チャンネルＦＥＴがＰＭＯ
Ｓ装置とＮ−ウエル領域１２へのＰ−型ドーパント（例
えば、ホウ素）の高エネルギー打ち込みによって形成さ
れたＰ−型ＪＦＥＴトランジスタとの直列接続によって
形成される。この高エネルギー打ち込みは、Ｐ−型埋設
層１４を形成し、これはＰ−型拡散領域１６に接続され
る。埋設層１４は、Ｐ−型ＪＦＥＴ装置の拡張ドレイン
の導電部分を構成する。Ｐ−型埋設領域１４の電荷は、
この実施例でほぼ２×１０12ｃｍ-2であり、伝統的な装
置より約５０％低いオン抵抗値となる。
【００１３】Ｐ−型拡散領域１６のドーピングは、この
領域がオフ状態において比較的に低電圧（＜１００Ｖ）
で完全に空乏化され得るように選択されるということは
当業者には認められる。これは、領域１６がオフ状態で
は高電圧（〜７００Ｖ）をサポートするためにトランジ
スタの能力を妨げないようにする。
【００１４】ソース電極２９は、Ｐ＋ソース拡散領域１
９への電気接続を与える。同様に、ドレイン電極２８
は、Ｐ＋ドレイン拡散領域１８に接続する。ドレイン拡
散領域１８およびソース拡散領域１９は、同一の打ち込
みステップを用いて形成されてもよい。ドレイン拡散領
域１８と埋設層１４との間の電気接続は、Ｐ−型拡散領
域１７により確立される。領域１７は、同一の処理ステ
ップを用いてＰ−型拡散領域１６と同時に形成されても
よいことを理解される。別形態として、Ｐ＋ドレイン拡
散領域１８は、Ｐ−型埋設層１４まで基板表面から垂直
方向下方に延びるように形成されてもよい。
【００１５】それぞれのソースおよびドレイン電極２９
および２８は、多数の広く使われている金属または金属
合金で構成されてもよい。ソース電極２９は、ゲート２
９の上方を延びるように示され、かつ、それから絶縁さ
れており、その際、それは電界板として働くことを留意
される。同様に、ドレイン電極２８は、ドレイン拡散領
域１８の上に配置され、かつ、それに近傍するポリシリ
コン電界板部材２３の上方を延びる。電界板は、表面電
界を減少し、基板の空乏の有効半径を増大し、それによ
ってトランジスタのブレークダウン電圧を増大するよう
に働く。
【００１６】図１の実施例において、Ｎ＋拡散領域２０
は、Ｐ＋ソース拡散領域１９に近接して配置される。拡
散領域２０は、Ｎ−ウエル領域１２への良好な電気接続
を与えるので、寄生バイポーラ効果に対する装置の敏感
さを減少する。
【００１７】図１のＰ−チャンネルＨＶＦＥＴがオン状
態にあるときには、電流は、ソース拡散領域１９からＩ
ＧＦＥＴチャンネル領域３１次いでＰ−型領域１６、１
４および１７を介してＰ＋ドレイン拡散領域１８に流れ
る。上記のように、Ｐ−型埋没領域１４の電荷は、従来
のＰ−チャンネル装置よりほぼ２倍大きい。このため、
拡張ドレイン領域の抵抗値は、従来の装置の約１／２に
減少される。
【００１８】オフ状態においては、Ｐ−拡散領域１６、
Ｐ−型埋設層領域１４およびＮ−ウエル領域１２は、自
由キャリアから共通に空乏化される。
【００１９】図１に示される装置構造の重要な長所は、
それが相補形、高電圧Ｎ−チャンネルＦＥＴを作るため
に使用される同一のプロセスを用いて構成され得ること
である。１つの例を挙げると、このようなプロセスは、
本願明細書に組み入れられたＲｕｍｅｎｎｉｋ等の米国
特許出願の図１１ａ〜１１ｉに示され、関連した説明が
行われている。重要なことは、Ｐ−領域１６の追加以外
同一のマスキング層が両装置に対して使用され得るた
め、追加の処理の複雑性が導入されないことである。
【００２０】Ｎ−チャンネルＨＶＦＥＴを製造するため
の上述のプロセスに従って、同一のシリコン基板上に相
補形装置を製造することは、Ｐ−チャンネルおよびＮ−
チャンネル装置に関連したそれぞれのＮ−ウエル領域を
分離することによって達成される。Ｐ−チャンネル装置
のＰ−型埋設層領域１４を形成するために使用されるマ
スキング層は、Ｎ−チャンネル装置構造の埋設層領域を
同時に形成するために使用される。Ｎ−チャンネル装置
においては、このＰ−型埋設層は、単一の導電性Ｎ−ウ
エルをＪＦＥＴトランジスタの並列の導電性ドリフト領
域に分割する。並列に加えられて、各導電性領域は、Ｈ
ＶＦＥＴ構造のオン抵抗を減少する。
【００２１】一例として、図３は、同一のＰ−型基板１
０上に互いに近接して製造された高電圧ＰＭＯＳおよび
ＮＭＯＳトランジスタを示す。ＰＭＯＳ装置のＮ−ウエ
ル１２を形成するために使用される同一の処理ステップ
もＮＭＯＳ装置のＮ−ウエル５２を製造するために使用
されてもよいことを特記する。同様に、ＰＭＯＳ装置の
埋設層１４およびＮＭＯＳ装置の埋設層７４は、同一の
ステップを用いて形成されてもよい。同一の処理ステッ
プで形成可能なＰＭＯＳおよびＮＭＯＳ装置の他の抵抗
は、それぞれＰ＋領域１９および６９と、Ｎ＋領域２０
および７０と、ゲート酸化物領域３０および８０とを含
んでいる。
【００２２】例えば、図１のＰ−型拡散領域１６は、Ｎ
−チャンネルおよびＰ−チャンネル装置のＰ−型埋設層
領域を形成する打ち込みステップの前あるいは後に形成
されてもよい。一例として、拡散領域１６は、Ｎ−ウエ
ル１２の形成に引き続く基板へのホウ素の打ち込みで形
成されてもよい。プロセスが電界酸化物層を形成するた
めのステップを随意に選択して含むならば、Ｐ−型拡散
領域１６は、従来の処理技術を用いて、電界酸化物成長
の前あるいはその後にＮ−ウエル１２に形成されてもよ
い。
【００２３】図２は、本発明の別態様の実施例を示し、
これはＮ−ウエル領域１２に分散された複数の垂直方向
に積み重ねられたＰ−型埋設層領域１４ａ〜１４ｃを具
備する。典型的な処理シーケンスにおいて、全ての埋設
層を定めるために単一の打ち込みマスクが使用される。
次いで、高エネルギー打ち込みが埋設層領域１４ａ、１
４ｂおよび１４ｃを形成するために使用される。図２の
装置構造は、チャンネル３１の一端を定めるＰ−型拡散
領域２６を含んでいる。拡散領域２６は、基板表面から
下方に延び、埋設層領域１４ａ〜１４ｃのそれぞれと電
気的接続を行う。同様に、Ｐ−型拡散領域２７は、Ｐ＋
ドレイン拡散領域１８から垂直方向下方に延び、埋設層
領域１４ａ〜１４ｃのそれぞれと接続する。個別のＰ−
型領域２７を形成せずに、ドレイン拡散領域１８の下の
埋設層領域１４のそれぞれへの接続がＰ＋ドレイン拡散
領域１８を基板表面から垂直方向下方に埋設層領域１４
ａ〜１４ｃとの接続を行うための充分な深さまで単純に
延ばすことによって達成されてもよい。
【００２４】このようにして、図２のＨＶＦＥＴにおい
て空間的に隔てられたＰ−型埋設層領域１４は、並列導
電路を与える。それぞれの埋設層領域１４の電荷を制御
することによって、高電圧をサポートするＰ−チャンネ
ル装置の能力が悪化されない。更にまた、上述の教示に
よれば、それぞれの追加導電層は、追加の２×１０12ｃ
ｍ-2の電荷に寄与し、装置のオン抵抗値を一層低下させ
る。
【図面の簡単な説明】
【図１】本発明による高電圧電界効果トランジスタ（Ｈ
ＶＦＥＴ）装置構造の一実施例の横断面側面図。
【図２】本発明に従って作られたＨＶＦＥＴの他の実施
例の横断面側面図である。
【図３】本発明に従って同一の基板上に作られた相補形
ＨＶＦＥＴの横断面側面図である。
【符号の説明】
１０ Ｐ−型基板領域 １２ Ｎ−型ウエル領域 １４、１４ａ〜１４ｃ Ｐ−型埋設領域 １６ Ｐ−型拡散領域 １７ Ｐ−型拡散領域 １８ Ｐ＋ドレイン拡散領域 １９ Ｎ＋ソース拡散領域 ２０ Ｎ＋拡散領域 ２２ ゲート ２３ ポリシリコン電界板部材 ２８ ドレイン電極 ２９ ソース電極 ３０ ゲート絶縁層 ３１ ＩＧＥＦＴチャンネル領域 ５２ Ｎ−ウエル ６９ Ｐ＋領域 ７０ Ｎ＋領域 ７４ 埋設層 ８０ ゲート酸化物領域
フロントページの続き (72)発明者 ドナルド レイ ディズニー アメリカ合衆国 カリフォルニア、キュー パーティーノ、 コルビー アヴェニュー 10153 Ｆターム(参考） 5F048 AA05 AC03 AC07 BA01 BA12 BB05 BC03 BC05 BD01 BD05 BD06 BE03 5F102 FA01 GA01 GB01 GC01 GD04 GD10 GJ03 GL03 GR08 GR11 5F140 AA17 AA25 AA30 AB03 AB08 BF01 BF04 BH13 BH30 BH50 BJ25 CB08 CD09

Claims (32)

    【特許請求の範囲】
  1. 【請求項１】 高電圧電界効果トランジスタ（ＨＶＦＥ
    Ｔ）において、 第１の導電型の基板と、 前記基板に配置され、前記第１の導電型と反対の第２の
    導電型のウエル領域と、 前記Ｎ−ウエル領域に配置され、前記第１の導電型のソ
    ース拡散領域と、 前記ソース拡散領域から空間的に隔てられて前記Ｎ−ウ
    エル領域に配置された前記第１の導電型の第１のドレイ
    ン拡散領域であって、この第１のドレイン拡散領域と前
    記ソース拡散領域との間でチャンネル領域を前記ウエル
    領域に定めるようにする第１のドレイン拡散領域と、 前記第１のドレイン拡散領域から空間的に隔てられ、前
    記ウエル領域に配置された前記第１の導電型の第２のド
    レイン拡散領域と、 前記ウエル領域内に配置され、前記第１のドレイン拡散
    領域の下から横方向に前記第２のドレイン拡散領域の下
    まで延びる前記第１の導電型の埋設層領域であって、前
    記ＨＶＦＥＴがオン状態のときに電流が埋設層領域を通
    って横方向に流れるように前記第１および第２のＰ−型
    ドレイン拡散領域の両方に接続されている埋設層領域
    と、 前記チャンネル領域の上方に形成された絶縁ゲートと、
    を具備する高電圧電界効果トランジスタ。
  2. 【請求項２】 請求項１記載のＨＶＥＦＴにおいて、 前記ソース拡散領域に接続されたソース電極と、 前記第２のドレイン拡散領域に接続されたドレイン電極
    と、を更に具備するＨＶＥＦＴ。
  3. 【請求項３】 請求項２記載のＨＶＥＦＴにおいて、 前記ソース拡散領域に近接して前記ウエル領域に配置さ
    れ、前記ソース電極に接続された前記第２の導電型の拡
    散領域を更に具備するＨＶＥＦＴ。
  4. 【請求項４】 請求項２記載のＨＶＥＦＴにおいて、前
    記第１の導電型は、Ｐ−型であり、前記第２の導電型
    は、Ｎ−型であり、前記第２のドレイン拡散領域は、 前記ドレイン電極に接続されたＰ＋拡散領域と、 前記Ｐ＋拡散領域から前記埋設層領域まで延びる追加の
    Ｐ−型拡散領域と、を具備するＨＶＥＦＴ。
  5. 【請求項５】 請求項２記載のＨＶＥＦＴにおいて、前
    記ソースおよびドレイン電極は、それぞれ、電界板とし
    て働く横方向に広がった部分を備えるＨＶＥＦＴ。
  6. 【請求項６】 請求項５記載のＨＶＥＦＴにおいて、 前記第２のドレイン拡散領域に近接し、かつ、これから
    絶縁されて配置されたドレイン電界板部材を更に具備
    し、このドレイン電界板部材も前記ドレイン電極の前記
    横方向に広がった部分の下で、かつ、それから絶縁され
    て配置されるＨＶＥＦＴ。
  7. 【請求項７】 請求項１記載のＨＶＥＦＴにおいて、前
    記埋設層領域は、複数の埋設層を備えるＨＶＥＦＴ。
  8. 【請求項８】 請求項７記載のＨＶＥＦＴにおいて、前
    記第１のドレイン拡散領域は、前記ウエル領域中を垂直
    方向に延び、前記複数の埋設層のそれぞれに接続される
    ＨＶＥＦＴ。
  9. 【請求項９】 請求項８記載のＨＶＥＦＴにおいて、前
    記第２のドレイン拡散領域は、前記ウエル領域中を垂直
    方向に延び、前記複数の埋設層のそれぞれに接続される
    ＨＶＥＦＴ。
  10. 【請求項１０】 請求項１記載のＨＶＥＦＴにおいて、
    前記第１のドレイン拡散領域は、前記基板の表面と隣り
    合う第１の表面を有するＨＶＥＦＴ。
  11. 【請求項１１】 請求項１記載のＨＶＥＦＴにおいて、
    前記第１の導電型は、Ｎ−型であり、前記第２の導電型
    はＰ−型であるＨＶＥＦＴ。
  12. 【請求項１２】 請求項１記載のＨＶＥＦＴにおいて、
    前記第１のドレイン拡散領域は、比較的に低い電圧で空
    乏化されるＨＶＥＦＴ。
  13. 【請求項１３】 高電圧電界効果トランジスタ（ＨＶＦ
    ＥＴ）において、 第１の導電型の基板と、 前記基板に配置され、前記第１の導電型と反対の第２の
    導電型のウエル領域と、 前記ウエル領域に配置され、前記第１の導電型のソース
    拡散領域と、 前記ソース拡散領域から横方向に空間的に隔てられて前
    記ウエル領域に配置された前記第１の導電型の第１のド
    レイン拡散領域と、 前記第１のドレイン拡散領域と前記ソース拡散領域との
    間で前記ウエル領域に配置された前記第１の導電型の第
    ２のドレイン拡散領域であって、この第２のドレイン拡
    散領域と前記ソース拡散領域との間でチャンネル領域を
    前記ウエル領域に定めるようにした第２のドレイン拡散
    領域と、 前記ウエル領域内に配置され、前記第１のドレイン拡散
    領域の下から横方向に前記第２のドレイン拡散領域の下
    まで延びる前記第１の導電型の複数の平行な空間的に隔
    てられた埋設層であって、前記ＨＶＦＥＴがオン状態の
    ときに電流が埋設層のそれぞれを通って横方向に流れる
    ように前記第１および第２のドレイン拡散領域が埋設層
    のそれぞれに接続するように前記ウエル領域中を垂直に
    延びるようにする埋設層と、 前記チャンネル領域の上方に形成された絶縁ゲートと、
    を具備する高電圧電界効果トランジスタ。
  14. 【請求項１４】 請求項１３記載のＨＶＥＦＴにおい
    て、 前記ソース拡散領域に接続されたソース電極と、 前記第１のドレイン拡散領域に接続されたドレイン電極
    と、を更に具備するＨＶＥＦＴ。
  15. 【請求項１５】 請求項１４記載のＨＶＥＦＴにおい
    て、 前記ソース拡散領域に近接して前記ウエル領域に配置さ
    れ、前記ソース電極に接続された前記第２の導電型の拡
    散領域を更に具備するＨＶＥＦＴ。
  16. 【請求項１６】 請求項１４記載のＨＶＥＦＴにおい
    て、前記第１の導電型は、Ｐ−型であり、前記第２の導
    電型は、Ｎ−型であり、前記第１のドレイン拡散領域
    は、 前記ドレイン電極に接続されたＰ＋拡散領域と、 前記Ｐ＋拡散領域から下方に前記埋設層のそれぞれまで
    垂直方向に延びる追加のＰ−型拡散領域と、を具備する
    ＨＶＥＦＴ。
  17. 【請求項１７】 請求項１４記載のＨＶＥＦＴにおい
    て、前記ソースおよびドレイン電極は、それぞれ、電界
    板として働く横方向に広がった部分を備えるＨＶＥＦ
    Ｔ。
  18. 【請求項１８】 請求項１７記載のＨＶＥＦＴにおい
    て、 前記第１のドレイン拡散領域に近接し、かつ、これから
    絶縁されて配置されたドレイン電界板部材を更に具備
    し、このドレイン電界板部材も前記ドレイン電極の下
    で、かつ、それから絶縁されて配置されるＨＶＥＦＴ。
  19. 【請求項１９】 請求項１３記載のＨＶＥＦＴにおい
    て、前記埋設層のそれぞれは、前記ＨＶＥＦＴがオフ状
    態にあるときに比較的に低い電圧で完全に空乏化される
    ＨＶＥＦＴ。
  20. 【請求項２０】 請求項１４記載のＨＶＥＦＴにおい
    て、前記第１のドレイン拡散領域は、前記ドレイン電極
    と接触し、かつ、前記ウエル領域中を下方に延びて前記
    埋設層のそれぞれと接触する拡散領域を備えるＨＶＥＦ
    Ｔ。
  21. 【請求項２１】 請求項１３記載のＨＶＥＦＴにおい
    て、前記第２のドレイン拡散領域は、前記基板の一表面
    と隣り合う第１の表面を有するＨＶＥＦＴ。
  22. 【請求項２２】 請求項１３記載のＨＶＥＦＴにおい
    て、前記第１の導電型は、Ｎ−型であり、前記第２の導
    電型は、Ｐ−型であるＨＶＥＦＴ。
  23. 【請求項２３】 第１の導電型の基板に高電圧電界効果
    トランジスタ（ＨＶＥＦＴ）を製造する方法において、 前記基板に前記第１の導電型と反対の第２の導電型のウ
    エルを形成する段階と、 前記第１の導電型のドーパントを前記ウエルに打ち込
    み、前記ウエル内に前記第１の導電型の横方向に広がっ
    た埋設層領域を形成する段階と、 前記ウエルの上方に絶縁ゲートを形成する段階と、 前記ウエル領域中で空間的に隔てて前記第１の導電型の
    第１のドレイン領域と前記第１の導電型のソース領域を
    形成する段階と、 前記第１のドレイン領域から空間的に隔てられ、かつ、
    前記第１のドレイン領域と前記ソース領域との間に位置
    する前記第１の導電型の第２のドレイン領域を形成し、
    前記ソース領域と前記第２のドレイン領域との間で前記
    絶縁ゲートの下方にチャンネル領域を前記ウエル中に定
    めるようにする段階と、を含み、前記第１および第２の
    ドレイン領域は、前記ウエルを通って垂直方向下方に延
    びて前記埋設層領域と接触し、前記ＨＶＥＦＴがオン状
    態にあるときに電流が横方向に流れるように前記埋設層
    領域は、その電流のための導通路を与えるようにする方
    法。
  24. 【請求項２４】 請求項２３記載の方法において、前記
    第１の導電型は、Ｐ−型であり、前記ドーパントは、ホ
    ウ素からなる方法。
  25. 【請求項２５】 請求項２３記載の方法において、前記
    埋設層領域は、前記ウエル内で種々の深さに配置された
    複数の並列の空間的に隔てられた埋設層で構成される方
    法。
  26. 【請求項２６】 請求項２３記載の方法において、前記
    ウエル内に前記埋設層領域を形成するために前記ドーパ
    ントを打ち込むことにより、前記基板に同様配置される
    相補型ＨＶＥＦＴのための前記第１の導電型の他の埋設
    層領域をも形成する方法。
  27. 【請求項２７】 請求項２３記載の方法において、 前記第１のドレイン領域に接続されるソース電極を形成
    する段階と、 前記ソース領域に接続されるドレイン電極を形成する段
    階と、を更に含む方法。
  28. 【請求項２８】 請求項２４記載の方法において、前記
    第１の導電型は、Ｐ−型であり、前記第２の導電型は、
    Ｎ−型であり、前記第１のドレイン領域を形成する段階
    は、 前記ドレイン電極に接続されるＰ＋領域を形成する段階
    と、 前記Ｐ＋領域から下方に前記埋設層領域に延びる追加の
    Ｐ−型領域を形成する段階と、を更に含む方法。
  29. 【請求項２９】 第１の導電型の基板に相補型高電圧電
    界効果トランジスタ（ＨＶＦＥＴ）を製造する方法であ
    って、 前記第１の導電型とは反対の第２の導電型の第１および
    第２のウエル領域を前記基板に形成する段階と、 第１および第２の横方向に広がった埋設層領域を前記第
    １および第２のウエル領域内にそれぞれ形成するため
    に、前記第１および第２のウエル領域に前記第１の導電
    型のドーパントを打ち込む段階と、 前記第１のウエル領域の上方に第１の絶縁ゲートを形成
    し、前記基板の上方で前記第２のウエル領域に近接して
    第２の絶縁ゲートを形成する段階と、 前記第１のウエル領域中で空間的に隔てられた前記第１
    の導電型の第１のドレイン領域およびソース領域を形成
    し、これら第１のドレイン領域およびソース領域が第１
    のＨＶＦＥＴに関連するようにする段階と、 前記第１のドレイン領域から空間的に隔てられ、かつ、
    前記第１のドレイン領域と前記第１のソース領域との間
    に位置して前記第１のウエル領域中に前記第１の導電型
    の追加のドレイン領域を形成し、前記絶縁ゲートの下方
    にこの追加のドレイン領域と前記第１のソース領域との
    間で前記第１のウエル領域中にチャンネル領域を定める
    段階と、 前記第２のウエル領域に前記第２の導電型の第２のドレ
    イン領域を形成し、かつ前記第２のウエル領域から空間
    的に隔てられた前記第２の導電型の第２のソース領域を
    形成し、これら第２のドレインおよびソース領域は、第
    ２のＨＶＦＥＴと関連し、前記第２の絶縁ゲートの下方
    で前記第２のソース領域と前記第２のウエル領域間で第
    ２のチャンネル領域が定められるようにする段階を含
    み、 前記第１のドレインおよび追加のドレイン領域は、前記
    第１のウエル領域を通って垂直方向下方に延びて前記第
    １の横方向広がった埋設層領域に接続され、前記第１の
    ＨＶＦＥＴがオン状態のときに前記第１の横方向に広が
    った埋設層領域によって電流が横方向に流れるようにそ
    の電流のための導電路が与えられ、前記第２のＨＶＦＥ
    Ｔがオン状態のときに前記第２の横方向に広がった埋設
    層領域によって対応するＪＦＥＴ導通路が定められる方
    法。
  30. 【請求項３０】 請求項２９記載の方法において、前記
    第１の導電型は、Ｐ−型であり、前記ドーパントは、ホ
    ウ素からなる方法。
  31. 【請求項３１】 請求項２８記載の方法において、前記
    第１および第２の横方向に広がった埋設層領域は、前記
    第１および第２のウエル領域内の種々の深さに配置され
    た複数の平行な空間的に隔てられた埋設層領域をそれぞ
    れ具備する方法。
  32. 【請求項３２】 請求項２９記載の方法において、前記
    横方向に広がった第１および第２の埋設層領域は、打ち
    込みによって同時に形成される方法。
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