JPS5830163A - 接合形電界効果トランジスタ - Google Patents
接合形電界効果トランジスタInfo
- Publication number
- JPS5830163A JPS5830163A JP12893481A JP12893481A JPS5830163A JP S5830163 A JPS5830163 A JP S5830163A JP 12893481 A JP12893481 A JP 12893481A JP 12893481 A JP12893481 A JP 12893481A JP S5830163 A JPS5830163 A JP S5830163A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- substrate
- regions
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 108091006146 Channels Proteins 0.000 abstract description 11
- 239000012535 impurity Substances 0.000 abstract description 9
- 238000005468 ion implantation Methods 0.000 abstract description 6
- 102000004129 N-Type Calcium Channels Human genes 0.000 abstract description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 abstract description 3
- 230000001133 acceleration Effects 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 abstract 1
- 239000002344 surface layer Substances 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 241000208202 Linaceae Species 0.000 description 1
- 235000004431 Linum usitatissimum Nutrition 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は接合形電界効果トランジスタに関し、その入力
容量／相互コンダクタンス、比の改善をはかるものであ
る。
容量／相互コンダクタンス、比の改善をはかるものであ
る。
接合形電界効果トランジスタはバイポーラトランジスタ
やＭＩＳ形電界効果トランジスタに比較して温度特性、
雑音特性が優れていることがよく２ 、 知られている。このデバイスをさらに広範な応用（答え
るためには、よシ高周波化することが望まｈている。
やＭＩＳ形電界効果トランジスタに比較して温度特性、
雑音特性が優れていることがよく２ 、 知られている。このデバイスをさらに広範な応用（答え
るためには、よシ高周波化することが望まｈている。
電界効果トランジスタの高域限界周波数（ｆＭａ工）は
以下のように表わされる。
以下のように表わされる。
ここでＣｉｓ＋ｓ＋は入力容量（Ｆ）で、ｑｍは相互コ
ンダクタンス（Ｓ）である。
ンダクタンス（Ｓ）である。
つぎに従来の接合形電界効果トランジスタの構造におけ
るｇｍおよびＣ１５ｓ＋を決定する要素について第１図
を用いて説明する。第１図に示したものはＮチャンネル
形でＰ形の半導体基板１の主面にＮ形のチャンネルとな
るエピタキシャル成長層２を基体として、Ｐ形の分離領
域３、Ｐ形のゲート領域４、Ｎ形のソース領域６および
ドレイン領域６を選択拡散法によって形成して構成され
ている。
るｇｍおよびＣ１５ｓ＋を決定する要素について第１図
を用いて説明する。第１図に示したものはＮチャンネル
形でＰ形の半導体基板１の主面にＮ形のチャンネルとな
るエピタキシャル成長層２を基体として、Ｐ形の分離領
域３、Ｐ形のゲート領域４、Ｎ形のソース領域６および
ドレイン領域６を選択拡散法によって形成して構成され
ている。
この構造においては、ｑｍおよびＣ１ａｓはチャネルと
なるエピタキシャル成長層２の不純物濃度（Ｎｄ）と以
下のような関係がある。
なるエピタキシャル成長層２の不純物濃度（Ｎｄ）と以
下のような関係がある。
ｇｍ ｃ＜ Ｎｄ
１
したがってｇｍとＣ１５ｓＯ比を大きくするために一般
にＮｄを大きくすることが試みられるが、次に示す項目
によってＮｄは制約を受けていた。
にＮｄを大きくすることが試みられるが、次に示す項目
によってＮｄは制約を受けていた。
■ Ｎｄを大きくすると耐圧（ＢｖＧＤＳ ）が小さく
なる。
なる。
■ Ｎｄを大きくするとストレイ容量も大きくなる。ス
トレイ容量としては、基板１２分離領域３．ゲート領域
４の側面４等がチャネルとなるエピタキシャル成長層２
と形成するＰＮ接合容量である。
トレイ容量としては、基板１２分離領域３．ゲート領域
４の側面４等がチャネルとなるエピタキシャル成長層２
と形成するＰＮ接合容量である。
すなわちデバイスの設計に際して耐圧が決定されると、
Ｎｄが制約され、ｆＭａｘも制約されることになり、高
ｑｍ、低Ｃ１５ｓ化を困難としていた。
Ｎｄが制約され、ｆＭａｘも制約されることになり、高
ｑｍ、低Ｃ１５ｓ化を困難としていた。
またこのことは高耐圧で、ｆＭａｘが大きいデバイスが
不可能であることを示している。
不可能であることを示している。
また実効的なチャンネル領域がエピタキシャル成長層２
にゲ、−ト領域４を拡散によって決定されるため、エピ
タキシャル成長層２の不純物分布のバラツキ、膜厚のバ
ラツキ、ゲート拡散深さのバラツキ、熱処理による再拡
散のバラツキが、すべてデバイスの特性に影響を与える
という問題も含んでいた。
にゲ、−ト領域４を拡散によって決定されるため、エピ
タキシャル成長層２の不純物分布のバラツキ、膜厚のバ
ラツキ、ゲート拡散深さのバラツキ、熱処理による再拡
散のバラツキが、すべてデバイスの特性に影響を与える
という問題も含んでいた。
本発明は従来の問題点にかんがみてなされたもので、高
耐圧でｆｌａｘを大きくすることができ、しかも特性の
均一化が計れる接合形電界効果トランジスタを提供する
ものである。
耐圧でｆｌａｘを大きくすることができ、しかも特性の
均一化が計れる接合形電界効果トランジスタを提供する
ものである。
第２図に本発明の一実施例のトランジスタの構造を示め
す。Ｐ形の半導体基板１０にイオン注入法によりＮ形の
チャンネル領域１１を埋込形成する。イオン注入は高エ
ネルギ注入とし、Ｐ形の半導体基板１０の主面にはＮ形
の領域が形成されない埋め込まれたチャネル領域１０と
する。このイオン注入の条件としてリンイオンで加速エ
ネルギー ４００ （ＫｅＶ） 、注入量３Ｘ１０
（ａｔｍｓ／ｉ）程度の条件が選らばれる。ソース領域
１２．ドレイン領域１３は埋め込まれたチャネル領域１
０の両端に接触するように形成される。しかるのち、高
濃度のＰ影領域１４は主面から、ソース領域１２とドレ
イン領域１３の間でチャンネル領域１１に接触しない範
囲で形成される。ゲート領域１４とチャネル領域１１を
接触させない理由は接合容量を低減するためである。し
かし、この距離が拡散電位差で生じる空乏層の距離より
も大きくなるとｇｍの低下が大きくなるため好ましくな
い。この距離はＰ形の半導体基板の不純物濃度が１×１
ｏ１６（ａｔｍｓ／ｃｒｎ’ ）のとき約０．３（μｍ
）である。
す。Ｐ形の半導体基板１０にイオン注入法によりＮ形の
チャンネル領域１１を埋込形成する。イオン注入は高エ
ネルギ注入とし、Ｐ形の半導体基板１０の主面にはＮ形
の領域が形成されない埋め込まれたチャネル領域１０と
する。このイオン注入の条件としてリンイオンで加速エ
ネルギー ４００ （ＫｅＶ） 、注入量３Ｘ１０
（ａｔｍｓ／ｉ）程度の条件が選らばれる。ソース領域
１２．ドレイン領域１３は埋め込まれたチャネル領域１
０の両端に接触するように形成される。しかるのち、高
濃度のＰ影領域１４は主面から、ソース領域１２とドレ
イン領域１３の間でチャンネル領域１１に接触しない範
囲で形成される。ゲート領域１４とチャネル領域１１を
接触させない理由は接合容量を低減するためである。し
かし、この距離が拡散電位差で生じる空乏層の距離より
も大きくなるとｇｍの低下が大きくなるため好ましくな
い。この距離はＰ形の半導体基板の不純物濃度が１×１
ｏ１６（ａｔｍｓ／ｃｒｎ’ ）のとき約０．３（μｍ
）である。
第２図の電界効果トランジスタでは、従来の欠点とされ
ていたＮｄと耐圧の関係がなシ立たない。
ていたＮｄと耐圧の関係がなシ立たない。
これはゲート領域１４のＰＮ接合がゲート領域１４半導
体基板１０／チャンネ〃領域１１のＰ”／Ｐ／Ｎ構成と
なるためである。したがって、Ｐ／Ｎ接合における電界
が緩和されるため、性能改善のためＮｄを大きくしても
耐圧が低下することを防止することができる。たとえば
、Ｐ形半導体基板１０の不純物濃度をＮｄと同一とした
場合、従来のものと比較して最大で１．４倍とすること
ができる。
体基板１０／チャンネ〃領域１１のＰ”／Ｐ／Ｎ構成と
なるためである。したがって、Ｐ／Ｎ接合における電界
が緩和されるため、性能改善のためＮｄを大きくしても
耐圧が低下することを防止することができる。たとえば
、Ｐ形半導体基板１０の不純物濃度をＮｄと同一とした
場合、従来のものと比較して最大で１．４倍とすること
ができる。
したがって従来と同一のＢｖＧＤＳとした場合、Ｎｄは
大きくできるため、低Ｃ１５ｓ、高ｇｍとすることがで
きｆｌａｘを大きくできる。
大きくできるため、低Ｃ１５ｓ、高ｇｍとすることがで
きｆｌａｘを大きくできる。
さらにＰ形半導体基板１０の不純物濃度を低くすること
によって、大巾にストレイ容量を低減できる。これは、
従来Ｎｄによって決定されるＣ１５ｓの不純物濃度とす
ることも可能で、ストレイ容量を％程度とすることがで
き、しかもｑｍへの影響は少ない。
によって、大巾にストレイ容量を低減できる。これは、
従来Ｎｄによって決定されるＣ１５ｓの不純物濃度とす
ることも可能で、ストレイ容量を％程度とすることがで
き、しかもｑｍへの影響は少ない。
また、チャネル領域１１をイオン注入法で形成すれば、
総不純物量を正確に制御することができ、従来のよ゛う
に種々の影響による特性のノ（ラツキは小さくなる。さ
らに従来、必要であったエピタキシャル成長工程、分離
領域３の形成工程が不要となり、工業的にも有用な構造
である。
総不純物量を正確に制御することができ、従来のよ゛う
に種々の影響による特性のノ（ラツキは小さくなる。さ
らに従来、必要であったエピタキシャル成長工程、分離
領域３の形成工程が不要となり、工業的にも有用な構造
である。
なお、本発明の実施例はＮチャンネル形について説明し
たが、導電形を逆にすることによってＰチャンネル形へ
も応用することが可能である。
たが、導電形を逆にすることによってＰチャンネル形へ
も応用することが可能である。
以上のように、本発明は高耐圧で高域限界周波数が高く
、特性の均一化がはかれる接合形電界効果トランジスタ
の実現に大きく寄与するものである。
、特性の均一化がはかれる接合形電界効果トランジスタ
の実現に大きく寄与するものである。
第１図は従来の接合形電界効果トランジスタの主要部断
面構造図、第２図は本発明の一実施例にかかる接合形電
界効果トランジスタの主要部断面構造図である。 １０・・・・・・半導体基板、１１・・・・・・チャネ
ル領域、１２・・・・・ソース領域、１３・・・・・・
ドレイン領域、１４・・・・−・ゲート領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名亀
ｉｌ！ｔ ｌＩ ｚ 図
面構造図、第２図は本発明の一実施例にかかる接合形電
界効果トランジスタの主要部断面構造図である。 １０・・・・・・半導体基板、１１・・・・・・チャネ
ル領域、１２・・・・・ソース領域、１３・・・・・・
ドレイン領域、１４・・・・−・ゲート領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名亀
ｉｌ！ｔ ｌＩ ｚ 図
Claims (1)
- 一導電形の半導体基板の主面に逆導電形のソースおよび
ドレイン領域が対向して設けられ、前記ソースおよびド
レイン領域は前記逆導電形の埋め込まれたチャンネル領
域によって接続され、前記チャンネル領域上部の半導体
基板主面からチャンネル領域までの領域でかつ前記チャ
ンネル領域に接触しない範囲で前記基板と同一導電形の
表面ゲート領域が形成されていることを特徴とする接合
□形電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12893481A JPS5830163A (ja) | 1981-08-18 | 1981-08-18 | 接合形電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12893481A JPS5830163A (ja) | 1981-08-18 | 1981-08-18 | 接合形電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5830163A true JPS5830163A (ja) | 1983-02-22 |
Family
ID=14997011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12893481A Pending JPS5830163A (ja) | 1981-08-18 | 1981-08-18 | 接合形電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5830163A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4816880A (en) * | 1986-06-05 | 1989-03-28 | Nissan Motor Co., Ltd. | Junction field effect transistor |
| JP2005026711A (ja) * | 2001-01-24 | 2005-01-27 | Power Integrations Inc | 埋設導電層を備えた高電圧トランジスタ |
-
1981
- 1981-08-18 JP JP12893481A patent/JPS5830163A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4816880A (en) * | 1986-06-05 | 1989-03-28 | Nissan Motor Co., Ltd. | Junction field effect transistor |
| JP2005026711A (ja) * | 2001-01-24 | 2005-01-27 | Power Integrations Inc | 埋設導電層を備えた高電圧トランジスタ |
| JP4512460B2 (ja) * | 2001-01-24 | 2010-07-28 | パワー インテグレーションズ、インコーポレイテッド | 埋設電導層を備えた高電圧トランジスタの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3821781A (en) | Complementary field effect transistors having p doped silicon gates | |
| KR20000022709A (ko) | 전계 효과 트랜지스터와 반도체 구조물 및 그의 제조 방법 | |
| JPH01253966A (ja) | 縦型電界効果トランジスタ | |
| JPH0693494B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPS62217666A (ja) | Ｍｉｓトランジスタ | |
| KR20090015821A (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH0237777A (ja) | 縦型電界効果トランジスタ | |
| JPS5830163A (ja) | 接合形電界効果トランジスタ | |
| JPH0227772A (ja) | 電界効果型薄膜トランジスタ | |
| JPH02292833A (ja) | Ｌｄｄトランジスタ | |
| JPS58157169A (ja) | 半導体装置 | |
| JPS6055995B2 (ja) | 接合型電界効果トランジスタ | |
| JP2808620B2 (ja) | 半導体装置の製造方法 | |
| JPS6373669A (ja) | Ｍｉｓ型半導体装置及びその製造方法 | |
| JPH08340108A (ja) | Ｍｏｓ電界効果トランジスタとその製造方法 | |
| JPH02219237A (ja) | Ｍｉｓ型半導体装置 | |
| JPS63128769A (ja) | 接合型電界効果トランジスタ | |
| JPS6193641A (ja) | 半導体装置 | |
| JPS63160277A (ja) | 半導体素子製造方法 | |
| JPH01268068A (ja) | 接合形電界効果トランジスタおよびそれを用いたビデオカメラ | |
| JPS60253272A (ja) | 半導体装置 | |
| JPS592375A (ja) | 半導体装置 | |
| JPS63164356A (ja) | 半導体集積回路の製造方法 | |
| JPH0319212A (ja) | 半導体装置の製造方法 | |
| JPH03151669A (ja) | 半導体装置の製造方法 |