JPS60253272A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60253272A JPS60253272A JP10837284A JP10837284A JPS60253272A JP S60253272 A JPS60253272 A JP S60253272A JP 10837284 A JP10837284 A JP 10837284A JP 10837284 A JP10837284 A JP 10837284A JP S60253272 A JPS60253272 A JP S60253272A
- Authority
- JP
- Japan
- Prior art keywords
- concentration
- drain
- low
- source
- regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims 3
- 239000012535 impurity Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 2
- 239000000463 material Substances 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 8
- 230000005684 electric field Effects 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は高集積化、高速化が可能でかつ信頼度が高い絶
縁ゲート形電界効果トランジスタ(以下MO3FHTと
略記する)に関する。
縁ゲート形電界効果トランジスタ(以下MO3FHTと
略記する)に関する。
MOSFETはチャネル長が短くなるとソース・ドレ(
1) イン間の耐圧が劣化するため、第1図に示すようにソー
ス・ドレイン拡散層3のゲート電極2に接する領域に低
不純物濃度層4を形成してドレイン近傍の電界を緩和し
耐圧を向上させる方法が採られている(特開昭51−6
8776号)。しかし、このような構造では低不純物濃
度領域の抵抗がソース・ドレイン抵抗となって働き、
MOSFETの相互コンダクタンスを低減させるため、
MOSFETの高速動作の支障となる。
1) イン間の耐圧が劣化するため、第1図に示すようにソー
ス・ドレイン拡散層3のゲート電極2に接する領域に低
不純物濃度層4を形成してドレイン近傍の電界を緩和し
耐圧を向上させる方法が採られている(特開昭51−6
8776号)。しかし、このような構造では低不純物濃
度領域の抵抗がソース・ドレイン抵抗となって働き、
MOSFETの相互コンダクタンスを低減させるため、
MOSFETの高速動作の支障となる。
本発明の目的は、上記従来、技術の問題点を解決し、相
互コンダクタンスが大きく、かつソース・ドレイン間耐
圧が高い高集積形MO5FETの構造を提供することに
ある。
互コンダクタンスが大きく、かつソース・ドレイン間耐
圧が高い高集積形MO5FETの構造を提供することに
ある。
上記目的を達成するために、本発明ではMOSFETに
おけるソース・ドレインの低不純物濃度領域の下部にソ
ース・ドレインと同じ導電形の高濃度不純物領域を形成
し、ソース・ドレイン抵抗の低減を図ってMOSFET
の相互コンダクタンスの低下を防(2) ぐことを特徴としている。
おけるソース・ドレインの低不純物濃度領域の下部にソ
ース・ドレインと同じ導電形の高濃度不純物領域を形成
し、ソース・ドレイン抵抗の低減を図ってMOSFET
の相互コンダクタンスの低下を防(2) ぐことを特徴としている。
以下本発明の説明を実施例を用いて行なう。
本発明による第1の実施例を第2図に示す。実施例では
nチャネルMO5FETを例にとって説明する。
nチャネルMO5FETを例にとって説明する。
ソース・ドレイン間の耐圧向上のために、ゲート電極2
と接する領域に深さが0.3μm以下で不純物濃度が1
6″6〜10”am”の低不純物n膨拡散層5が形成さ
れている。この領域にはp形基板1より空乏層が延びて
くるので、ドレイン端の電界集中が緩和され、耐圧向上
に寄与する。さらに、本実施例では、上記低濃度領域5
の抵抗による相互コンダクタンスの低下を防ぐために、
低濃度領域5の下部には不純物濃度が10” ’ cm
−”以上の低抵抗n影領域6が形成されている。なお、
低濃度n形層5と高濃度n形層6とを合わせた拡散層深
さdは短チヤネル効果による特性劣化を避けるため0.
5μm以下にすることが望ましい。
と接する領域に深さが0.3μm以下で不純物濃度が1
6″6〜10”am”の低不純物n膨拡散層5が形成さ
れている。この領域にはp形基板1より空乏層が延びて
くるので、ドレイン端の電界集中が緩和され、耐圧向上
に寄与する。さらに、本実施例では、上記低濃度領域5
の抵抗による相互コンダクタンスの低下を防ぐために、
低濃度領域5の下部には不純物濃度が10” ’ cm
−”以上の低抵抗n影領域6が形成されている。なお、
低濃度n形層5と高濃度n形層6とを合わせた拡散層深
さdは短チヤネル効果による特性劣化を避けるため0.
5μm以下にすることが望ましい。
第3図は低濃度n影領域4,5の不純物濃度NとMO5
FE!Tのコンダクタンスgmとの関係を示すも(3) のである。第1図に示す従来構造では第3図の特性Iの
ようにn影領域4の不純物濃度Nが低下するとともに相
互コンダクタンスgmは低下してくるが、本発明による
構造では第3図の特性■のようにn影領域5の不純物濃
度が低下しても相互コンダクタンスの低下はごくわずか
である。
FE!Tのコンダクタンスgmとの関係を示すも(3) のである。第1図に示す従来構造では第3図の特性Iの
ようにn影領域4の不純物濃度Nが低下するとともに相
互コンダクタンスgmは低下してくるが、本発明による
構造では第3図の特性■のようにn影領域5の不純物濃
度が低下しても相互コンダクタンスの低下はごくわずか
である。
本発明による第2の実施例を第4図に示す。本実施例で
は、ソース・ドレインの下部にシリサイドやタングステ
ン、モリブデン等の金属による低抵抗体7が形成されて
おり、この上部には高濃度n形の多結晶シリコン層8.
及び高耐圧化のための低濃度n影領域9が形成されてい
る。さらに、低抵抗体7の周辺はすべてn影領域10で
囲まれている。シリサイドや金属による低抵抗体7の抵
抗は10Ω/口以下で非常に小さく、ソース・ドレイン
抵抗増加による相互コンダクタンスの低下は避けられる
。
は、ソース・ドレインの下部にシリサイドやタングステ
ン、モリブデン等の金属による低抵抗体7が形成されて
おり、この上部には高濃度n形の多結晶シリコン層8.
及び高耐圧化のための低濃度n影領域9が形成されてい
る。さらに、低抵抗体7の周辺はすべてn影領域10で
囲まれている。シリサイドや金属による低抵抗体7の抵
抗は10Ω/口以下で非常に小さく、ソース・ドレイン
抵抗増加による相互コンダクタンスの低下は避けられる
。
第5図は本発明による第3の実施例である。本実施例で
はソース・ドレインの下部が高濃度n影領域11になっ
ており、その上部には高耐圧化の(4) ための低濃度n影領域12と低抵抗化のためのシリサイ
ドや金属層13が形成されている。ここで高濃度n影領
域11は低濃度n影領域によるソース・ドレイン抵抗の
増加を抑えるための働きをしている。
はソース・ドレインの下部が高濃度n影領域11になっ
ており、その上部には高耐圧化の(4) ための低濃度n影領域12と低抵抗化のためのシリサイ
ドや金属層13が形成されている。ここで高濃度n影領
域11は低濃度n影領域によるソース・ドレイン抵抗の
増加を抑えるための働きをしている。
次に本発明による高性能MO5FETの製造プロセスに
ついて述べる。第6図はその製造プロセスを示す実施例
である。まず、p形シリコン基板1の表面にアイソレー
ション用の0.5〜1.0μmの厚い5unI2膜20
を形成し、さらに厚さ5〜500mの薄いゲート酸化膜
21およびゲート電極22を形成する。なお、ゲート電
極22の上部には後述するソース・ドレイン形成のため
のイオン打ち込みする不純物のストッパーとして厚さ0
.1〜0.3pmの比較的厚い5i02膜やPSG膜2
3を形成しておく(第6図A)。次にn形不純物を高エ
ネルギーでイオン打ち込みし、シリコン基板内部に高濃
度n影領域24を形成する。この時、ひ素をイオン打ち
込みする場合には例えば200KeV以上の打ち込みエ
ネルギーで101′〜(5) 10”am−”の量のイオン打ち込みをすればよい。次
に同じくn形不純物を100key以下の打ち込みエネ
ルギーで10”〜10”cm ”程度イオン打ち込みし
、低濃度n影領域25を形成する(第6図B)。次に、
化学気相堆積法(CVD法)により5in2膜やPSG
膜を0.1〜0.3μ騰堆積し、その後、異方性のドラ
イエツチングによりゲート電極の側壁部にスペーサ26
を形成する(第6図C)。その後、n形不純物を101
s〜101” c■−2イオン打ち込みして、高濃度n
影領域27を形成する(第6図D)。最後に、PSG膜
による表面保護膜28と電極孔、電極29を形成して、
目的とする高性能MO5FBTの構造を実現する(第6
図E)。
ついて述べる。第6図はその製造プロセスを示す実施例
である。まず、p形シリコン基板1の表面にアイソレー
ション用の0.5〜1.0μmの厚い5unI2膜20
を形成し、さらに厚さ5〜500mの薄いゲート酸化膜
21およびゲート電極22を形成する。なお、ゲート電
極22の上部には後述するソース・ドレイン形成のため
のイオン打ち込みする不純物のストッパーとして厚さ0
.1〜0.3pmの比較的厚い5i02膜やPSG膜2
3を形成しておく(第6図A)。次にn形不純物を高エ
ネルギーでイオン打ち込みし、シリコン基板内部に高濃
度n影領域24を形成する。この時、ひ素をイオン打ち
込みする場合には例えば200KeV以上の打ち込みエ
ネルギーで101′〜(5) 10”am−”の量のイオン打ち込みをすればよい。次
に同じくn形不純物を100key以下の打ち込みエネ
ルギーで10”〜10”cm ”程度イオン打ち込みし
、低濃度n影領域25を形成する(第6図B)。次に、
化学気相堆積法(CVD法)により5in2膜やPSG
膜を0.1〜0.3μ騰堆積し、その後、異方性のドラ
イエツチングによりゲート電極の側壁部にスペーサ26
を形成する(第6図C)。その後、n形不純物を101
s〜101” c■−2イオン打ち込みして、高濃度n
影領域27を形成する(第6図D)。最後に、PSG膜
による表面保護膜28と電極孔、電極29を形成して、
目的とする高性能MO5FBTの構造を実現する(第6
図E)。
第7図は本発明による高性能MO5FII!Tで構成し
た相補形MO8(CMO5)の断面構造を示すものであ
る。
た相補形MO8(CMO5)の断面構造を示すものであ
る。
シリコン基板39の表面にn形つェル34とp形つェル
38が形成され、それぞれのウェルの中にpチャネルM
O5FET30とnチャネルMO5Ft!T31とが形
成されている。pチャネルMO5FII!Tはゲート電
極(6) 33、高濃度P形波散層31.低濃度p形拡散層32で
形成されており、nチャネルMO5FHTはゲート電極
35.高濃度n形拡散層36.低濃度n形拡散層37と
で形成されている。
38が形成され、それぞれのウェルの中にpチャネルM
O5FET30とnチャネルMO5Ft!T31とが形
成されている。pチャネルMO5FII!Tはゲート電
極(6) 33、高濃度P形波散層31.低濃度p形拡散層32で
形成されており、nチャネルMO5FHTはゲート電極
35.高濃度n形拡散層36.低濃度n形拡散層37と
で形成されている。
本発明によれば、サブミクロン領域のチャネル長をもつ
微細化MO3FE!Tが高耐圧でかつ相互コンダクタン
スが大きくでき、高速で高集積化が可能な大規模集積回
路が実現できる。
微細化MO3FE!Tが高耐圧でかつ相互コンダクタン
スが大きくでき、高速で高集積化が可能な大規模集積回
路が実現できる。
第1WIは従来構造の縦断面図、第2図、第4図。
第5図、第6図、第7図は本発明の実施例の縦断面構造
図、第3図はMOSFETの特性図である。 1.39・・・シリコン基板、3,6,8,11゜24
.27,36・・・高濃度n影領域、4,5,9゜12
.25,37・・・低濃度n影領域、2.2’ 。 23.33,35・・・ゲート電極、7.13・・・シ
リサイドまたは金属、20,21,23,26゜28・
・・絶縁膜、29・・・金属電極、34.38・・・ウ
ェル、30・・・PチャネルMO5FII!T、31・
・・nチャネ(7) ルMO3FHT。 (8)
図、第3図はMOSFETの特性図である。 1.39・・・シリコン基板、3,6,8,11゜24
.27,36・・・高濃度n影領域、4,5,9゜12
.25,37・・・低濃度n影領域、2.2’ 。 23.33,35・・・ゲート電極、7.13・・・シ
リサイドまたは金属、20,21,23,26゜28・
・・絶縁膜、29・・・金属電極、34.38・・・ウ
ェル、30・・・PチャネルMO5FII!T、31・
・・nチャネ(7) ルMO3FHT。 (8)
Claims (1)
- 1、第1導電形の半導体基板と、その上に形成された薄
いゲート絶縁膜とゲート電極を有する絶縁ゲート電界効
果トランジスタにおいて、第2導電形のソース・ドレイ
ン領域のうちゲート電極に隣接する表面部分の不純物濃
度が他のソース・ドレイン領域の不純物濃度よりも低く
、かつ、上記低不純物濃度領域の下部に第2導電形の高
濃度不純物領域(又はシリサイドや金属から成る低抵抗
体)が形成されていることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10837284A JPS60253272A (ja) | 1984-05-30 | 1984-05-30 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10837284A JPS60253272A (ja) | 1984-05-30 | 1984-05-30 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60253272A true JPS60253272A (ja) | 1985-12-13 |
Family
ID=14483100
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10837284A Pending JPS60253272A (ja) | 1984-05-30 | 1984-05-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60253272A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07282163A (ja) * | 1994-10-21 | 1995-10-27 | Hitachi Ltd | 取引媒体による取引方式 |
-
1984
- 1984-05-30 JP JP10837284A patent/JPS60253272A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07282163A (ja) * | 1994-10-21 | 1995-10-27 | Hitachi Ltd | 取引媒体による取引方式 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2585331B2 (ja) | 高耐圧プレーナ素子 | |
JPH0620132B2 (ja) | 電界効果トランジスタ | |
JPH01205470A (ja) | 半導体装置およびその製造方法 | |
JPH1126758A (ja) | トレンチ型mos半導体装置およびその製造方法 | |
US7074657B2 (en) | Low-power multiple-channel fully depleted quantum well CMOSFETs | |
JPS634683A (ja) | 電界効果トランジスタ | |
JPS6124833B2 (ja) | ||
JPS62156873A (ja) | 半導体装置 | |
JPS6344768A (ja) | 電界効果型トランジスタ及びその製造方法 | |
US4506279A (en) | Metal-oxide-semiconductor device with bilayered source and drain | |
JP2755247B2 (ja) | 半導体装置 | |
JP2006173438A (ja) | Mos型半導体装置の製法 | |
JPH0656855B2 (ja) | 絶縁ゲ−ト型電界効果トランジスタ | |
JPS60253272A (ja) | 半導体装置 | |
JPS63217664A (ja) | Misfet及びその製造方法 | |
JPS5961070A (ja) | 絶縁ゲ−ト型電界効果半導体装置 | |
JPS6115369A (ja) | 半導体装置及びその製造方法 | |
JP2004022555A (ja) | 絶縁ゲート型電界効果トランジスタおよびその製造方法 | |
JPS5868979A (ja) | 半導体装置 | |
JPS63305566A (ja) | 半導体装置およびその製造方法 | |
JPS58157169A (ja) | 半導体装置 | |
JPS62101074A (ja) | 半導体装置 | |
JPH07326739A (ja) | 絶縁ゲート型電界効果トランジスタ | |
JPS59175161A (ja) | 絶縁ゲ−ト半導体装置とその製造方法 | |
JPS6230374A (ja) | 半導体装置 |