JPS60253272A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60253272A JPS60253272A JP10837284A JP10837284A JPS60253272A JP S60253272 A JPS60253272 A JP S60253272A JP 10837284 A JP10837284 A JP 10837284A JP 10837284 A JP10837284 A JP 10837284A JP S60253272 A JPS60253272 A JP S60253272A
- Authority
- JP
- Japan
- Prior art keywords
- concentration
- drain
- low
- source
- regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims 3
- 239000012535 impurity Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 2
- 239000000463 material Substances 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 8
- 230000005684 electric field Effects 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は高集積化、高速化が可能でかつ信頼度が高い絶
縁ゲート形電界効果トランジスタ（以下ＭＯ３ＦＨＴと
略記する）に関する。
縁ゲート形電界効果トランジスタ（以下ＭＯ３ＦＨＴと
略記する）に関する。
ＭＯＳＦＥＴはチャネル長が短くなるとソース・ドレ（
１） イン間の耐圧が劣化するため、第１図に示すようにソー
ス・ドレイン拡散層３のゲート電極２に接する領域に低
不純物濃度層４を形成してドレイン近傍の電界を緩和し
耐圧を向上させる方法が採られている（特開昭５１−６
８７７６号）。しかし、このような構造では低不純物濃
度領域の抵抗がソース・ドレイン抵抗となって働き、
ＭＯＳＦＥＴの相互コンダクタンスを低減させるため、
ＭＯＳＦＥＴの高速動作の支障となる。
１） イン間の耐圧が劣化するため、第１図に示すようにソー
ス・ドレイン拡散層３のゲート電極２に接する領域に低
不純物濃度層４を形成してドレイン近傍の電界を緩和し
耐圧を向上させる方法が採られている（特開昭５１−６
８７７６号）。しかし、このような構造では低不純物濃
度領域の抵抗がソース・ドレイン抵抗となって働き、
ＭＯＳＦＥＴの相互コンダクタンスを低減させるため、
ＭＯＳＦＥＴの高速動作の支障となる。
本発明の目的は、上記従来、技術の問題点を解決し、相
互コンダクタンスが大きく、かつソース・ドレイン間耐
圧が高い高集積形ＭＯ５ＦＥＴの構造を提供することに
ある。
互コンダクタンスが大きく、かつソース・ドレイン間耐
圧が高い高集積形ＭＯ５ＦＥＴの構造を提供することに
ある。
上記目的を達成するために、本発明ではＭＯＳＦＥＴに
おけるソース・ドレインの低不純物濃度領域の下部にソ
ース・ドレインと同じ導電形の高濃度不純物領域を形成
し、ソース・ドレイン抵抗の低減を図ってＭＯＳＦＥＴ
の相互コンダクタンスの低下を防（２） ぐことを特徴としている。
おけるソース・ドレインの低不純物濃度領域の下部にソ
ース・ドレインと同じ導電形の高濃度不純物領域を形成
し、ソース・ドレイン抵抗の低減を図ってＭＯＳＦＥＴ
の相互コンダクタンスの低下を防（２） ぐことを特徴としている。
以下本発明の説明を実施例を用いて行なう。
本発明による第１の実施例を第２図に示す。実施例では
ｎチャネルＭＯ５ＦＥＴを例にとって説明する。
ｎチャネルＭＯ５ＦＥＴを例にとって説明する。
ソース・ドレイン間の耐圧向上のために、ゲート電極２
と接する領域に深さが０．３μｍ以下で不純物濃度が１
６″６〜１０”ａｍ”の低不純物ｎ膨拡散層５が形成さ
れている。この領域にはｐ形基板１より空乏層が延びて
くるので、ドレイン端の電界集中が緩和され、耐圧向上
に寄与する。さらに、本実施例では、上記低濃度領域５
の抵抗による相互コンダクタンスの低下を防ぐために、
低濃度領域５の下部には不純物濃度が１０” ’ ｃｍ
−”以上の低抵抗ｎ影領域６が形成されている。なお、
低濃度ｎ形層５と高濃度ｎ形層６とを合わせた拡散層深
さｄは短チヤネル効果による特性劣化を避けるため０．
５μｍ以下にすることが望ましい。
と接する領域に深さが０．３μｍ以下で不純物濃度が１
６″６〜１０”ａｍ”の低不純物ｎ膨拡散層５が形成さ
れている。この領域にはｐ形基板１より空乏層が延びて
くるので、ドレイン端の電界集中が緩和され、耐圧向上
に寄与する。さらに、本実施例では、上記低濃度領域５
の抵抗による相互コンダクタンスの低下を防ぐために、
低濃度領域５の下部には不純物濃度が１０” ’ ｃｍ
−”以上の低抵抗ｎ影領域６が形成されている。なお、
低濃度ｎ形層５と高濃度ｎ形層６とを合わせた拡散層深
さｄは短チヤネル効果による特性劣化を避けるため０．
５μｍ以下にすることが望ましい。
第３図は低濃度ｎ影領域４，５の不純物濃度ＮとＭＯ５
ＦＥ！Ｔのコンダクタンスｇｍとの関係を示すも（３） のである。第１図に示す従来構造では第３図の特性Ｉの
ようにｎ影領域４の不純物濃度Ｎが低下するとともに相
互コンダクタンスｇｍは低下してくるが、本発明による
構造では第３図の特性■のようにｎ影領域５の不純物濃
度が低下しても相互コンダクタンスの低下はごくわずか
である。
ＦＥ！Ｔのコンダクタンスｇｍとの関係を示すも（３） のである。第１図に示す従来構造では第３図の特性Ｉの
ようにｎ影領域４の不純物濃度Ｎが低下するとともに相
互コンダクタンスｇｍは低下してくるが、本発明による
構造では第３図の特性■のようにｎ影領域５の不純物濃
度が低下しても相互コンダクタンスの低下はごくわずか
である。
本発明による第２の実施例を第４図に示す。本実施例で
は、ソース・ドレインの下部にシリサイドやタングステ
ン、モリブデン等の金属による低抵抗体７が形成されて
おり、この上部には高濃度ｎ形の多結晶シリコン層８．
及び高耐圧化のための低濃度ｎ影領域９が形成されてい
る。さらに、低抵抗体７の周辺はすべてｎ影領域１０で
囲まれている。シリサイドや金属による低抵抗体７の抵
抗は１０Ω／口以下で非常に小さく、ソース・ドレイン
抵抗増加による相互コンダクタンスの低下は避けられる
。
は、ソース・ドレインの下部にシリサイドやタングステ
ン、モリブデン等の金属による低抵抗体７が形成されて
おり、この上部には高濃度ｎ形の多結晶シリコン層８．
及び高耐圧化のための低濃度ｎ影領域９が形成されてい
る。さらに、低抵抗体７の周辺はすべてｎ影領域１０で
囲まれている。シリサイドや金属による低抵抗体７の抵
抗は１０Ω／口以下で非常に小さく、ソース・ドレイン
抵抗増加による相互コンダクタンスの低下は避けられる
。
第５図は本発明による第３の実施例である。本実施例で
はソース・ドレインの下部が高濃度ｎ影領域１１になっ
ており、その上部には高耐圧化の（４） ための低濃度ｎ影領域１２と低抵抗化のためのシリサイ
ドや金属層１３が形成されている。ここで高濃度ｎ影領
域１１は低濃度ｎ影領域によるソース・ドレイン抵抗の
増加を抑えるための働きをしている。
はソース・ドレインの下部が高濃度ｎ影領域１１になっ
ており、その上部には高耐圧化の（４） ための低濃度ｎ影領域１２と低抵抗化のためのシリサイ
ドや金属層１３が形成されている。ここで高濃度ｎ影領
域１１は低濃度ｎ影領域によるソース・ドレイン抵抗の
増加を抑えるための働きをしている。
次に本発明による高性能ＭＯ５ＦＥＴの製造プロセスに
ついて述べる。第６図はその製造プロセスを示す実施例
である。まず、ｐ形シリコン基板１の表面にアイソレー
ション用の０．５〜１．０μｍの厚い５ｕｎＩ２膜２０
を形成し、さらに厚さ５〜５００ｍの薄いゲート酸化膜
２１およびゲート電極２２を形成する。なお、ゲート電
極２２の上部には後述するソース・ドレイン形成のため
のイオン打ち込みする不純物のストッパーとして厚さ０
．１〜０．３ｐｍの比較的厚い５ｉ０２膜やＰＳＧ膜２
３を形成しておく（第６図Ａ）。次にｎ形不純物を高エ
ネルギーでイオン打ち込みし、シリコン基板内部に高濃
度ｎ影領域２４を形成する。この時、ひ素をイオン打ち
込みする場合には例えば２００ＫｅＶ以上の打ち込みエ
ネルギーで１０１′〜（５） １０”ａｍ−”の量のイオン打ち込みをすればよい。次
に同じくｎ形不純物を１００ｋｅｙ以下の打ち込みエネ
ルギーで１０”〜１０”ｃｍ ”程度イオン打ち込みし
、低濃度ｎ影領域２５を形成する（第６図Ｂ）。次に、
化学気相堆積法（ＣＶＤ法）により５ｉｎ２膜やＰＳＧ
膜を０．１〜０．３μ騰堆積し、その後、異方性のドラ
イエツチングによりゲート電極の側壁部にスペーサ２６
を形成する（第６図Ｃ）。その後、ｎ形不純物を１０１
ｓ〜１０１” ｃ■−２イオン打ち込みして、高濃度ｎ
影領域２７を形成する（第６図Ｄ）。最後に、ＰＳＧ膜
による表面保護膜２８と電極孔、電極２９を形成して、
目的とする高性能ＭＯ５ＦＢＴの構造を実現する（第６
図Ｅ）。
ついて述べる。第６図はその製造プロセスを示す実施例
である。まず、ｐ形シリコン基板１の表面にアイソレー
ション用の０．５〜１．０μｍの厚い５ｕｎＩ２膜２０
を形成し、さらに厚さ５〜５００ｍの薄いゲート酸化膜
２１およびゲート電極２２を形成する。なお、ゲート電
極２２の上部には後述するソース・ドレイン形成のため
のイオン打ち込みする不純物のストッパーとして厚さ０
．１〜０．３ｐｍの比較的厚い５ｉ０２膜やＰＳＧ膜２
３を形成しておく（第６図Ａ）。次にｎ形不純物を高エ
ネルギーでイオン打ち込みし、シリコン基板内部に高濃
度ｎ影領域２４を形成する。この時、ひ素をイオン打ち
込みする場合には例えば２００ＫｅＶ以上の打ち込みエ
ネルギーで１０１′〜（５） １０”ａｍ−”の量のイオン打ち込みをすればよい。次
に同じくｎ形不純物を１００ｋｅｙ以下の打ち込みエネ
ルギーで１０”〜１０”ｃｍ ”程度イオン打ち込みし
、低濃度ｎ影領域２５を形成する（第６図Ｂ）。次に、
化学気相堆積法（ＣＶＤ法）により５ｉｎ２膜やＰＳＧ
膜を０．１〜０．３μ騰堆積し、その後、異方性のドラ
イエツチングによりゲート電極の側壁部にスペーサ２６
を形成する（第６図Ｃ）。その後、ｎ形不純物を１０１
ｓ〜１０１” ｃ■−２イオン打ち込みして、高濃度ｎ
影領域２７を形成する（第６図Ｄ）。最後に、ＰＳＧ膜
による表面保護膜２８と電極孔、電極２９を形成して、
目的とする高性能ＭＯ５ＦＢＴの構造を実現する（第６
図Ｅ）。
第７図は本発明による高性能ＭＯ５ＦＩＩ！Ｔで構成し
た相補形ＭＯ８（ＣＭＯ５）の断面構造を示すものであ
る。
た相補形ＭＯ８（ＣＭＯ５）の断面構造を示すものであ
る。
シリコン基板３９の表面にｎ形つェル３４とｐ形つェル
３８が形成され、それぞれのウェルの中にｐチャネルＭ
Ｏ５ＦＥＴ３０とｎチャネルＭＯ５Ｆｔ！Ｔ３１とが形
成されている。ｐチャネルＭＯ５ＦＩＩ！Ｔはゲート電
極（６） ３３、高濃度Ｐ形波散層３１．低濃度ｐ形拡散層３２で
形成されており、ｎチャネルＭＯ５ＦＨＴはゲート電極
３５．高濃度ｎ形拡散層３６．低濃度ｎ形拡散層３７と
で形成されている。
３８が形成され、それぞれのウェルの中にｐチャネルＭ
Ｏ５ＦＥＴ３０とｎチャネルＭＯ５Ｆｔ！Ｔ３１とが形
成されている。ｐチャネルＭＯ５ＦＩＩ！Ｔはゲート電
極（６） ３３、高濃度Ｐ形波散層３１．低濃度ｐ形拡散層３２で
形成されており、ｎチャネルＭＯ５ＦＨＴはゲート電極
３５．高濃度ｎ形拡散層３６．低濃度ｎ形拡散層３７と
で形成されている。
本発明によれば、サブミクロン領域のチャネル長をもつ
微細化ＭＯ３ＦＥ！Ｔが高耐圧でかつ相互コンダクタン
スが大きくでき、高速で高集積化が可能な大規模集積回
路が実現できる。
微細化ＭＯ３ＦＥ！Ｔが高耐圧でかつ相互コンダクタン
スが大きくでき、高速で高集積化が可能な大規模集積回
路が実現できる。
第１ＷＩは従来構造の縦断面図、第２図、第４図。
第５図、第６図、第７図は本発明の実施例の縦断面構造
図、第３図はＭＯＳＦＥＴの特性図である。 １．３９・・・シリコン基板、３，６，８，１１゜２４
．２７，３６・・・高濃度ｎ影領域、４，５，９゜１２
．２５，３７・・・低濃度ｎ影領域、２．２’ 。 ２３．３３，３５・・・ゲート電極、７．１３・・・シ
リサイドまたは金属、２０，２１，２３，２６゜２８・
・・絶縁膜、２９・・・金属電極、３４．３８・・・ウ
ェル、３０・・・ＰチャネルＭＯ５ＦＩＩ！Ｔ、３１・
・・ｎチャネ（７） ルＭＯ３ＦＨＴ。 （８）
図、第３図はＭＯＳＦＥＴの特性図である。 １．３９・・・シリコン基板、３，６，８，１１゜２４
．２７，３６・・・高濃度ｎ影領域、４，５，９゜１２
．２５，３７・・・低濃度ｎ影領域、２．２’ 。 ２３．３３，３５・・・ゲート電極、７．１３・・・シ
リサイドまたは金属、２０，２１，２３，２６゜２８・
・・絶縁膜、２９・・・金属電極、３４．３８・・・ウ
ェル、３０・・・ＰチャネルＭＯ５ＦＩＩ！Ｔ、３１・
・・ｎチャネ（７） ルＭＯ３ＦＨＴ。 （８）
Claims (1)
- １、第１導電形の半導体基板と、その上に形成された薄
いゲート絶縁膜とゲート電極を有する絶縁ゲート電界効
果トランジスタにおいて、第２導電形のソース・ドレイ
ン領域のうちゲート電極に隣接する表面部分の不純物濃
度が他のソース・ドレイン領域の不純物濃度よりも低く
、かつ、上記低不純物濃度領域の下部に第２導電形の高
濃度不純物領域（又はシリサイドや金属から成る低抵抗
体）が形成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10837284A JPS60253272A (ja) | 1984-05-30 | 1984-05-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10837284A JPS60253272A (ja) | 1984-05-30 | 1984-05-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60253272A true JPS60253272A (ja) | 1985-12-13 |
Family
ID=14483100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10837284A Pending JPS60253272A (ja) | 1984-05-30 | 1984-05-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60253272A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07282163A (ja) * | 1994-10-21 | 1995-10-27 | Hitachi Ltd | 取引媒体による取引方式 |
-
1984
- 1984-05-30 JP JP10837284A patent/JPS60253272A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07282163A (ja) * | 1994-10-21 | 1995-10-27 | Hitachi Ltd | 取引媒体による取引方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2585331B2 (ja) | 高耐圧プレーナ素子 | |
| JPH0620132B2 (ja) | 電界効果トランジスタ | |
| JPH01205470A (ja) | 半導体装置およびその製造方法 | |
| JPH1126758A (ja) | トレンチ型ｍｏｓ半導体装置およびその製造方法 | |
| US7074657B2 (en) | Low-power multiple-channel fully depleted quantum well CMOSFETs | |
| JPS634683A (ja) | 電界効果トランジスタ | |
| JPS6124833B2 (ja) | ||
| JPS62156873A (ja) | 半導体装置 | |
| JPH0237777A (ja) | 縦型電界効果トランジスタ | |
| JPS6344768A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| US4506279A (en) | Metal-oxide-semiconductor device with bilayered source and drain | |
| JP2755247B2 (ja) | 半導体装置 | |
| JP2006173438A (ja) | Ｍｏｓ型半導体装置の製法 | |
| JPH0465549B2 (ja) | ||
| JPH0656855B2 (ja) | 絶縁ゲ−ト型電界効果トランジスタ | |
| JPS60253272A (ja) | 半導体装置 | |
| JPS63217664A (ja) | Ｍｉｓｆｅｔ及びその製造方法 | |
| JPS5961070A (ja) | 絶縁ゲ−ト型電界効果半導体装置 | |
| JP2004022555A (ja) | 絶縁ゲート型電界効果トランジスタおよびその製造方法 | |
| JPS5868979A (ja) | 半導体装置 | |
| JPS63305566A (ja) | 半導体装置およびその製造方法 | |
| JPS58157169A (ja) | 半導体装置 | |
| JPS62101074A (ja) | 半導体装置 | |
| JPH07326739A (ja) | 絶縁ゲート型電界効果トランジスタ | |
| JPS59175161A (ja) | 絶縁ゲ−ト半導体装置とその製造方法 |