JP3888997B2 - 半導体装置 - Google Patents

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Description

本発明は、高耐圧特性を有しながらオン抵抗を低くできる横型半導体装置に関する。
高耐圧特性を確保しつつ、よりオン抵抗を低減させるために、従来から様々な構造のＭＯＳ型トランジスタ（横型半導体装置）が提案されている（例えば、特許文献１）。図８に断面図で示すＭＯＳ型トランジスタ８００（以下、半導体装置８００という）は、その一例である。
図８に示す半導体装置８００は、Ｐ型半導体基板８１０、ソース電極８０７、ドレイン電極８０５、ゲート絶縁膜８１４、ゲート電極８０９、絶縁膜８１２で構成されている。Ｐ型半導体基板８１０の内部には、Ｎ型の延長ドレイン領域８０２、Ｎ型高濃度ドレイン領域８０３、Ｐ型埋め込み領域８０４ａ、８０４ｂ、アンチパンチスルー領域８０８、Ｎ型ソース領域８０１、及び、Ｐ型基板コンタクト領域８０６が形成されている。
Ｐ型半導体基板８１０の内部に、互いに隣接して形成されたＮ型ソース領域８０１とＰ型基板コンタクト領域８０６は、その境界付近の上面でソース電極８０７の下面と接している。アンチパンチスルー領域８０８は、Ｐ型半導体基板８１０よりもＰ型不純物濃度が高い領域であって、Ｎ型ソース領域８０１とＰ型基板コンタクト領域８０６とを囲むように形成されている。
Ｎ型高濃度ドレイン領域８０３は、延長ドレイン領域８０２の内部に形成されており、その上面がドレイン電極８０５の下面と接続されている。Ｎ型高濃度ドレイン領域８０３のＮ型不純物濃度は、延長ドレイン領域８０２のＮ型不純物濃度よりも高くなっている。Ｐ型半導体基板８１０の表面においてソース電極８０７とドレイン電極８０５とが形成されていない領域は、ゲート絶縁膜８１４及び絶縁膜８１２によって覆われている。
ゲート電極８０９は、延長ドレイン領域８０２とアンチパンチスルー領域８０８の間のＰ型半導体基板８１０の上方に、ゲート絶縁膜８１４を介して形成されている。ゲート電極８０９に所定の大きさの電圧を印加すると、アンチパンチスルー領域８０８と延長ドレイン領域８０２との間のＰ型半導体基板８１０の表面にチャネル領域８１１が形成される。
延長ドレイン領域８０２の内部に形成されたＰ型埋め込み領域８０４ａ、８０４ｂは、図示していない断面においてＰ型半導体基板８１０に接続されている。よってＰ型埋め込み領域８０４ａ、８０４ｂは、Ｐ型半導体基板８１０と同じ基準電位になっている。
ドレイン電極８０５に高電圧が印加され、ゲート電極８０９には所定の大きさのゲート電圧が印加されていないオフ時には、Ｐ型半導体基板８１０と延長ドレイン領域８０２、及び、Ｐ型埋め込み領域８０４ａ、８０４ｂと延長ドレイン領域８０２とが逆バイアスになり、これら領域の境界から空乏層が発生する。オフ時に、このような空乏層を発生させることによって、半導体装置８００の高耐圧化が図られる。
一方、ドレイン電極８０５に高電圧が印加され、ゲート電極８０９に所定のゲート電圧が印加されたオン時には、ドレイン電極８０５から、Ｎ型高濃度ドレイン領域８０３、延長ドレイン領域８０２、チャネル領域８１１、アンチパンチスルー領域８０８、及びＮ型ソース領域８０１を経て、ソース電極８０７に電流が流れる。延長ドレイン領域８０２の内部では、図８に破線矢印で示すように、Ｐ型埋め込み領域８０４ａの上側、Ｐ型埋め込み領域８０４ａとＰ型埋め込み領域８０４ｂの間、及び、Ｐ型埋め込み領域８０４ｂの下側を電流が流れる。
延長ドレイン領域８０２の抵抗値は、上記のＰ型埋め込み領域８０４ａの上側、Ｐ型埋め込み領域８０４ａとＰ型埋め込み領域８０４ｂの間、及び、Ｐ型埋め込み領域８０４ｂの下側の各電流通路における抵抗を並列接続した合成抵抗を用いて表すことができる。延長ドレイン領域８０２のＮ型不純物濃度を高くすれば、延長ドレイン領域８０２の抵抗値は低くなり、ひいてはソース電極８０７とドレイン電極８０５の間のオン抵抗を低減させることができる。
上述のように、Ｐ型埋め込み領域８０４ａ、８０４ｂを設けると、Ｐ型埋め込み領域８０４ａ、８０４ｂを設けない場合よりも多くの空乏層を発生させることができる。よって、半導体装置８００では、Ｐ型埋め込み領域８０４ａ、８０４ｂが形成されない場合より延長ドレイン領域８０２のＮ型不純物濃度を高濃度にしても、耐圧特性を維持することができる。よって、半導体装置８００では、Ｐ型埋め込み領域が設けられていない半導体装置と比較して、オン抵抗を低減させることができる。
特開２００２−４３５６２号公報
しかしながら、上記従来の半導体装置８００の低オン抵抗化には、以下に示す理由により限界があった。延長ドレイン領域８０２は、Ｐ型半導体基板８１０の表面からＮ型不純物をイオン注入し、熱拡散させることによって形成される。よって、延長ドレイン領域８０２のＮ型不純物濃度は、その表面付近では所望の濃度であっても、深さが深くなるほど低下する。したがって、延長ドレイン領域８０２の全体が、その上部におけるＮ型不純物濃度で形成されている理想的な半導体装置と比較して、実際に製造できる半導体装置のオン抵抗は高くなっていた。また、オン抵抗を低減させるために、注入するＮ型不純物量を増やして延長ドレイン領域１０２のＮ型不純物濃度を全体的に増加させると、オフ時に発生する空乏層の幅が狭まることになって、高耐圧特性を維持できなくなる。したがって、半導体装置８００では、耐圧特性を維持できる程度までしかＮ型不純物の濃度を増加させられないために、低オン抵抗化には限界があった。
そこで本発明は、高耐圧特性を確保しつつ、オン抵抗をさらに低減できる横型半導体装置を提供することを目的とする。
本発明の半導体装置は、横型半導体装置であって、第１導電型の半導体基板と、半導体基板の内部に形成された第２導電型のソース領域と、半導体基板の内部に形成された第２導電型の延長ドレイン領域と、ソース領域とドレイン領域との間の半導体基板の上方に形成されたゲート電極と、延長ドレイン領域の内部に形成され、延長ドレイン領域よりも第２導電型不純物濃度が高いドレイン領域と、延長ドレイン領域の内部に、延長ドレイン領域の表面から異なる深さで形成された少なくとも２つの第１導電型埋め込み領域と、第１導電型埋め込み領域の間に形成された第２導電型埋め込み領域とを備え、前記第１導電型埋め込み領域と前記第２導電型埋め込み領域の境界における第２導電型不純物濃度よりも、前記第２導電型埋め込み領域の内部における第２導電型不純物濃度が高いことを特徴とする。
延長ドレイン領域の表面から最も浅い位置に形成された第２導電型埋め込み領域における第２導電型不純物の最高濃度は、延長ドレイン領域の表面における第２導電型不純物濃度よりも高いことが望ましい。
第１導電型埋め込み領域は、イオン注入により形成されていてもよい。
また、第２導電型埋め込み領域は、イオン注入により形成されていてもよい。
第２導電型埋め込み領域は、半導体基板と電気的に接続されていてもよい。
また、第１導電型埋め込み領域と第２導電型埋め込み領域との平面形状がほぼ同じになっていてもよい。
本発明の半導体装置は、第２導電型埋め込み領域と第１導電型埋め込み領域との境界付近の第２導電型不純物濃度が、第２導電型埋め込み領域の内部における第２導電型不純物濃度よりも低くなっている。したがって、第２導電型埋め込み領域の、第１導電型埋め込み領域との境界付近の第２導電型不純物濃度が、第２導電型埋め込み領域の内部と同じ高濃度で形成されている場合と比較して、境界から発生する空乏層の幅を大きくできる。よって、空乏層の幅で決められる第２導電型埋め込み領域の厚みを厚くすることができる。第２導電型埋め込み領域の厚みが厚ければ、その内部に保有できる第２導電型不純物量を多く保有できるため、第２導電型埋め込み領域における抵抗値を小さくすることができ、ひいてはオン抵抗を低減させることができる。
また、第２導電型埋め込み領域における第２導電型不純物の最高濃度を、延長ドレイン領域の、第１導電型埋め込み領域及び２導電型埋め込み領域が形成されていない領域の最高濃度よりも高くしておけば、さらにオン抵抗を低減させることができる。半導体基板の表面からイオン注入し熱拡散させることによって延長ドレイン領域を形成する場合、表面における濃度が最も高くなる。よって、第２導電型埋め込み領域の最高濃度を、延長ドレイン領域の表面濃度よりも高くしておけば、オン抵抗をさらに低減させることができる。
第１導電型埋め込み領域が半導体基板と電気的に接続されていれば、第１導電型埋め込み領域と半導体基板とが等電位になるために、第１導電型埋め込み領域と第２導電型埋め込み領域との境界から発生する空乏層の大きさを安定させることができる。
第１導電型埋め込み領域と前記第２導電型埋め込み領域との平面形状が同じであれば、同じレジスト開口パターンを用いて第１導電型埋め込み領域と第２導電型埋め込み領域とを形成することができる。よって、半導体装置の製造工程数が少なくなり、半導体装置の製造に要する時間や、コストを抑制することができる。
図１は、本発明の横型半導体装置であるＭＯＳ型トランジスタ１００（以下、半導体装置１００という。）の断面図である。図１に示す半導体装置１００は、Ｐ型半導体基板１１０、ソース電極１０７、ドレイン電極１０５、ゲート絶縁膜１１４、ゲート電極１０９、絶縁膜１１２で構成されている。Ｐ型半導体基板１１０の内部には、延長ドレイン領域１０２、Ｎ型高濃度ドレイン領域１０３、Ｐ型埋め込み領域１０４ａ、１０４ｂ、Ｎ型埋め込み領域１１３、アンチパンチスルー領域１０８、Ｎ型ソース領域１０１、及び、Ｐ型基板コンタクト領域１０６が形成されている。Ｎ型高濃度ドレイン領域１０３、Ｐ型埋め込み領域１０４ａ、１０４ｂ、及び、Ｎ型埋め込み領域１１３は、延長ドレイン領域１０２の内部に形成されている。
Ｐ型半導体基板１１０のＰ型不純物濃度は、１×１０14〜３×１０14ｃｍ-3程度である。延長ドレイン領域１０２は、Ｐ型半導体基板１１０の表面から３〜１５μｍの深さで形成されている。延長ドレイン領域１０２のＮ型不純物濃度は、１×１０15〜７×１０16ｃｍ-3程度である。
Ｐ型埋め込み領域１０４ａ、１０４ｂは、Ｐ型半導体基板１１０の表面から１〜１０μｍの深さに、１〜２μｍ程度の厚みで形成されている。Ｐ型埋め込み領域１０４ｂは、Ｐ型埋め込み領域１０４ａよりも深い位置に形成されている。Ｐ型埋め込み領域１０４ａ、１０４ｂのＰ型不純物濃度は、１×１０16〜１×１０17ｃｍ-3程度である。
Ｎ型埋め込み領域１１３は、Ｐ型埋め込み領域１０４ａ、１０４ｂの間に形成されている。Ｎ型埋め込み領域１１３のＮ型不純物濃度は、２×１０15〜１×１０18ｃｍ-3程度である。詳細については後述するが、Ｎ型埋め込み領域１１３のＮ型不純物濃度は、Ｐ型埋め込み領域１０４ａ、１０４ｂとの境界から内部に向かうに従って高くなっている。また、Ｎ型埋め込み領域１１３のＮ型不純物の最高濃度は、Ｐ型埋め込み領域１０４ａ、１０４ｂのＰ型不純物濃度の最高濃度よりも高くなっている。
Ｐ型半導体基板１１０の内部に、互いに隣接して形成されたＮ型ソース領域１０１とＰ型基板コンタクト領域１０６は、その境界付近の上面でソース電極１０７の下面と接している。アンチパンチスルー領域１０８は、Ｐ型半導体基板１１０よりもＰ型不純物濃度が高い領域であって、Ｎ型ソース領域１０１とＰ型基板コンタクト領域１０６とを囲むように形成されている。
Ｎ型高濃度ドレイン領域１０３は、延長ドレイン領域１０２の内部に形成されており、その上面がドレイン電極１０５の下面と接続されている。Ｎ型高濃度ドレイン領域１０３のＮ型不純物濃度は、延長ドレイン領域１０２のＮ型不純物濃度よりも高くなっている。Ｐ型半導体基板１１０の表面においてソース電極１０７とドレイン電極１０５とが形成されていない領域は、ゲート絶縁膜１１４及び絶縁膜１１２によって覆われている。
ゲート電極１０９は、延長ドレイン領域１０２とアンチパンチスルー領域１０８の間のＰ型半導体基板１１０の上方に、ゲート絶縁膜１１４を介して形成されている。ゲート電極１０９に所定の大きさの電圧を印加すると、アンチパンチスルー領域１０８と延長ドレイン領域１０２との間のＰ型半導体基板１１０の表面にチャネル領域１１１が形成される。
図２は、図１とは異なる断面における半導体装置１００の断面図である。図２に示すように、Ｐ型埋め込み領域１０４ａ、１０４ｂは、その側面の一部がＰ型半導体基板１１０と接触している。よってＰ型埋め込み領域１０４ａ、１０４ｂは、Ｐ型半導体基板１１０と電気的に接続されて、Ｐ型半導体基板１１０と同じ基準電位になっている。なお、図２において、Ｎ型埋め込み領域１１３もＰ型半導体基板１１０にまで伸びている理由は、Ｐ型埋め込み領域１０４ａ、１０４ｂとＮ型埋め込み領域１１３とを同じレジスト開口パターンで形成しているためである。
ドレイン電極１０５に高電圧が印加され、ゲート電極１０９に所定の大きさのゲート電圧が印加されていないオフ時には、Ｐ型半導体基板１１０と延長ドレイン領域１０２、及び、Ｐ型埋め込み領域１０４ａ、１０４ｂと延長ドレイン領域１０２とが逆バイアスになり、これら領域の境界（接合部）から空乏層が発生する。オフ時には、Ｐ型埋め込み領域１０４ａとの境界から発生する空乏層と、Ｐ型埋め込み領域１０４ｂとの境界から発生する空乏層とによって、Ｎ型埋め込み領域１１３は完全に空乏化する。空乏層には電流が流れないために、空乏層を発生させることによって、半導体装置１００の高耐圧化が図られる。
一方、ドレイン電極１０５に高電圧が印加され、ゲート電極１０９に所定のゲート電圧が印加されたオン時には、ドレイン電極１０５から、Ｎ型高濃度ドレイン領域１０３、延長ドレイン領域１０２、チャネル領域１１１、アンチパンチスルー領域１０８、及びＮ型ソース領域１０１を経て、ソース電極１０７に電流が流れる。延長ドレイン領域１０２の内部では、図１に破線矢印で示すように、Ｐ型埋め込み領域１０４ａの上側、Ｎ型埋め込み領域１１３、及び、Ｐ型埋め込み領域１０４ｂの下側を電流が流れる。
延長ドレイン領域１０２の抵抗値は、上記のＰ型埋め込み領域１０４ａの上側、Ｎ型埋め込み領域１１３、及び、Ｐ型埋め込み領域１０４ｂの下側の各電流通路における抵抗を並列接続した合成抵抗値で表すことができる。
次に、本発明の半導体装置の製造方法の一例を、図３を参照しながら説明する。図３（ａ）に示すように、まず、Ｐ型半導体基板１１０に加速エネルギー１５０ｋｅＶ、ドーズ量９．５×１０12ｃｍ-2でリンイオンを注入する。その後、７００分間１２００℃の温度で熱処理を行うことによって、注入したイオンを熱拡散させ、深さが９μｍの延長ドレイン領域１０２を形成する。また、ボロンイオンを数百ｋｅＶ程度で注入して、アンチパンチスルー領域１０８を形成する。
次に、図３（ｂ）に示すように、Ｐ型半導体基板１１０の表面にレジスト開口パターン３００を形成し、加速エネルギー２．５ＭｅＶ、ドーズ量４．４×１０12ｃｍ-2でボロンイオンの注入し、Ｐ型イオン注入層３０４ｂを形成する。ついで、図３（ｃ）に示すように、加速エネルギー３ＭｅＶ、ドーズ量８．０×１０12ｃｍ-2でリンイオンを注入して、Ｎ型イオン注入層３１３を形成する。加速エネルギーは、Ｎ型埋め込み領域１１３におけるＮ型不純物濃度を最も高くしたい位置にＮ型イオン注入層３１３が形成されるよう選択される。さらに、図４（ａ）に示すように、加速エネルギー７５０ｋｅＶ、ドーズ量３．７×１０12ｃｍ-2でボロンイオンを注入して、Ｐ型イオン注入層３０４ａを形成する。
次に、レジスト開口パターン３００を除去する。続いて、１０００℃の温度で２０分間熱処理を行うことによって、Ｐ型イオン注入層３０４ａ、３０４ｂ、及びＮ型イオン注入層３１３からイオンを拡散させ、Ｐ型埋め込み領域１０４ａ、１０４ｂ及び、Ｎ型埋め込み領域１１３を形成する。
次に、図４（ｂ）に示すようにゲート絶縁膜１１４を形成し、ゲート絶縁膜１１４の表面にポリシリコンを材料とするゲート電極１０９を形成する。続いて、砒素イオンを５０ｋｅＶ程度のエネルギーで注入してＮ型高濃度ドレイン領域１０３及びＮ型ソース領域１０１を形成する。また、ボロンイオンを５０ｋｅＶ程度のエネルギーで注入して、Ｐ型基板コンタクト領域１０６を形成する。次にＰ型半導体基板１１０の表面全体に、絶縁膜１１２を形成する。次に、図４（ｃ）に示すように絶縁膜１１２にコンタクト窓４０５、４０７を形成する。最後に、コンタクト窓４０５にドレイン電極１０５、コンタクト窓４０７にソース電極１０７をそれぞれ形成すると、本発明の半導体装置１００が完成する。
図５は、図１に示す本発明の半導体装置１００のＧ−Ｇ’面におけるＮ型不純物、Ｐ型不純物、及び、合成キャリアの濃度分布のシミュレーション結果を示している。図５の縦軸は、Ｐ型及びＮ型の不純物濃度（単位：ｃｍ-3）を、横軸は、延長ドレイン領域１０２の表面からの深さを示している。図５において、Ｎ型不純物濃度、Ｐ型不純物濃度、及び、合成キャリア濃度は、それぞれ四角印、菱形印、及び三角印で示されている。
図５の横軸の下に示している領域Ａは、延長ドレイン領域１０２の表面からＰ型埋め込み領域１０４ａの上面までの領域を示している。領域Ｂは、Ｐ型埋め込み領域１０４ａの上面から下面（Ｎ型埋め込み領域１１３の上面）までを示している。領域Ｃは、Ｎ型埋め込み領域１１３の上面から下面（Ｐ型埋め込み領域１０４ｂの上面）までを示している。領域Ｄは、Ｐ型埋め込み領域１０４ｂの上面から下面までを示している。領域Ｅは、Ｐ型埋め込み領域１０４ｂの下面から延長ドレイン領域１０２の底面までを示している。また、領域Ｆは、延長ドレイン領域１０２の底面よりも下を示している。
一方、図６は、図８に示した半導体装置８００のように、延長ドレイン領域１０２にＮ型埋め込み領域を形成しなかった場合の、Ｎ型不純物、Ｐ型不純物、及び、合成キャリアの濃度分布のシミュレーション結果を示している。図６の縦軸は、Ｐ型及びＮ型の不純物濃度（単位：ｃｍ-3）を、横軸は、延長ドレイン領域１０２の表面からの深さを示している。図６において、Ｎ型不純物濃度、Ｐ型不純物濃度、及び、合成キャリア濃度は、それぞれ四角印、菱形印、三角印で示している。
図６の横軸の下に示している領域Ａ’〜Ｆ’は、それぞれ図５に示した領域Ａ〜Ｆに対応している。ただし、領域Ｃ’は、上側のＰ型埋め込み領域の下面から下側のＰ型埋め込み領域の上面までを示している。
次に、図５と図６とを用いて、本発明のようにＮ型不純物濃度の分布に特徴があるＮ型埋め込み領域１１３を形成した場合と、Ｎ型埋め込み領域１１３を形成しない場合とを比較しながら、本発明の半導体装置１００の特徴を説明する。
図５の領域Ｃに示すように、本発明の半導体装置１００では、Ｎ型埋め込み領域１１３におけるＮ型不純物濃度は、領域Ｃと領域Ｂとの境界、及び、領域Ｃと領域Ｄとの境界から内部に向かうにしたがって徐々に増加し、領域Ｃの中間あたりが最高濃度となっている。一方、図６に示すようにＮ型高濃度領域を形成しない場合には、領域Ｃ’と領域Ｂ’との境界から領域Ｃ’の領域Ｄ’との境界に向けて、Ｎ型不純物濃度は徐々に減少していく。
以下に理由を説明するように、本発明の半導体装置１００は、上述のような分布を有するために、高耐圧特性を維持しながら、よりオン抵抗を低減させることができる。本発明の半導体装置１００では、Ｐ型埋め込み領域１０４ａ、１０４ｂとの境界付近のＮ型埋め込み領域１１３の濃度は低くなっている。Ｐ型埋め込み領域１０４ａ、１０４ｂとの境界付近のＮ型埋め込み領域１１３のＮ型不純物濃度が低ければ、オフ時にＮ型埋め込み領域１１３の上面、及び、Ｎ型埋め込み領域１１３の下面から発生する空乏層の伸びを長くすることができる。耐圧特性を確保するために、Ｎ型埋め込み領域１１３の厚みは、Ｎ型埋め込み領域１１３の上下面から発生する空乏層がオーバーラップする厚みになっている必要があり、空乏層の伸びが長ければ、Ｎ型埋め込み領域１１３の厚みを厚くできる。Ｎ型埋め込み領域１１３の厚みが厚くなると、Ｎ型埋め込み領域１１３の体積が増加する分、内部に存在するＮ型不純物量を増加させられる。Ｎ型不純物量を増加させることによって、Ｎ型埋め込み領域１１３における抵抗値を小さくできるので、本発明の半導体装置１００では、オン抵抗を小さくすることができる。
ただし、図５の領域Ｃと領域Ｂとの境界付近及び、領域Ｃと領域Ｄとの境界付近におけるＮ型不純物の濃度は低いとはいえ、余分にＮ型不純物を注入してＮ型埋め込み領域１１３を形成しているので、図６の領域Ｃ’と領域Ｂ’との境界付近、及び、領域Ｃ’と領域Ｄ’との境界付近よりもＮ型不純物濃度が高くなる。したがって、領域Ｃの幅は、領域Ｃ’の幅よりも狭くしなければ、空乏層をオーバーラップさせることができない。しかしながら、本発明の半導体装置１００では、Ｎ型埋め込み領域１１３の内部のＮ型不純物濃度を高濃度にして、Ｐ型埋め込み領域１０４ａの下面とＰ型埋め込み領域１０４ｂの上面との間の領域に存在するＮ型不純物量を多くしている。
上記のように本発明の半導体装置１００では、空乏層の伸びが大きくなるように、Ｎ型埋め込み領域１１３のＮ型不純物濃度を、Ｐ型埋め込み領域１０４ａ、１０４ｂとの境界付近では低くしている。これにより、Ｎ型埋め込み領域の厚みを確保できるようにしている。Ｎ型埋め込み領域の厚みが厚くなれば、Ｎ型埋め込み領域１１３の内部のＮ型不純物濃度が高い領域の厚みを厚くでき、また、Ｎ型不純物濃度の最高濃度を高くできるので、Ｎ型不純物をより多く確保できる。したがって、本発明のようにＮ型不純物濃度の分布に特徴があるＮ型埋め込み領域１１３を設ければ、半導体装置１００の耐圧特性を確保しながら、オン抵抗を低減させることができる。
本発明の半導体装置１００は、同じレジスト開口パターン３００を用いてＰ型埋め込み領域１０４ａ、１０４ｂとＮ型埋め込み領域１１３とを形成しているので、Ｐ型埋め込み領域１０４ａ、１０４ｂと、Ｎ型埋め込み領域１１３との平面形状がほぼ同じになる。同じレジスト開口パターン３００を用いてＰ型埋め込み領域１０４ａ、１０４ｂとＮ型埋め込み領域１１３とを形成すれば、製造工程数を少なくすることができ、製造に要する時間や、コストを抑制することができる。
なお、上述のように、Ｎ型埋め込み領域１１３を設けると、Ｎ型埋め込み領域１１３を設けない場合と比較して、Ｐ型埋め込み領域１０４ａ、１０４ｂの間隔を狭くすることができる。したがって、下側のＰ型埋め込み領域１０４ｂよりも下の延長ドレイン領域１０２のスペースを大きくすることができる。よって、例えば、図７に示すように、３層のＰ型埋め込み領域１０４ａ、１０４ｂ、１０４ｃを設け、その間にＮ型埋め込み領域１１３ａ、１１３ｂを形成するというように、さらに多層の埋め込み領域を延長ドレイン領域１０２に設け易くなる。Ｎ型埋め込み領域の層数を増やせば、オン抵抗をさらに低減することができる。
また、Ｐ型埋め込み領域の間隔を狭くすると、下側のＰ型埋め込み領域も比較的浅い位置に形成することができる。高いイオン注入量で深い位置に埋め込み領域を形成する場合、注入欠陥の発生が問題になるので、浅い位置に埋め込み領域を形成できることは望ましい。
なお、Ｎ型埋め込み領域１１３におけるＮ型不純物の濃度分布は、図５の領域Ｃに示す分布に限らず、Ｎ型埋め込み領域１１３におけるＮ型不純物濃度が、Ｐ型埋め込み領域１０４ａ、１０４ｂとの境界以外において最高となる分布であればよい。また、延長ドレイン領域１０２の表面から最も浅い位置に形成されたＮ型埋め込み領域１１３のＮ型不純物濃度のピークが、延長ドレイン領域１０２において最も不純物濃度が高い、延長ドレイン領域１０２の表面におけるＮ型不純物濃度よりも高くなっていることが望ましい。また、Ｎ型埋め込み領域１１３のＮ型不純物濃度の最高濃度は、隣接して形成されているＰ型埋め込み領域１０４ａ、１０４ｂのＰ型不純物濃度の最高濃度よりも高くなっていることが望ましい。
なお、上記実施形態では、図２を用いて説明したように、Ｐ型埋め込み領域１０４ａ、１０４ｂをＰ型半導体基板１１０と電気的に接続して等電位にしているが、Ｐ型埋め込み領域１０４ａ、１０４ｂは、Ｐ型半導体基板１１０から浮遊状態であってもよい。ただし、浮遊状態であると、形成される空乏層の大きさが安定しないおそれがあるため、Ｐ型埋め込み領域１０４ａ、１０４ｂとＰ型半導体基板１１０とを電気的に接続しておくことが望ましい。
なお、上記実施形態に係る半導体装置は、Ｐ型半導体基板にＮ型のドレイン領域及びソース領域が形成されたＮＭＯＳであるが、Ｎ型半導体基板にＰ型のドレイン領域及びソース領域が形成されたＰＭＯＳでも、同様の効果を得ることができる。ＰＭＯＳの場合には、半導体基板に形成される各領域の導電型をＮＭＯＳの場合と逆にして、Ｎ型埋め込み領域の間に形成されたＰ型埋め込み領域の分布に特徴を持たせるとよい。
本発明の半導体装置は、上記構成を有し、低いオン抵抗と高耐圧特性とを兼ね備えた半導体装置として、パワー半導体素子等の用途に有用である。
本発明の半導体装置の断面図 図１の半導体装置の別な面における断面図 （ａ）〜（ｃ）は、図１の半導体装置の製造方法を説明する図 （ａ）〜（ｃ）は、図３の続図 図１のＧ−Ｇ’面における不純物濃度分布図 Ｎ型埋め込み領域を形成していない場合の、図１のＧ−Ｇ’面における不純物濃度分布図 本発明の半導体装置の別な例を示す断面図 従来の半導体装置の断面図
符号の説明
１０１ Ｎ型ソース領域
１０２ 延長ドレイン領域
１０３ Ｎ型高濃度ドレイン領域
１０４ａ Ｐ型埋め込み領域
１０４ｂ Ｐ型埋め込み領域
１０５ ドレイン電極
１０６ Ｐ型基板コンタクト領域
１０７ ソース電極
１０８ アンチパンチスルー領域
１０９ ゲート電極
１１０ Ｐ型半導体基板
１１１ チャネル領域
１１２ 絶縁膜
１１３ Ｎ型埋め込み領域
１１４ ゲート絶縁膜

Claims (5)

  1. 横型半導体装置であって、
    第１導電型の半導体基板と、
    前記半導体基板の内部に形成された第２導電型のソース領域と、
    前記半導体基板の内部に形成された第２導電型の延長ドレイン領域と、
    前記ソース領域と前記ドレイン領域との間の前記半導体基板の上方に形成されたゲート電極と、
    前記延長ドレイン領域の内部に形成され、前記延長ドレイン領域よりも第２導電型不純物濃度が高いドレイン領域と、
    前記延長ドレイン領域の内部に、前記延長ドレイン領域の表面から異なる深さで形成された少なくとも２つの第１導電型埋め込み領域と、
    前記第１導電型埋め込み領域の間に形成され、前記延長ドレイン領域よりも第２導電型不純物濃度が高い第２導電型埋め込み領域とを備え、
    前記第２導電型埋め込み領域において第２導電型不純物が最高濃度となる位置は、当該第２導電型埋め込み領域に隣接する二つの前記第１導電型埋め込み領域それぞれにおいて第１導電型不純物が最高濃度となる位置の間に存在し、
    前記第２導電型埋め込み領域において第２導電型不純物濃度は、前記第２導電型不純物が最高濃度となる位置から隣接する二つの前記第１導電型埋め込み領域それぞれに近づくにつれ減少する不純物濃度分布を有することを特徴とする半導体装置。
  2. 前記第１導電型埋め込み領域がイオン注入により形成されていることを特徴とする、請求項１に記載の半導体装置。
  3. 前記第２導電型埋め込み領域がイオン注入により形成されていることを特徴とする、請求項１に記載の半導体装置。
  4. 前記第２導電型埋め込み領域が前記半導体基板と電気的に接続されていることを特徴とする、請求項１に記載の半導体装置。
  5. 前記第１導電型埋め込み領域と前記第２導電型埋め込み領域との平面形状がほぼ同じであることを特徴とする、請求項１に記載の半導体装置。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009515332A (ja) * 2005-11-02 2009-04-09 エヌエックスピー ビー ヴィ 半導体デバイスの製造方法
JP5191132B2 (ja) * 2007-01-29 2013-04-24 三菱電機株式会社 半導体装置
JP2010016180A (ja) * 2008-07-03 2010-01-21 Panasonic Corp 半導体装置
CN102054866B (zh) * 2009-11-05 2012-07-11 上海华虹Nec电子有限公司 横向高压mos器件及其制造方法
CN103123935A (zh) * 2011-11-18 2013-05-29 上海华虹Nec电子有限公司 Nldmos器件及其制造方法
CN106409676A (zh) * 2015-07-29 2017-02-15 中芯国际集成电路制造(北京)有限公司 半导体结构及其制造方法
CN108172623A (zh) * 2018-03-02 2018-06-15 成都信息工程大学 一种高能注入埋层双通道ldmos器件及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6207994B1 (en) * 1996-11-05 2001-03-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
KR100228331B1 (ko) * 1996-12-30 1999-11-01 김영환 반도체 소자의 삼중웰 제조 방법
JP3016762B2 (ja) * 1998-06-25 2000-03-06 松下電子工業株式会社 半導体装置およびその製造方法
JP3448015B2 (ja) 2000-07-26 2003-09-16 松下電器産業株式会社 半導体装置及びその製造方法
US6468847B1 (en) * 2000-11-27 2002-10-22 Power Integrations, Inc. Method of fabricating a high-voltage transistor
US6424007B1 (en) * 2001-01-24 2002-07-23 Power Integrations, Inc. High-voltage transistor with buried conduction layer
JP3546037B2 (ja) * 2001-12-03 2004-07-21 松下電器産業株式会社 半導体装置の製造方法
US6613622B1 (en) * 2002-07-15 2003-09-02 Semiconductor Components Industries Llc Method of forming a semiconductor device and structure therefor

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