CN107180878A - 具有齐纳二极管的半导体元件及其制造方法 - Google Patents

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Abstract

本发明公开了一种具有齐纳二极管的半导体元件及其制造方法，具有齐纳二极管的半导体元件包括：基底；具有第一导电型的阱区，配置于基底中；具有第一导电型的第一杂质区，配置于阱区中；具有第二导电型的第二杂质区，配置于阱区中，第二导电型与第一导电型相反；第三杂质区，配置于阱区中，第一杂质区的一部分与第三杂质区的第一部分重叠，第二杂质区的一部分与第三杂质区的第二部分重叠，且第三杂质区的第三部分配置于第一杂质区与第二杂质区之间；以及第四杂质区和势垒层，配置于基底中，第四杂质区以及势垒层分别从周围以及下方围住阱区。

Description

具有齐纳二极管的半导体元件及其制造方法
技术领域
本发明是有关于一种半导体元件，且特别是有关于一种具有齐纳二极管的半导体元件及其制造方法。
背景技术
一般来说，当电路中包括齐纳二极管时，以反向(reverse)偏压操作齐纳二极管。当施加至齐纳二极管的上述反向偏压超过一特定值时，由于电子隧穿效应，流经二极管的电流迅速升高。此反向偏压称为齐纳击穿电压(Zener breakdown voltage)。齐纳二极管在顺向(forward)方向上的电流与传统二极管的电流相似。
发明内容
在一方面，一些实行方案提供一种具有齐纳二极管的半导体元件。所述半导体元件包括：基底；具有第一导电型的阱区，配置于所述基底中；具有所述第一导电型的第一杂质区配置于所述阱区中；具有第二导电型的第二杂质区，配置于所述阱区中，所述第二导电型与所述第一导电型相反；第三杂质区，配置于所述阱区中，所述第一杂质区的一部分与所述第三杂质区的第一部分重叠，所述第二杂质区的一部分与所述第三杂质区的第二部分重叠，且所述第三杂质区的第三部分配置于所述第一杂质区与所述第二杂质区之间；以及第四杂质区以及势垒层，配置于所述基底中，所述第四杂质区以及所述势垒层分别从周围以及下方围住所述阱区。
实行方案可包括以下特征的一或多者。
所述第三杂质区可具有所述第二导电型，而所述第四杂质区亦可具有所述第二导电型。所述的半导体元件可更包括第五杂质区，其配置于所述基底中且环绕所述第四杂质区。所述第五杂质区可具有所述第一导电型。所述第四杂质区以及所述势垒层可形成电荷障壁(charge barrier)，所述电荷障壁阻挡从所述电荷障壁内至所述第五杂质区或至所述基底的漏电流。可施加顺向偏压至所述第一杂质区以及所述第三杂质区。被阻挡的所述漏电流可从所述第一杂质区或所述第二杂质区的有源区解放出(emancipate)。所述第四杂质区可通过所述半导体元件的金属布线(metal routing)连接至所述第一杂质区。
所述半导体元件可更包括：介电层，配置于所述基底上；第六杂质区，配置于所述第四杂质区中，所述第六杂质区与所述第四杂质区具有相同导电型，但所述第六杂质区的掺杂浓度高于所述第四杂质区的掺杂浓度；第一电极，穿过所述介电层而耦合至所述第一杂质区；第二电极，穿过所述介电层而耦合至所述第二杂质区；以及第三电极，穿过所述介电层而耦合至所述第六杂质区，其中所述第三电极可短路(shorted)至所述第一电极，使得所述第六杂质区电性连接至所述第一杂质区，并使得从所述电荷障壁内至所述第五杂质区或至所述基底的漏电流被阻挡。
所述半导体元件可更包括：第一隔离区，位于所述第三杂质区的外边界(outer boundary)与所述第四杂质区的内边界(inner boundary)之间；以及第二隔离区，位于所述第四杂质区的外边界与所述第五杂质区的内边界之间。
所述第二杂质区的掺杂浓度可大于所述第三杂质区的掺杂浓度。所述第一杂质区可具有第一多个分支(branches)而所述第二杂质区可具有第二多个分支。所述第一杂质区的所述第一多个分支的至少一部分可与所述第二杂质区的所述第二多个分支的至少一部分交错(interlace)。
在另一方面，一些实行方案提供一种具有齐纳二极管的半导体元件。所述半导体元件包括：基底；具有第一导电型的阱区，配置于所述基底中；具有所述第一导电型的第一杂质区，配置于所述阱区中；具有第二导电型的第二杂质区，配置于所述阱区中，所述第二导电型与所述第一导电型相反；第三杂质区，配置于所述阱区中，其中所述第三杂质区的一部分配置于所述第一杂质区与所述第二杂质区之间；以及第四杂质区以及势垒层，配置于所述基底中，所述第四杂质区以及所述势垒层分别从周围以及下方围住所述阱区以形成电荷障壁。
实行方案可包括以下特征的一或多者。
所述第二杂质区可位于所述第三杂质区内，且所述第二杂质区的掺杂浓度可大于所述第三杂质区的掺杂浓度。无偏压可被施加于所述第四杂质区与所述第一杂质区之间。所述半导体元件可更包括：第五杂质区，配置于所述基底中且环绕所述第四杂质区；第一隔离区，位于所述第三杂质区的外边界与所述第四杂质区的内边界之间；以及第二隔离区，位于所述第四杂质区的外边界与所述第五杂质区的内边界之间。
所述第一杂质区可具有第一多个分支而所述第二杂质区可具有第二多个分支，且其中所述第一多个分支的至少一第一部分与所述第二多个分支的至少一第二部分可在形状上互补(complementary in shape)。
在又另一方面，一些实行方案提供一种具有齐纳二极管的半导体元件的制造方法。所述方法包括：将具有第二导电型的掺质引入基底中，以形成势垒层；将具有第一导电型的掺质引入，以于所述势垒层上形成阱区，其中所述第一导电型与所述第二导电型相反；形成具有所述第二导电型的第四杂质区，所述第四杂质区环绕所述阱区；于所述阱区中形成具有所述第一导电型的至少一第三杂质区；于所述阱区中形成具有所述第一导电型的第一杂质区，使得所述第一杂质区的第一部分与所述至少一第三杂质区的第一部分重叠；以及于所述第三杂质区中形成具有所述第二导电型的第二杂质区，使得所述至少一第三杂质区的第二部分配置于所述第一杂质区与所述第二杂质区之间，其中所述第四杂质区以及所述势垒层分别从周围以及下方围住所述阱区。
实行方案可包括以下特征的一或多者。
所述第一杂质区可具有第一多个分支而所述第二杂质区可具有第二多个分支，且其中所述第一多个分支的至少一第一部分与所述第二多个分支的至少一第二部分可在形状上互补。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1A显示一种已知齐纳二极管的平面图。
图1B显示沿图1A的剖面线AA’所绘示的剖面图。
图2A显示一种已知齐纳二极管的平面图。
图2B显示沿图2A的剖面线AA’所绘示的剖面图。
图3A至图3C显示与本发明的一些实施例一致的一种示例性半导体元件的各种平面图以及剖面图。
图4A绘示当各种顺向和反向电压施加至一种已知半导体元件时的电流值。
图4B绘示当各种顺向和反向电压施加至与本发明的一些实施例一致的一种示例性半导体元件时的电流值。
图5A至图5G显示与本发明的一些实施例一致的一种示例性半导体元件的制造方法。
【符号说明】
100、200：齐纳二极管
102、202：阱区
104、204：半导体基底
106、108、206、208：掺杂区
110、210：基极区
112、214：阳极
114、212：阴极
300：半导体元件
301：齐纳二极管
302：阱区
304：半导体基底
306：第一杂质区
306a：第一分支
306b：第二分支
308：第二杂质区
308a：第三分支
308b：第四分支
310：基极区
312：第一电极
314：第二电极
316：第三电极
318：隔离区
320：第四杂质区
322：势垒层
323：第六杂质区
325：第七杂质区
330：介电层
具体实施方式
以下，将参照附图描述与本发明一致的实施例。只要有可能，贯穿附图将使用相同元件符号指代相同或类似构件。
齐纳二极管的基本结构包括p-n结。齐纳击穿电压可通过选择适当的掺杂材料以及浓度来调整。齐纳二极管可包括掺杂区，所述掺杂区具有长方形的形状。一般来说，由于寄生双极(parasitic bipolar)可能会被开启，内嵌于CMOS工艺中的齐纳二极管(甚至普通二极管)会以反向偏压操作，而非以顺向偏压操作。本发明涉及齐纳元件结构和芯片上(on-chip)齐纳二极管的金属布线的实例。如本文所使用，齐纳二极管是指芯片上齐纳二极管元件。
图1A显示n型基极(base)齐纳二极管100的平面图的一实例。图1B显示沿图1A的剖面线AA’所绘示的剖面图。于半导体基底104的n型阱区(N-阱或NW)102中形成齐纳二极管100，且齐纳二极管100包括p+掺杂区106、至少一n+掺杂区108以及至少一n型基极区(N基极)110。齐纳二极管100的阳极(anode)112耦合至p+掺杂区106，且至少一阴极(cathode)114耦合至n+掺杂区108。
图2A显示p型基极齐纳二极管200的平面图的一实例。图2B显示沿图2A的剖面线AA’所绘示的剖面图。于半导体基底204的p型阱区(P-阱或PW)202中形成齐纳二极管200，且齐纳二极管200包括n+掺杂区206、至少一p+掺杂区208以及至少一p型基极区(P基极)210。齐纳二极管200的阴极212耦合至n+掺杂区206，且至少一阳极214耦合至p+掺杂区208。
如图1A、图1B、图2A以及图2B中显示，齐纳二极管具有形状为长方形的掺杂区，如掺杂区106、掺杂区108、掺杂区206以及掺杂区208。齐纳二极管的切换速度可增加，以避免因慢的切换行为造成的电路故障(failure)，因而改良元件效能。
图3A至图3C显示与本发明的一些实施例一致的一种具有齐纳二极管301的半导体元件300的各种平面图以及剖面图。图3B显示沿图3A的剖面线AA’所绘示的剖面图，而图3C显示图3A所绘示的虚线圆形区的放大图。参照图3A至图3C，于第一导电型半导体基底304中形成齐纳二极管301。可通过以第一导电型掺质对半导体基底304进行掺杂，而形成第一导电型阱区。第一导电型可为p型或n型。具体言之，于半导体基底304的第一导电型阱区302中形成齐纳二极管301。如图所示，第四杂质区320环绕此第一导电型阱区302的侧面，势垒层322覆盖此第一导电型阱区302的底面。更详细地说，齐纳二极管301包括以第一导电型掺质进行掺杂的第一杂质区306、以第二导电型掺质进行掺杂的至少一第二杂质区308、以及至少一基极区(第三杂质区)310。在所绘示的实例中，均以第二导电型掺质对基极区(第三杂质区)310、势垒层322以及第四杂质区320进行掺杂。第二杂质区308的掺杂浓度高于基极区(第三杂质区)310的掺杂浓度。第一导电型和第二导电型为相反导电型。第一导电型可为p型，而第二导电型可为n型。第一导电型可为n型，而第二导电型可为p型。半导体基底304可为(举例来说)p型或n型硅基底。在一些实施例中，第二杂质区308配置于基极区(第三杂质区)310中，且第二杂质区308的深度小于基极区(第三杂质区)310的深度。第二杂质区308的一部分与基极区(第三杂质区)310的一部分重叠。第一杂质区306配置于阱区302中，且第一杂质区306的深度小于基极区(第三杂质区)310的深度。第一杂质区306的一部分与基极区(第三杂质区)310重叠。基极区(第三杂质区)310的一部分配置于第一杂质区306与第二杂质区308之间。二极管的第一电极312耦合至第一杂质区306，且至少一第二电极314耦合至第二杂质区308。
与一示例性实施例一致，图3B特别显示两个第二杂质区308内嵌于两个基极区310中，且每一个基极区310与第一杂质区306部分重叠。更有趣地是，第四杂质区320配置于阱区302外部(exterior)的周围，且延伸至约与阱区302一样深。第四杂质区320以及势垒层322分别从周围以及下方围住阱区302，以形成电荷障壁。第五杂质区324配置于第四杂质区320外部的周围，延伸至与第四杂质区320一样深，且达到势垒层322的深度。特别是，第四杂质区320环绕阱区302，轮到(in turn)阱区302支撑基极区310的侧面。此外，势垒层322躺于阱区302下方。势垒层322以及第四杂质区320具有相同导电型。如图所示，第四杂质区320以及势垒层322分别从周围以及下方围住阱区302。此电荷障壁通过环绕的墙面(surrounding wall)(第四杂质区320)以及势垒层322所形成，可因此阻挡来自电荷障壁内的漏电流。换言之，可阻挡从第一杂质区306以及第二杂质区308的有源区解放至第五杂质区324或至半导体基底304的漏电流。因此，当齐纳二极管301经历施加于第一杂质区306与基极区(第三杂质区)310之间的顺向偏压时，漏电流会减少。第三电极316为耦合至第四杂质区320的上部(第六杂质区323)。第六杂质区323与第四杂质区320具有相同导电型。然而，第六杂质区323中的掺杂浓度可高于第四杂质区320中的掺杂浓度。在一些例子中，通过半导体元件300的金属布线，将第三电极316短路至第一电极312。因为第三电极316位于第六杂质区323的顶部，且第一电极312位于第一杂质区306的顶部，第六杂质区变成电性连接至第一杂质区以具有相同电位。如图所示，第一电极312穿过介电层330而耦合至第一杂质区306。第二电极314穿过介电层330而耦合至第二杂质区308。第三电极316穿过介电层330而耦合至第六杂质区323。
更详细地说，于半导体元件300的正常操作期间，齐纳二极管301以反向偏压操作(举例来说，于第一杂质区306与基极区(第三杂质区)310之间施加反向电压偏移(offset))。然而，当齐纳二极管301以顺向偏压操作时(举例来说，于第一杂质区306与基极区(第三杂质区)310之间施加顺向电压偏移)，齐纳二极管301容易受到不想要的寄生PNP双极结晶体管(BJT)开启(turn-on)，其会引起从第一杂质区306以及第二杂质区308的有源区流至第五杂质区324的漏电流。特别是，当产生跨越(across)阱区302的墙面区(wall area)与势垒层322之间的结的电压，或产生跨越阱区302的墙面区与第四杂质区320之间的结的电压，且所述电压大于约0.7V时，基极-射极结(base-emitter junction)被顺向-偏压，引起寄生BJT的开启。当产生跨越阱区302的墙面区与第五杂质区324之间的结的偏压时，于缺乏第四杂质区320以及势垒层322的情况下，此寄生BJT亦可显示为漏电流。在图3B的说明中，第四杂质区320以及势垒层322通过第一电极312而短路。在此实施中，由于阱区302的墙面区与环绕的第四杂质区320之间的等电位(equalized potential)，寄生BJT不会被启动。由于寄生BJT不会被启动，因此不允许漏电流从第一杂质区306以及第二杂质区308的有源区流动至第五杂质区324以及至半导体基底304。当齐纳二极管301于顺向导通区(forward conduction region)中操作时，第四杂质区320与基底区之间的结会被反向偏压，其表示电流不会通过。这同样适用于势垒层322与基底区之间的结。事实上，第四杂质区320以及势垒层322形成屏护(shield)第一杂质区302以及第二杂质区304之有源区的围墙(enclosure)。在这些例子中，可不需要用于第四杂质区320以及势垒层322的额外偏压。因此，齐纳二极管301可防止(obviate)顺向导通模式下的漏电流，而维持反向模式下的正常操作。
图4A以及图4B分别显示，未具有所揭露的电荷障壁(其由第四杂质区320以及势垒层322所形成)的齐纳二极管元件以及具有所揭露的电荷障壁(其由第四杂质区320以及势垒层322所形成)的齐纳二极管元件的电流以及偏压曲线图。如图4A与图4B之间的比较所示，齐纳二极管301(具有所揭露的电荷障壁)的顺向漏电流被有效地减少。综上所述，如图4B所示，具有所揭露的电荷障壁的齐纳二极管301可不仅以用于电源钳压应用(power clamp applications)的反向偏压操作，亦可以顺向偏压操作，因为寄生BJT不会于顺向偏压时开启。相反地，对于未具有所揭露的电荷障壁的齐纳二极管而言，大的基底漏电流会于顺向偏压时产生，如图4A所示。通过(举例来说)将所揭露的齐纳二极管301的电荷障壁结构与齐纳二极管301的金属布线组态做结合，可消除所述大的基底漏电流的缺点。通过比较图4A以及图4B，来自消除漏电流所产生的效能改良变得明显。
再转至图3A至图3C，齐纳二极管301可更包括第五杂质区324，所述第五杂质区324延伸至势垒层322的边缘。第五杂质区324环绕第四杂质区320。可于第二杂质区308与第六杂质区323之间形成隔离区318。隔离区318可包括场氧化物、浅沟道隔离(STI)或其他合适的介电结构。参照图3C，第一杂质区306包括在第一方向(例如，水平x方向)上延伸的第一分支306a，以及在第二方向(例如，垂直y方向)上从第一分支306a延伸至少一第二分支306b(图中显示两个分支)，第二方向与第一方向不同。第二杂质区308包括在第三方向(例如，实质上在x方向)上延伸的第三分支308a，以及在第四方向(例如，实质上在y方向)上从第三分支308a延伸的至少一第四分支308b(图中显示三个分支)，第四方向与第三方向不同。第一杂质区306的第二分支306b以及第二杂质区308的第四分支308b彼此互相交错(interlace)配置。通过基极区310分开第一杂质区306以及第二杂质区308。如图所示，第一杂质区与第二杂质区之间的距离约1-2μm。第一杂质区306与基极区310之间的重叠可为约1μm。第二杂质区308与基极区310之间的重叠亦可为约1μm。第四杂质区320的宽度可为约4-10μm。第四杂质区320与第二杂质区308之间的距离可为5μm。虽然图3C中绘示分支的具体数目，这些数目并不受限，且可为多于或少于所绘出的数目。在所绘示的实施例中，x方向以及y方向为互相正交。
仍参照图3C，第一杂质区306具有梳子/叉子的形状，其具有第二分支306b，所述第二分支306b沿y方向延伸以指向(point toward)第二杂质区308的第三分支308a。第二杂质区308亦具有梳子/叉子的形状，其具有第四分支308b，所述第四分支308b沿y方向延伸以指向第一杂质区的第一分支306a。第一杂质区306的第二分支306b的每一者的自由端(freeend)配置为与第二杂质区308的第三分支308a相邻。第二杂质区308的第四分支308b的自由端配置为与第一杂质区306的第一分支306a相邻。如图3C所示，至少一第二分支306b配置于一对第四分支308b之间，且至少一第四分支308b配置于一对第二分支306b之间。相较于具有相同面积但不具有此种交织(intertwined)排列的第一杂质区以及第二杂质区的齐纳二极管元件，显示于图3A以及图3C的杂质区的布局增加了结面积(例如，第一杂质区306与基极区310之间的接口)约90％，其增加了来自齐纳击穿的电流。
在一些实施例中，第一导电型为n型且第二导电型为p型，或反之亦然。举例来说，在n型基极齐纳二极管301中，阱区302为p型；第一杂质区306为p+区，其掺杂浓度为1018至1020原子/立方厘米(atoms/cm3)；第二杂质区308为n+区，其掺杂浓度为1018至1020原子/立方厘米；以及基极区310为n区，其掺杂浓度为1016至1019原子/立方厘米，前提为第二杂质区308的掺杂浓度高于基极区310的掺杂浓度。基极区310的掺杂浓度取决于所想要的齐纳击穿电压。更具体地说，基极区(第三杂质区)310以及第一杂质区306的掺杂浓度均为调整参数，以达到所想要的齐纳击穿电压。第二杂质区308的掺杂浓度大于阱区302的掺杂浓度。在p型基极齐纳二极管中，阱区302为n型；第一杂质区306为n+区，其掺杂浓度为1018至1020原子/立方厘米；第二杂质区308为p+区，其掺杂浓度为1018至1020原子/立方厘米；以及基极区310为p区，其掺杂浓度为1016至1019原子/立方厘米。在一些实施例中，n型掺质可为磷或砷，且p型掺质可为硼。
图5A至图5G显示与此揭露书的实施例一致的一种包括齐纳二极管301的半导体元件300的示例性制造方法。一开始，可将具有第二导电型的掺质引入基底304中以形成具有第二导电型的势垒层322。在一些例子中，通过(举例来说)光刻以露出使注入发生的预定区，于基底304的预定区中选择性注入(selectively implanted)势垒层322，如图5A所示。然后，所注入的势垒层322通过使用高温扩散工艺而扩大，如图5B所示。接着，于势垒层322上进行外延成长工艺，以形成外延层。在此所绘示的图5C中，外延层具有与势垒层相反的第一导电型。外延层可作为半导体基底304的一部分。
参照图5D，可引入具有第一导电型的掺质，以于新形成的外延层中以及具有第二导电型的势垒层322上方形成具有第一导电型的阱区，如阱区302。阱区302可通过离子注入形成。在一些例子中，离子注入之后可为高温扩散。类似地，可于外延层中接着形成第四杂质区320(其具有与阱区302不同的导电型)，以环绕阱区302。第四杂质区320可通过离子注入形成。在一些例子中，离子注入工艺之后可为高温扩散工艺。同样地，可于外延层中接着形成第五杂质区324(其具有与阱区302相同的导电型)，以环绕第四杂质区320。可通过离子注入接着高温扩散完成第五杂质区324的形成。如上所描述的离子注入工艺通常可包括回火(annealing)。
转至图5E以及图5F，隔离区318(如场氧化物)可通过场氧化物成长所形成。如图所示，隔离区318可配置于后续形成之基极区(第三杂质区)310的外围(periphery)处，且位于基极区(第三杂质区)310的外边界与第四杂质区320的内边界之间。隔离区318可配置于第四杂质区320的外围处，且位于第四杂质区320的外边界与第五杂质区324的内边界之间。
参照图5F至图5G，定义各种杂质区，以定义齐纳二极管301的一般结构。于阱区302中形成具有第一导电型的第一杂质区306。所述形成通常包括通过(举例来说)离子注入而将第一导电型掺质引入于阱区306中。在一些例子中，进行高温热工艺，以从较高浓度区分散掺质至较低浓度区。可经由使用第一导电型掺质进行掺杂，来定义第一杂质区306。可经由使用第二导电型掺质进行掺杂，来定义第二杂质区308以及基极区(第三杂质区)310，第二导电型与第一导电型相反。第二杂质区308中的掺杂浓度大于基极区(第三杂质区)310中的掺杂浓度。类似地，第四杂质区320的上部(第六杂质区323)可经受较高的第二导电型掺质的掺杂浓度。同样地，第五杂质区324的上部(第七杂质区325)可经受较高的第一导电型掺质的掺杂浓度。
第一杂质区306具有超过一个分支，如图3A以及图3C所示。第二导电型与第一导电型相反。第一杂质区的一部分形成为与第三杂质区310的第一部分重叠。第二杂质区308具有超过一个分支。如图所示，第三杂质区310的第二部分配置于第一杂质区306与第二杂质区308之间。
如上述讨论，第四杂质区320环绕阱区302，轮到(in turn)阱区302支撑基极区310的侧面以及底面。势垒层322以及第四杂质区320具有相同导电型。如前述表明，第四杂质区320以及势垒层322形成电荷障壁，以减少当施加顺向偏压至第一杂质区306以及基极区(第三杂质区)310时从第一杂质区306以及第二杂质区308的有源区向外至(举例来说)第五杂质区324的漏电流。
参照图5G，可于各种杂质区上方经由沉积工艺形成介电层330。可接着形成用于杂质区中每一者的金属插塞。举例来说，于第一杂质区306、第二杂质区308以及第四杂质区320的上部(即，第六杂质区323)上方分别形成第一电极312、第二电极314以及第三电极316，如图所示。此外，可于用于第一杂质区的第一电极312与用于第四杂质区320的上部(即，第六杂质区323)的电极316之间形成金属布线。穿过介电层形成第一电极312、第二电极314以及第三电极316，且为第一电极312、第二电极314以及第三电极316耦合至第一杂质区306、第二杂质区308以及第四杂质区320中每一者。
表1显示描述于本发明的一些实施例中的代表性结构的杂质和掺杂浓度的实例。举例来说，用于注入势垒层322(例如N型势垒层)的注入物可为砷，且可具有约2×1016原子/立方厘米的掺杂浓度。用于注入基极区(第三杂质区)310(例如N型基极区)的注入物可包括磷，且可具有约0.3×1017至15×1017原子/立方厘米的掺杂浓度。用于注入第四杂质区320(例如N型阱区)的注入物可包括磷，且可具有0.5×1016至1.5×1016原子/立方厘米的掺杂浓度。用于注入第五杂质区324(例如P型阱区)的注入物可包括硼，且可具有0.5×1016至1.5×1016原子/立方厘米的掺杂浓度。
表1
层描述 注入物 剂量(原子/立方厘米)
N型势垒层 砷 2E16
N型基极区 磷 0.3～15E17
P型阱区 硼 1.5～2E16
N型阱区 磷 0.5～1.5E16
半导体元件或IC元件的实例包括在此揭露书中如图所示的齐纳二极管，半导体元件或IC元件可用于电压调节器、电压转换器或波形限幅器(waveform clipper)、瞬态电压抑制器(transient voltage suppressor)或任何其他使用齐纳二极管的电路中。
所属技术领域中具有通常知识者思考本文所揭露的说明书以及实行，将显而易见本发明的其他实施例。本说明书以及实例被视为仅仅示例性的，本发明的真正范围以及精神由随附权利要求范围指出。

Claims (10)

1.一种半导体元件，其具有齐纳二极管，所述半导体元件包括：
基底；
具有第一导电型的阱区，配置于所述基底中；
具有所述第一导电型的第一杂质区配置于所述阱区中；
具有第二导电型的第二杂质区，配置于所述阱区中，所述第二导电型与所述第一导电型相反；
第三杂质区，配置于所述阱区中，所述第一杂质区的一部分与所述第三杂质区的第一部分重叠，所述第二杂质区的一部分与所述第三杂质区的第二部分重叠，且所述第三杂质区的第三部分配置于所述第一杂质区与所述第二杂质区之间；以及
第四杂质区以及势垒层，配置于所述基底中，所述第四杂质区以及所述势垒层分别从周围以及下方围住所述阱区。
2.根据权利要求1所述的半导体元件，其中所述第三杂质区具有所述第二导电型，而所述第四杂质区亦具有所述第二导电型。
3.根据权利要求1所述的半导体元件，更包括第五杂质区，其配置于所述基底中且环绕所述第四杂质区。
4.根据权利要求3所述的半导体元件，其中所述第五杂质区具有所述第一导电型。
5.根据权利要求1所述的半导体元件，其中所述第四杂质区通过所述半导体元件的金属布线连接至所述第一杂质区。
6.根据权利要求1所述的半导体元件，其中所述第二杂质区的掺杂浓度大于所述第三杂质区的掺杂浓度。
7.根据权利要求1所述的半导体元件，其中所述第一杂质区具有第一多个分支而所述第二杂质区具有第二多个分支。
8.根据权利要求7所述的半导体元件，其中所述第一杂质区的所述第一多个分支的至少一部分与所述第二杂质区的所述第二多个分支的至少一部分交错。
9.一种具有齐纳二极管的半导体元件的制造方法，包括：
将具有第二导电型的掺质引入基底中，以形成势垒层；
将具有第一导电型的掺质引入，以于所述势垒层上形成阱区，其中所述第一导电型与所述第二导电型相反；
形成具有所述第二导电型的第四杂质区，所述第四杂质区环绕所述阱区；
于所述阱区中形成具有所述第一导电型的至少一第三杂质区；
于所述阱区中形成具有所述第一导电型的第一杂质区，使得所述第一杂质区的第一部分与所述至少一第三杂质区的第一部分重叠；以及
于所述第三杂质区中形成具有所述第二导电型的第二杂质区，使得所述至少一第三杂质区的第二部分配置于所述第一杂质区与所述第二杂质区之间，
其中所述第四杂质区以及所述势垒层分别从周围以及下方围住所述阱区。
10.根据权利要求9所述的具有齐纳二极管的半导体元件的制造方法，其中所述第一杂质区具有第一多个分支而所述第二杂质区具有第二多个分支，且其中所述第一多个分支的至少一第一部分与所述第二多个分支的至少一第二部分在形状上互补。
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