JPS6314502B2 - - Google Patents
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- JPS6314502B2 JPS6314502B2 JP53104658A JP10465878A JPS6314502B2 JP S6314502 B2 JPS6314502 B2 JP S6314502B2 JP 53104658 A JP53104658 A JP 53104658A JP 10465878 A JP10465878 A JP 10465878A JP S6314502 B2 JPS6314502 B2 JP S6314502B2
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、高集積化が可能な高耐圧MIS電界効
果トランジスタの製造法に関する。
果トランジスタの製造法に関する。
二酸化シリコン膜等の絶縁膜を介してソース、
ドレイン領域間の半導体基板表面にゲート電極を
配設したMIS構造の電界効果トランジスタではそ
のソース、ドレイン間の耐圧は、ゲート電極直下
のピンチオフ領域に隣接したドレイン−半導体基
板接合部でのアバランシエ降伏等で決定される。
そして、この耐圧を向上させるためにはゲート側
のドレイン−半導体基板接合部に集中する電界を
弱めればよいので、従来は例えば第１図ａ或いは
ｂに示すMIS構造を採用して高耐圧化を図つてい
た。
ドレイン領域間の半導体基板表面にゲート電極を
配設したMIS構造の電界効果トランジスタではそ
のソース、ドレイン間の耐圧は、ゲート電極直下
のピンチオフ領域に隣接したドレイン−半導体基
板接合部でのアバランシエ降伏等で決定される。
そして、この耐圧を向上させるためにはゲート側
のドレイン−半導体基板接合部に集中する電界を
弱めればよいので、従来は例えば第１図ａ或いは
ｂに示すMIS構造を採用して高耐圧化を図つてい
た。
第１図ａの例は、オフセツトゲート構造のMIS
トランジスタであり、例えばP-型半導体基板１
にN+型ソース領域４およびドレイン領域５を形
成する際に、ドレイン領域５を基板１の表面方向
でゲート３から間隔ｄだけずらせ、この部分での
電界集中を緩和し、ゲート側のドレイン領域５と
半導体基板との接合部分でのアバランシエ降伏電
圧を高めるようにしている。しかしこのオフセツ
ト構造では、ゲート電極のゲート酸化膜パターニ
ング用のマスクと、ソース、ドレイン拡散用のマ
スクとは別にする必要があり、オフセツト量ｄは
これらのマスクの位置合せ精度で決まるという問
題がある。第１図ｂの例は同図ａのオフセツトゲ
ートの変形であつて、ゲート電極３に対しソース
領域４およびドレイン領域５を共に基板７の表面
方向で離間させると共に、その間にドレイン領域
５と同一導電型で濃度の低い不純物領域（例えば
N-型領域）６を形成して、同様にソース、ドレ
イン間の高耐圧化を図つたものである。この方式
だと原理的にはセルフアラインが可能であつてマ
スクは１枚で済むことになるが、実際にはやはり
２枚用いている。
トランジスタであり、例えばP-型半導体基板１
にN+型ソース領域４およびドレイン領域５を形
成する際に、ドレイン領域５を基板１の表面方向
でゲート３から間隔ｄだけずらせ、この部分での
電界集中を緩和し、ゲート側のドレイン領域５と
半導体基板との接合部分でのアバランシエ降伏電
圧を高めるようにしている。しかしこのオフセツ
ト構造では、ゲート電極のゲート酸化膜パターニ
ング用のマスクと、ソース、ドレイン拡散用のマ
スクとは別にする必要があり、オフセツト量ｄは
これらのマスクの位置合せ精度で決まるという問
題がある。第１図ｂの例は同図ａのオフセツトゲ
ートの変形であつて、ゲート電極３に対しソース
領域４およびドレイン領域５を共に基板７の表面
方向で離間させると共に、その間にドレイン領域
５と同一導電型で濃度の低い不純物領域（例えば
N-型領域）６を形成して、同様にソース、ドレ
イン間の高耐圧化を図つたものである。この方式
だと原理的にはセルフアラインが可能であつてマ
スクは１枚で済むことになるが、実際にはやはり
２枚用いている。
このマスクが２枚必要という他に第１図ａ，ｂ
のような構造では基本的にゲート電極３とドレイ
ン領域５、更にはソース領域４を基板１の表面方
向で離す方式をとつているため、ソース領域とド
レイン領域がゲート電極に密接して設けられた通
常のMISトランジスタに比し、そのオフセツト量
だけ余分に面積を必要とし、高集積化の点で難が
ある。
のような構造では基本的にゲート電極３とドレイ
ン領域５、更にはソース領域４を基板１の表面方
向で離す方式をとつているため、ソース領域とド
レイン領域がゲート電極に密接して設けられた通
常のMISトランジスタに比し、そのオフセツト量
だけ余分に面積を必要とし、高集積化の点で難が
ある。
高耐圧化は第２図の構造でも可能である。即
ち、ゲート電極３がゲート絶縁膜２を介して基板
１上に形成されている点は第１図と同様である
が、ドレイン領域５が基板１の表面からその深部
方向へ長さＡだけ下げられており、これによりゲ
ート電極３とドレイン領域５との間に所望のオフ
セツトが与えられる点が異なる。この縦方向のオ
フセツトＡでも勿論第１図と同様にゲート、ドレ
イン間の電界集中を緩和する機能は果すから、結
局、第１図に示すMOSトランジスタと同様にソ
ース、ドレイン間の高耐圧化が図れる。しかも、
第２図に示すMOSトランジスタのドレイン５は、
ゲート、ドレイン間が密接した通常のMISトラン
ジスタのドレイン領域をそのまゝ基板内部へ押込
んだ形態であるから、かゝる高耐圧MISトランジ
スタは通常のMISトランジスタと同様の面積で形
成でき、第１図のものより高集積化が可能とな
る。なお、ソース領域４を第２図のようにドレイ
ン領域５と対称に埋込層とすれば同時に製作でき
て製造が容易であるが、ソース、ドレイン間の高
耐圧化という点に限ればソース領域４は従来と同
様基板１の表面近傍に形成してもよい。この高耐
圧化は、第２図の如きＮチヤンネル型MISFET
に限られず、もちろんＰチヤンネル型MISFET
にも適用できる。尚、第２図で７は空乏層、８は
反転層である。なお、この構造においては少くと
もドレイン領域がゲート電極直下の半導体表面に
対して直交する方向にオフセツトするように配設
されていればよく、第２図に示すようにドレイン
領域が半導体中に埋め込まれていることは、必ず
しも必要でない。
ち、ゲート電極３がゲート絶縁膜２を介して基板
１上に形成されている点は第１図と同様である
が、ドレイン領域５が基板１の表面からその深部
方向へ長さＡだけ下げられており、これによりゲ
ート電極３とドレイン領域５との間に所望のオフ
セツトが与えられる点が異なる。この縦方向のオ
フセツトＡでも勿論第１図と同様にゲート、ドレ
イン間の電界集中を緩和する機能は果すから、結
局、第１図に示すMOSトランジスタと同様にソ
ース、ドレイン間の高耐圧化が図れる。しかも、
第２図に示すMOSトランジスタのドレイン５は、
ゲート、ドレイン間が密接した通常のMISトラン
ジスタのドレイン領域をそのまゝ基板内部へ押込
んだ形態であるから、かゝる高耐圧MISトランジ
スタは通常のMISトランジスタと同様の面積で形
成でき、第１図のものより高集積化が可能とな
る。なお、ソース領域４を第２図のようにドレイ
ン領域５と対称に埋込層とすれば同時に製作でき
て製造が容易であるが、ソース、ドレイン間の高
耐圧化という点に限ればソース領域４は従来と同
様基板１の表面近傍に形成してもよい。この高耐
圧化は、第２図の如きＮチヤンネル型MISFET
に限られず、もちろんＰチヤンネル型MISFET
にも適用できる。尚、第２図で７は空乏層、８は
反転層である。なお、この構造においては少くと
もドレイン領域がゲート電極直下の半導体表面に
対して直交する方向にオフセツトするように配設
されていればよく、第２図に示すようにドレイン
領域が半導体中に埋め込まれていることは、必ず
しも必要でない。
次に、第３図を参照して本発明のFETの製造
法を説明する。第３図は、ゲート電極３を形成し
た半導体基板１の表面より凹陥させた該半導体基
板１の表面部分にソース、ドレイン領域を形成し
たものである。つまり、ポリシリコンのゲート電
極３をゲート酸化膜２上に形成した後、その両側
のソースおよびドレイン形成予定領域の酸化膜お
よび半導体基板を例えば該半導体基板１の表面下
1000Å程度までの深さにエツチングして除去し、
そこに凹部を形成するとともに、ゲート酸化膜２
とゲート電極３から成るゲート構造が凹部の上縁
に対し庇状に張り出すようにし、しかる後イオン
注入法により、図中の矢印で示す方向からＮ型不
純物（例えばリンP+又は砒素As+）イオンをその
エツチングした基板１部分に浅く打込み、フイー
ルド酸化膜１０およびゲート３との間で凹陥した
基板１の表面直下にソース領域４およびドレイン
領域５を形成する。この場合には、ソース領域４
とドレイン領域５は露出しているからソース、ド
レイン電極は直接コンタクトさせて取り出すこと
ができる。尚、この場合はソース、ドレイン領域
形成のためのイオン打込み時にポリシリコンゲー
ト電極にもイオン打込みがなされるので、最初に
形成するポリシリコンゲート電極３はドープされ
ていないものでよい。また実施例ではソースおよ
びドレイン領域がゲートを取付けられる基板表面
から基板深部方向へ離間している場合を示した
が、少なくともドレイン領域がゲート電極から離
れていればソース、ドレイン間の高耐圧化が図れ
るので、ソース領域はゲートに近接させておいて
もよい。
法を説明する。第３図は、ゲート電極３を形成し
た半導体基板１の表面より凹陥させた該半導体基
板１の表面部分にソース、ドレイン領域を形成し
たものである。つまり、ポリシリコンのゲート電
極３をゲート酸化膜２上に形成した後、その両側
のソースおよびドレイン形成予定領域の酸化膜お
よび半導体基板を例えば該半導体基板１の表面下
1000Å程度までの深さにエツチングして除去し、
そこに凹部を形成するとともに、ゲート酸化膜２
とゲート電極３から成るゲート構造が凹部の上縁
に対し庇状に張り出すようにし、しかる後イオン
注入法により、図中の矢印で示す方向からＮ型不
純物（例えばリンP+又は砒素As+）イオンをその
エツチングした基板１部分に浅く打込み、フイー
ルド酸化膜１０およびゲート３との間で凹陥した
基板１の表面直下にソース領域４およびドレイン
領域５を形成する。この場合には、ソース領域４
とドレイン領域５は露出しているからソース、ド
レイン電極は直接コンタクトさせて取り出すこと
ができる。尚、この場合はソース、ドレイン領域
形成のためのイオン打込み時にポリシリコンゲー
ト電極にもイオン打込みがなされるので、最初に
形成するポリシリコンゲート電極３はドープされ
ていないものでよい。また実施例ではソースおよ
びドレイン領域がゲートを取付けられる基板表面
から基板深部方向へ離間している場合を示した
が、少なくともドレイン領域がゲート電極から離
れていればソース、ドレイン間の高耐圧化が図れ
るので、ソース領域はゲートに近接させておいて
もよい。
ソース、ドレイン領域４，５を形成するとき、
第３図のように半導体基板に凹部を形成した後、
ゲート電極直下の平坦な半導体の領域に比し、そ
の巾が大きいゲート電極３を庇状のマスクとして
イオン注入することが重要である。
第３図のように半導体基板に凹部を形成した後、
ゲート電極直下の平坦な半導体の領域に比し、そ
の巾が大きいゲート電極３を庇状のマスクとして
イオン注入することが重要である。
即ちこのようにすれば、ソース、ドレイン領域
４，５はゲート電極直下のチヤネル領域から離れ
て深さ方向でオフセツトをとることができるが、
このようにしないとソース、ドレイン領域がゲー
ト電極直下のチヤネル領域へ延びてしまつてオフ
セツトがとれなくなる。
４，５はゲート電極直下のチヤネル領域から離れ
て深さ方向でオフセツトをとることができるが、
このようにしないとソース、ドレイン領域がゲー
ト電極直下のチヤネル領域へ延びてしまつてオフ
セツトがとれなくなる。
第４図でこれを説明すると、ａは基板１にゲー
ト絶縁膜２、ゲート電極３、フイールド酸化膜１
０を形成し、ソース、ドレイン形成領域をエツチ
ングしてくぼませた状態でPSG膜１１を気相成
長させ、熱処理してソース、ドレイン領域４，５
を形成する方式を示すが、これでは半導体基板に
凹部は形成されているものの、ゲート絶縁膜２及
びゲート電極３はチヤネル領域と同じ大きさで存
在し、庇状にはなつていないので、PSG膜１１
は上記くぼませた部分の側壁にも接触し、不純物
拡散するからソース、ドレイン領域４，５は点線
で示す如くなり、チヤネル領域へ延びてしまつて
オフセツト量がなくなる。
ト絶縁膜２、ゲート電極３、フイールド酸化膜１
０を形成し、ソース、ドレイン形成領域をエツチ
ングしてくぼませた状態でPSG膜１１を気相成
長させ、熱処理してソース、ドレイン領域４，５
を形成する方式を示すが、これでは半導体基板に
凹部は形成されているものの、ゲート絶縁膜２及
びゲート電極３はチヤネル領域と同じ大きさで存
在し、庇状にはなつていないので、PSG膜１１
は上記くぼませた部分の側壁にも接触し、不純物
拡散するからソース、ドレイン領域４，５は点線
で示す如くなり、チヤネル領域へ延びてしまつて
オフセツト量がなくなる。
またｂはゲート絶縁膜２、フイールド酸化膜１
０、ゲート電極３を形成した状態でイオン注入し
て埋込みソース、ドレイン領域４，５を形成する
が、ゲート電極３は台形状であるので薄い周辺部
では不純物イオンが貫通し、点線で示すようにソ
ース、ドレインはチヤネル領域へ延びてしまつて
やはりオフセツトがとれなくなる。
０、ゲート電極３を形成した状態でイオン注入し
て埋込みソース、ドレイン領域４，５を形成する
が、ゲート電極３は台形状であるので薄い周辺部
では不純物イオンが貫通し、点線で示すようにソ
ース、ドレインはチヤネル領域へ延びてしまつて
やはりオフセツトがとれなくなる。
又、第４図ｂでマスクに庇状のものを用いて
も、マスクの巾がその直下の平坦な半導体領域の
巾より狭い場合は、全く同じ現象がおこりオフセ
ツトをとることができない。
も、マスクの巾がその直下の平坦な半導体領域の
巾より狭い場合は、全く同じ現象がおこりオフセ
ツトをとることができない。
本発明のように、ソース、ドレイン領域４，５
を形成すべき領域に凹部を形成するとともにマス
クとなるゲート電極３をその巾がその直下のチヤ
ネル領域となるべき平坦な半導体の巾より大きい
庇状に形成し、しかる後に、イオン注入をするこ
とによりはじめて、オフセツトがとれるようにな
る。
を形成すべき領域に凹部を形成するとともにマス
クとなるゲート電極３をその巾がその直下のチヤ
ネル領域となるべき平坦な半導体の巾より大きい
庇状に形成し、しかる後に、イオン注入をするこ
とによりはじめて、オフセツトがとれるようにな
る。
以上述べたように、本発明の高耐圧MISトラン
ジスタは、基板内に形成されるソースおよびドレ
イン領域のうち少なくともドレイン領域を、ゲー
ト電極を配設した基板表面から基板深部方向へ離
隔して設けているので、ソース、ドレイン間の高
耐圧化が図れ、しかも高集積化が可能である。ま
たオフセツト量Ａに応じて、ソース、ドレイン間
の寄生容量が低減される利点があり、またセルフ
アラインが可能であるので第１図のMISトランジ
スタを製造するのに比べホトマスクの数およびプ
ロセス工程数が低減される利点がある。
ジスタは、基板内に形成されるソースおよびドレ
イン領域のうち少なくともドレイン領域を、ゲー
ト電極を配設した基板表面から基板深部方向へ離
隔して設けているので、ソース、ドレイン間の高
耐圧化が図れ、しかも高集積化が可能である。ま
たオフセツト量Ａに応じて、ソース、ドレイン間
の寄生容量が低減される利点があり、またセルフ
アラインが可能であるので第１図のMISトランジ
スタを製造するのに比べホトマスクの数およびプ
ロセス工程数が低減される利点がある。
第１図ａ，ｂはそれぞれ異なる従来の高耐圧
MOSトランジスタを示す断面図、第２図は本発
明の基本構成を示す断面図、第３図は本発明の一
実施例を示す断面図、第４図はオフセツトがとれ
ない製造法の例を示す断面図である。 １……半導体基板、２……ゲート絶縁膜、３…
…ゲート電極、４……ソース領域、５……ドレイ
ン領域、７……空乏層、８……反転層、９……ホ
トレジスト膜、１０……フイールド酸化膜。
MOSトランジスタを示す断面図、第２図は本発
明の基本構成を示す断面図、第３図は本発明の一
実施例を示す断面図、第４図はオフセツトがとれ
ない製造法の例を示す断面図である。 １……半導体基板、２……ゲート絶縁膜、３…
…ゲート電極、４……ソース領域、５……ドレイ
ン領域、７……空乏層、８……反転層、９……ホ
トレジスト膜、１０……フイールド酸化膜。
Claims (1)
- 【特許請求の範囲】 １ ソース、ドレイン領域間の半導体基板表面に
絶縁膜を介してゲート電極を配設し、該ソース、
ドレイン領域のうち少なくともドレイン領域を半
導体基板表面から基板深部方向へ所望量だけ離隔
して設けた高耐圧MIS電界効果トランジスタの製
造法において、 ゲート電極３を形成した後、前記の少くともド
レイン領域を形成すべき領域のゲート酸化膜２お
よび半導体基板をエツチングして凹部を形成する
とともに、少くともゲート電極３が前記凹部のゲ
ート電極側上縁に対し張り出してなる庇状マスク
を形成する工程と、 該庇状マスクを用いてイオン注入することによ
り、前記凹部の底面又は該底面に加えて前記凹部
のゲート電極側の側面の上端部を除く底面側の領
域に不純物を導入して、前記の少くともドレイン
領域を形成する工程を含むことを特徴とする高耐
圧MIS電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10465878A JPS5530873A (en) | 1978-08-28 | 1978-08-28 | High withstand field-effect transistor of mis type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10465878A JPS5530873A (en) | 1978-08-28 | 1978-08-28 | High withstand field-effect transistor of mis type |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5530873A JPS5530873A (en) | 1980-03-04 |
| JPS6314502B2 true JPS6314502B2 (ja) | 1988-03-31 |
Family
ID=14386555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10465878A Granted JPS5530873A (en) | 1978-08-28 | 1978-08-28 | High withstand field-effect transistor of mis type |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5530873A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58131773A (ja) * | 1982-02-01 | 1983-08-05 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2881267B2 (ja) * | 1991-01-11 | 1999-04-12 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5272186A (en) * | 1975-12-12 | 1977-06-16 | Fujitsu Ltd | Production of mis type semiconductor device |
| JPS5315773A (en) * | 1976-07-28 | 1978-02-14 | Hitachi Ltd | Mis type semiconductor device and its production |
-
1978
- 1978-08-28 JP JP10465878A patent/JPS5530873A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5272186A (en) * | 1975-12-12 | 1977-06-16 | Fujitsu Ltd | Production of mis type semiconductor device |
| JPS5315773A (en) * | 1976-07-28 | 1978-02-14 | Hitachi Ltd | Mis type semiconductor device and its production |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5530873A (en) | 1980-03-04 |
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