KR20020082482A - 트렌치 게이트 전계 효과 트랜지스터 및 그의 제조 방법 - Google Patents

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Abstract

트렌치 전극 구조(11,23)를 가진 전력 MOSFET와 같은 트렌치 게이트 전계 효과 트랜지스터가 개시되는데, 트렌치 전극 구조는 트랜지스터의 고속 스위칭을 가능하게 하고, 게이트 유전체(21)에 대한 과전압 보호를 제공하여 제조를 용이하게 하는 구조이다. 한 도전형(n)의 반도체 재료를 포함하는 게이트 전극(11)은 트랜지스터의 드레인 영역(14,14a)에 이르는 깊은 절연 트렌치(20,21)의 상부에 존재한다. 트랜지스터의 소스(13,33)에 연결된 하부 전극(23)은 트렌치의 하부에 존재한다. 이 하부 전극(23)은 게이트 전극(11)과 하부 전극(23) 사이에 p-n 접합부(31)를 형성하기 위해 게이트 전극(11)의 반도체 재료와 인접하는 반대 도전형(p)의 반도체 재료를 포함한다. p-n 접합부(31)는 게이트 전극(11)과 소스(13,33) 사이에 보호 다이오드(D)를 제공한다. 게이트 전극(11)은 하부 전극(23)에 의해서 드레인 영역 대부분으로부터 차폐됨으로써 게이트-드레인 용량이 감소되고 트랜지스터의 스위칭 속도가 개선된다.

Description

트렌치 게이트 전계 효과 트랜지스터 및 그의 제조 방법{TRENCH-GATE FIELD-EFFECT TRANSISTORS AND THEIR MANUFACTURE}
반도체 몸체를 포함하는 트렌치 게이트 전계 효과 트랜지스터가 공지되어 있는데, 절연 트렌치는 반도체 몸체의 한 표면에서 트랜지스터의 드레인 영역으로 뻗어 있으며, 한 도전형의 반도체 재료를 포함하는 게이트 전극은 트랜지스터의 절연 게이트를 형성하기 위해 트렌치의 적어도 상부에 존재한다. 미국 특허 제5,998,833호에 개시된 고속 스위칭용 트랜지스터에 있어서, 하부 전극은 트렌치의 하부에 존재하며 드레인 영역의 대부분과 절연 게이트를 차폐하도록 트랜지스터의 소스에 연결되어 있다. 이러한 수단에 의해서 게이트-드레인간 용량이 감소된다. 미국 특허 제5,998,833호의 전체 내용이 본 명세서에서 참조 문헌으로 포함된다.
하부 전극은 또한 한 도전형(통상 n 형 다결정실리콘)의 반도체 재료이며, 트렌치의 하부와 상부 사이에 있는 중간 분리층에 의해서 게이트 전극과 분리된다.트랜지스터의 소스 전극은 미국 특허 제5,998,833호의 평면도 외측에 있는 하부 전극에 연결된다. 이러한 연결은 (1)국부적으로 제거되거나 국부적으로 제공되지 않는 중간 절연층을 필요로 하나, (2)게이트 전극과는 여전히 분리되는 연결을 필요로 한다는 점에서 수월하지 않다.
본 발명의 목적은 고속 스위칭용 트렌치 게이트 전계 효과 트랜지스터를 더 개선하고 그의 제조를 용이하게 하는 것이다.
본 발명은 예컨대 고속 스위칭에 적용되는 전력 MOSFET와 같은 트렌치 게이트 전계 효과 트랜지스터와 그의 제조 방법에 관한 것이다.
도 1은 본 발명에 따른 트렌치 게이트 전계 효과 트랜지스터의 하나의 특정 실시예의 활성 중심부의 단면도.
도 2는 본 발명에 따른 도 1의 디바이스에 대한 하나의 가능한 레이아웃(스트라이프 셀 기하 구조를 가진)의 평면도.
도 3은 본 발명에 따른 도 1의 것과 유사한 디바이스에 대한 다른 가능한 레이아웃(밀집 육방 셀 기하 구조를 가진)의 평면도.
도 4 내지 도 7은 본 발명에 따른 제조 방법의 연속 단계에서 트렌치 게이트 전계 효과 트랜지스터의 대응하는 도1 부분의 단면도.
도 8 내지 도 13은 본 발명에 따른 다른 각종 제조 방법의 상이한 단계에서트렌치 게이트 전계 효과 트랜지스터의 대응하는 도 1 부분의 단면도.
본 발명의 한 형태에 따르면, 트렌치의 하부에 반대 도전형의 반도체 재료를 포함하는 하부 전극을 갖는 트렌치 게이트 전계 효과 트랜지스터가 제공된다. p-n 접합부에 게이트 전극을 형성함으로써, 이러한 하부 전극의 반대 도전형의 반도체 재료는 종래 기술에 따른 하부 전극과 게이트 전극 사이에 있는 중간 절연층을 필요없게 한다. 이러한 하부 전극의 반대 도전형의 반도체 재료를 트랜지스터의 소스에 연결함으로써, 트랜지스터의 게이트 전극은 대부분의 드레인 영역으로부터 차폐된다. 그에 따라 게이트-드레인 용량이 줄어들고, 트랜지스터의 고속 스위칭 특성이 달성 가능하다. 더욱이, p-n 접합부에 게이트 전극을 형성함으로써, 하부 전극의 반대 도전형의 반도체 재료는 트랜지스터의 게이트 전극과 소스 사이에서 p-n 보호 다이오드를 부가적으로 제공한다.
이러한 디바이스는 청구항 1에 기술된 특징들을 가질 수가 있다.
정상적인 동작 조건하에서, 소스에 대한 게이트 바이어스는 p-n 접합부의 제너 항복 전압 또는 애벌런치 항복 전압 보다 작다. 그에 따라 p-n 보호 다이오드는 차단 상태로 역바이어스될 것이다. 그러나, 이 다이오드는 소스-게이트 전압이 제너 또는 애벌런치 항복 전압을 초과하면 도통될 것이다. 그에 따라, 게이트 유전체는 예컨대, 게이트 드라이버 회로로부터의 과도 전압 또는 절연 게이트상의 정전하의 형성으로 인해 야기될 수 있는 손상으로부터 보호 가능하다.
하부 전극에 대한 소스 연결은 디바이스 레이아웃으로 분포된 위치에서 행해질 수 있다. 이는 특히 디바이스의 레이아웃을 통해 상당한 길이의 게이트 트랜치가 있을 수 있는 전력 트랜지스터에 대해서 유익하다. 이러한 소스 연결부의 간격은 드레인 및 하부 전극간 용량으로부터의 변위 전류가 하부 전극의 직렬 저항을 통해 효율적으로 전도되도록 충분히 근접되어야 한다.
비록 트렌치의 하부에 하부 전극을 포함시킴으로써 게이트-소스 용량이 증대할지라도, 그의 접합 용량은 도핑 농도를 적절히 선택함으로써 감소될 수 있다. 따라서, 공핍층의 확산 범위는 하부 전극에서 광범위해 질 수 있는데, 이는 반도체 재료가 p-n 접합부에 적어도 인접한 부분에서는 단지 저농도로 도핑되도록 함에 의해서이다. 더욱이, 같은 이유로 게이트 전극은 p-n 접합부에 인접한 부분에서 저농도로 도핑되게 만들어 질 수 있다.
본 발명에 따른 디바이스는 본 발명의 제2 형태에 따른 방법을 이용하여 양호하게 제조 가능하다. 이러한 방법은 예컨대 청구항 9항에서 기술하는 특징들 또는 청구항 12항에서 기술하고 있는 특징들을 가질 수가 있다.
따라서, 하부 전극과 게이트 전극을 제조하기 위한 제1의 간단하고 편리한공정은 다음과 같은 단계를 포함한다. 즉,
●절연 트렌치에서 제1 도전형의 전극을 제공하기 위해 반도체 재료를 증착하고 트렌치의 하부에만 반도체 재료가 남아 있도록 반도체 재료를 에치백하는 단계와,
●트렌치의 상부에 게이트 전극을 제공하여 중간 p-n 접합부를 형성하기 위해 제1 도전형의 나머지 반도체 재료 위에 제2 도전형의 반도체 재료를 증착하는 단계
를 포함한다.
하부 전극과 게이트 전극을 제조하기 위한 제2의 간단하고 편리한 공정은 다음과 같은 단계를 포함한다. 즉,
●절연 트렌치에서 제1 도전형의 전극을 제공하기 위해 반도체 재료를 증착하는 단계와,
●트렌치의 상부에 게이트 전극을 제공하고 제1 도전형의 나머지 하부 전극과 게이트 전극 사이에 중간 p-n 접합부를 형성하기 위해 제2 도전형의 도펀트로 트렌치의 상부에 증착된 반도체 재료를 도핑하는 단계
를 포함한다.
하부 전극이 게이트 전극이 있는 p-n 접합부를 형성함으로, 하부 전극은 게이트 전극과 자체 분리된다. 이러한 구조의 게이트 전극과 하부 전극은 간단하고 편리한 방법으로 트랜지스터의 소스와 하부 전극 사이에서 전기적 연결부를 제공하기 위한 수개의 가능성을 펼친다.
원하는 접속을 제공하기 위한 공정의 특정 실시예는 다음을 포함한다. 즉,
트렌치의 상부에 전극 재료를 에치백할 때 트렌치의 소스 연결 영역을 마스킹하는 단계와, 제2 도전형의 도핑을 실행할 때(게이트 전극을 제공하기 위해) 트렌치에서 전극 재료의 소스 연결 영역을 마스킹하는 단계와, 소스 연결 영역에서 트렌치의 상부의 반도체 재료를 제1 도전형의 도펀트로 국부적으로 도핑하는 단계와, 하부 전극과의 접촉홀을 형성하기 위해 절연 게이트 영역에서 게이트 전극의 반도체 재료를 에칭 제거하는 단계를 포함한다.
전술한 본 발명에 따른 유익한 특징은 첨부 도면을 참조하여 이후 설명되는 실시예에서 설명된다.
모든 도면은 개략도이고, 도면에서 각 구성 요소의 상대 크기 및 특성은 도시의 간략화 및 편의성을 위해 과장되거나 축척으로 도시되고 있다. 동일 참조 부호는 일반적으로 본 발명에 따른 디바이스 및 제조의 상이한 실시예와 변형의 대응 또는 유사 구성 요소를 지칭하기 위해 사용된다.
도 1은 반도체 몸체(10)에 트렌치 게이트(11)가 있는 n 채널 셀룰러 파워 MOSFET 디바이스(소자)의 예증의 실시예이다. 이 디바이스의 트랜지스터 셀영역에서 제1 도전형(즉 이 실시예에서는 p 형)의 트랜지스터 몸체 영역(15)("베이스" 영역이라고도 불리움)은 반대의 제2 도전형(이 실시예에서는 n 형)의 소스 및 드레인 영역(13,14)을 각각 분할한다. 트렌치(20)는 영역(13,15)에서부터 그 밑에 있는 드레인 영역(14) 부분에 이르고 있다. 트렌치(20)의 바닥 및 측벽은 하나 이상의 절연재(21)를 따라 늘어서 있다. 게이트(11)는 절연 트렌치의 상부(20,21)에 존재하며, 절연재(21)의 인접 영역이 MOSFET의 게이트 유전체를 제공한다. MOSFET가 온 된 상태에서 이 절연 게이트(11)로의 전압 신호의 인가는 알려진 바대로 영역(15)의 인접 채널 수용부에서 전도 채널(12)을 유도하고 소스 영역(13) 및 드레인 영역(14) 사이에 있는 전도 채널(12)에 흐르는 전류 흐름을 제어하기 위하여 기능한다. 통상적으로 소스 영역(13)은 접지된다.
각 셀의 소스 영역(13)은 통상 알루미늄 또는 다른 고전도성 금속인 제1 주전극(33)(소스)이 접촉되는 몸체(10)의 꼭대기 주된 표면(top major surface)(10a)과 인접하여 위치하고 있다. 절연층(30)은 공지의 방법으로 게이트 전극(11)과 그 위에 놓여 있는 소스 전극(33)을 절연시키기 위해 게이트 전극(11)의 상부에 존재한다.
드레인 영역(14)은 모든 셀에 공통의 영역이다. 도 1의 디바이스 구조에 있어서, 영역(14)은 고전도성(고도핑 n+)의 기판 영역(14a) 위에서 고저항의 에피택셜층(저도핑 n)으로 통상 형성되는 드레인 드리프트 영역이다. 이 기판 영역(14a)은 수직형 MOSFET를 제공하기 위해 영역(14)과 동일 도전형(이 실시예에서 n 형)이나, MOSFET 대신에 수직형 IGBT를 제공하기 위해 반대 도전형(이 실시예에서 p 형)일 수 있다. 기판 영역(14a)은 디바이스 몸체의 바닥의 주된 표면(bottom major surface)(도시 안됨, 그러나 꼭대기 주된 표면(10a)에 대향)에서 제2 주전극(도시 안됨)과 접촉하고 있다. 이 제2 주전극(34)은 MOSFET의 경우에는 드레인 전극이나, IGBT 경우에는 일반적으로 애노드 전극(anode electrode)이라 불린다.
도 1의 실시예에서, 절연 트렌치(20,21)는 상면(10a)에서부터 기판 영역(14a)에 이르고 있다. 본 발명의 일부 실시예에서, 절연 트렌치(20,21)는 얕은 트렌치일 수 있고 드레인-드리프트 영역에서 끝날 수 있다.
고속의 스위칭 디바이스를 제조하기 위해서는 게이트-드레인 용량 Cgd과 게이트 충방전량 Qgd에 대한 값이 작아야 한다. 통상의 종래 기술의 디바이스에 있어서, 절연 트렌치(20,21)는 얕으며 트렌치-게이트(11)로 그의 바닥까지 채워진다. 이러한 통상의 디바이스(미국 특허 제5,998,833호의 도 1 및 2)에 있어서, Cgd 값의 대부분은 절연 트렌치(20,21)의 바닥에서 게이트(11) 아래의 드레인 드리프트 영역의 값에서 비롯된다. Cdg를 줄이기 위한 한가지 방법은 게이트(11)와 드레인 드리프트 영역(14) 사이에 접지 전극을 두는 것이다. 미국 특허 제5,998,833호(미국 특허 제5,998,833호의 도 3 및 4)에 제시된 디바이스에 있어서, 트렌치 하부에 있는 소스 연결된 접지 전극은 중간 절연층에 의해 트렌치의 상부에 있는 게이트 전극과 분리된다. 본 발명은 종래 기술과는 다른 개선된 디바이스와 간단한 그의 제조 공정을 제공한다.
본 발명에 의하면, 도 1의 실시예에서 도시한 바와 같이 트렌치 전극 구조는 다음을 포함한다. 즉,
●트랜지스터의 절연 게이트를 형성하기 위해 절연 트렌치(20,21)의 상부에 존재하는 한 도전형(이 실시예에서는 n 형)의 반도체 재료의 게이트 전극(11)과,
●절연 트렌치(20,21)의 하부에 존재하며 게이트 전극(11)과 하부 전극(23) 사이에 p-n 접합부를 형성하기 위해 게이트 전극(11)의 반도체 재료와 인접하는 반대 도전형(이 실시예에서는 p 형)의 반도체 재료의 하부 전극(23)
을 포함한다.
하부 전극(23)은 그의 연결부에 의해 트랜지스터의 소스(13,33)에 접지되는데 이는 드레인 영역(14,14a) 대부분으로부터 절연 게이트(11)를 차폐(실드)하기 위한 것이다. 이처럼, 하부 전극(23)은 페러데이 스크린으로 기능함으로써 게이트-드레인 용량 Cgd를 감소시킨다. 반도체 전극 재료(11,31)에 p-n 접합부(31)가 존재함으로써 하반부(전극(23))가 소스 전위가 되고, 상반부(전극(11))가 게이트 전위가 되게 된다. 이렇게 연결된 구조에 의해 저전압 제너(또는 애벌런치) 다이오드 D가 형성되어 게이트 전극(11)상의 과도한 전압으로 인한 항복 현상(breaking down)으로부터 게이트 유전체(21)가 자동적으로 보호되는 추가 이점이 생긴다. 따라서 p-n 접합부(31)는 자체적으로 트랜지스터의 소스(13,33)와 게이트 전극(11) 사이에서 p-n 보호 다이오드 D를 제공한다.
통상, n 형 게이트 전극(11) 및 p 형 하부 전극(23)은 둘다 전도성 다결정 실리콘이다. 이후 설명되는 바와 같이 특정 제조 공정에 따라서 절연 트렌치(20,21)에서 반도체 재료를 한번 증착하여(그러나 반대 도전형의 도핑으로) 두 전극(23,11)을 제공할 수 있다. 이와는 달리, 두 전극(23,11)에 대해서 별개의 증착이 행해질 수 있다. 사용시, 게이트(11) 및 소스(33) 사이의 전위차에 의해 트렌치 이중 전극 구조(11 및 23)의 p-n 접합부(31) 양단간에는 역바이어스가 걸린다.
다결정 재료에서 전극(11,23)에 대한 p 형 및 n 형 도핑 농도는, 역바이어스된 p-n 접합부(31)에 의해서 형성된 다이오드 D가 (ⅰ) 저누설 전류(항복 전류 미만)를 가지며, (ⅱ) 소망 레벨의 역전압, 예컨대 6 볼트 이상의 원하는 역전압 레벨에서 도통 상태로 항복되도록 용이하게 선택 가능하다. 이것에 의해 과도한 게이트 전압으로부터 게이트 유전체(21)를 보호하기 위해 p-n 접합부(31)의 항복 현상을 이용하면서 정상 게이트 전압으로 트렌치 게이트 MOSFET의 정상 게이트 동작이 가능하다. 6 볼트 정도에서, 다이오드 D의 항복 전도를 위해 제너 메카니즘이 이용된다. 다이오드 D의 항복 전도(breakdown conduction)가 훨씬 더 높은 전압일때까지 필요치 않으면 애벌런치 메카니즘이 이용된다. 다이오드 D는 정전 방전(ESD) 손상 및/또는 게이트 전극(11)에서 일어날 수 있는 과도한 전압의 다른 원인으로 인한 손상에 대해서 게이트 유전체(21)를 보호하도록 설계될 수 있다. 어떤 응용 분야에서 일어날 수 있는 다른 원인으로는 예를 들면, 게이트 드라이브 회로로부터의 과전압이 있다.
p-n 보호 다이오드(31)를 가진 이러한 트렌치 이중 전극 구조(11 및 23)는 다양한 디바이스 레이아웃 및 트랜지스터 기하 구조 중 어느 하나로 고속의 트렌치 게이트 전계 효과 트랜지스터를 설계하기 위하여 유리하게 이용될 수 있다. 파워 디바이스의 경우, 디바이스는 주 상부 전극(33)과 기판 영역(14a) 사이에 무수히 많은 셀을 포함할 수 있다. 도 1 내지 3은 소수의 병렬셀 만을 도시하고 있다. 스트라이프 기하 구조는 도 2 디바이스의 셀 레이아웃에 대한 것이며, 도 3에는 밀집 육방 기하 구조(close-packed hexagonal geometry)가 도시되고 있다. 다른 셀 기하 구조가 사용 가능하며, 예컨대 셀은 밀집 육방 기하 구조보다는 정방 행렬 기하 구조(square matrix geometry)를 가진다.
도 1의 단면은 도 2의 스트라이프 기하 구조에서 4 개의 연속셀 부분을 관통하는 라인 I-I상의 단면과 정방 행렬 기하 구조에서 4 개의 연속셀 부분을 관통하는 유사 직선상의 단면에 대응할 수 있다. 유사한 단면이 도 3의 밀집 육방 기하 구조에서 4 개의 연속셀 부분을 관통하는 구브러진 라인(bending line)에서 발견될 수 있다.
p 형 하부 전극(23)은 이러한 파워 디바이스 레이아웃으로 분포된 위치에서금속 소스 전극(33)에 연결된다. 이러한 전극(23)용 소스 연결 영역의 특정예가 도 1 내지 도 3에서 참조 부호(63)로 표시되고 있다. 전극(23)과의 연결부는 n 형 게이트 전극(11)이 존재하지 않는 트렌치(20)의 위치에서 주기적으로 만들어진다. 도 2의 것과 같은 스트라이프 기하 구조에서 스트라이프형 연결 영역(63a)은 이웃하는 스트라이프셀의 단부들을 가로질러 그리고 단부들 사이에서 연장할 수 있다(도시 안됨). 이와는 달리 이산(불연속) 연결 영역(63b)(도 2에도 도시됨)은 2개의 이웃하는 스트라이프셀의 대면하는 길이방향 측면의 한 위치에 존재할 수 있다. 도 3의 밀집 육방 기하 구조에서, 이산 연결 영역(63c)은 3개의 인접 육방셀의 3개의 대면 모서리 사이에 도시되고 있다.
트렌치 레이아웃에서 이러한 주기적인 소스 연결 영역(63)의 간격은 드레인 영역(14 및 14a)과 소스 연결된 p 형 전극(23) 사이의 용량으로부터의 변위 전류가 p 형 전극(23)의 직렬 저항을 통해 효율적으로 전도될 수 있도록 충분히 근접해 있다. 전극(23)용 연결 영역(63)의 다결정 실리콘 재료는 높은 전도도를 갖도록 고도핑 농도 p+를 가진다.
트렌치 레이아웃에서 이러한 연결 영역(63)을 분포하는데 있어서, 게이트 전극(11)의 영역이 분리되지 않게 하는 주의가 필요하나, 이러한 모든 게이트 전극 영역은 게이트-단자 금속 배선(metallisation)에 연결된다. 이것은 전극(11)과 접촉하는 게이트 단자 금속 배선의 적절한 레이아웃 및/또는 게이트 전극(11)의 적절한 레이아웃에 의해서 달성된다. 이처럼 도 2의 스트라이프 형태의 연결 영역(63a)은 스트라이프셀의 한 단부 양단에만 제공되며, 게이트 연결 영역(전극(11)의 일부와 같은)은 셀의 대향 단부를 가로질러 연장할 것이다. 같은 이유로 도 2의 이산 연결 영역(63b)은 그의 단부 양단의 스트라이프형 연결 영역(63a)이 있는 스트라이프셀의 길이방향 측면에 제공된다.
트렌치 이중 전극 구조(11 및 23)는 이제 게이트 및 소스 단자 양단에 대면적의 용량(역바이어스된 접합부(31))이 있기 때문에 게이트-소스 용량 Cgs을 증대시킨다. 그러나, 스위칭 시간의 개선을 고려할 때 게이트-드레인 용량 Cgd으로 Cgs를 바꾸는 것이 좋은데, 이는 Cgd가 밀러 용량(Miller capacitance)이고 트랜지스터의 이득(gain)이 곱해지기 때문이다. 통상, 하부 전극(23)의 반도체 재료는 게이트 전극(11)의 한 도전형의 도핑 농도(n+) 보다 크기가 작은(저농도인) 반대 도전형의 도핑 농도(p)를 가진다. 이러한 구조는 이후 기술하는 바와 같이 그 제조가 간단하다. 더욱이, p-n 접합부(31)의 접합 용량은 특히 p-n 접합부(31) 부근에서 저농도로 도핑되는 p 형 다결정 재료에 의해서 최소화될 수 있다. 이러한 저도핑(p)은 대면적의 역바이어스된 접합부(31)로부터의 p 형 재료에서 공핍층의 확산을 넓힌다. 같은 이유로 게이트 전극(11)의 n 형 다결정실리콘 재료는 접합부 부근에서 저농도로 도핑될 수 있다. 따라서, 예컨대 게이트 전극(11)의 반도체 재료는 하부 전극(23)이 있는 p-n 접합부(31)에 인접한 크기(n)가 감소하는(저농도가 되는) 한 도전형의 도핑 농도(n+)를 가질 수 있다.
실리콘 카바이드와 같은 다른 반도체 재료가 사용될 수 있을지라도, 디바이스 몸체(10)는 통상 단결정 실리콘이다. 전극(11,23)은 통상 다결정 실리콘이다. 통상적인 파워 MOSFET의 실시예에 있어서, 소스 영역(13)은 예컨대 입방센티미터(cm3) 당 1019내지 1021의 인(P) 또는 비소 원자의 도펀트 농도(n+)를 가질 수 있다. 예컨대 입방 센티미터(cm3) 당 1018내지 1021의 유사하거나 낮은 고도핑 농도(n+)의 인(P) 원자 또는 비소 원자가 적어도 p-n 접합부(31)로부터 떨어져 있는 게이트 전극(11) 영역의 트렌치 다결정 실리콘에 제공될 수 있다.
통상, MOSFET 몸체 영역(15)은 예컨대 채널 수용 부분을 위해 예컨대 입방 센티미터(cm3) 당 1016내지 1017붕소 원자의 도핑 농도(p)와 영역(15)이 소스 전극(33)과 표면(10a)에서 접촉되는, 예컨대 입방 센티미터(cm3) 당 1018내지 1019붕소 원자의 고도핑 농도(p+)를 가질 수 있다. 예컨대, 입방 센티미터(cm3) 당 1018내지 1019붕소 원자 cm-3의 동일 또는 유사한 고도핑 농도(p+)가 하부 전극(23)이 소스 전극(33)에 연결되는 연결 영역(63)의 트렌치 다결정 실리콘에 제공될 수 있다. 트렌치 다결정 실리콘의 이러한 p+ 도핑된 연결 영역(23a)이 도 1에 도시되고 있다. 하부 전극(23) 자체는 예컨대 입방 센티미터(cm3) 당 1017내지 1018도펀트 원자(붕소)의 저도핑 농도를 가진다.
영역(13)과 영역(14) 사이의 몸체 영역(15)의 두께와 영역(15)과 영역(14a) 사이의 드리프트 영역(14)의 도핑 및 두께는 MOSFET의 원하는 특성에 따라 정해진다. 고전압 디바이스에 있어서, 드리프트 영역(14)은 미국 특허 제5,998,833호에 개시된 것과 유사한 그레이드 도핑(graded doping) 또는 균일 도핑을 가질 수 있다. 특정 실시예에 있어서, 베이스 영역(15)의 채널 수용부의 깊이(표면적(10a) 아래의 깊이)는 예컨대 1 내지 2 ㎛일 수 있고, 영역(15)과 영역(14a) 사이의 드리프트 영역(14)의 두께는 예컨대 1 내지 5 ㎛ 또는 그 이상일 수 있다. 인접 셀의 인접 트렌치(20)의 간격은 드리프트 영역(14)이 디바이스의 전압 차단 오프 상태에서 트렌치 절연 전극(23,11)으로부터 그리고 몸체 영역(15)과의 p-n 접합부로부터 공핍층의 병합에 의해서 공핍될 수 있을 정도로 인접 셀의 인접 트렌치(20)의 간격이 충분히 작을 수 있다.
절연 트렌치(20,21)내의 p-n 접합부(31)의 깊이는 n 형 게이트 전극(11)이 베이스 영역(15)의 채널 수용부의 전체 깊이와 겹치도록 충분한 깊이이다. 드리프트 영역(14)과 게이트 전극(11)의 중첩부는 Cgd에 대한 영향을 줄이기 위해 최소화하는 것이 바람직하다. 절연 트렌치(20,21)의 잔류 깊이는 p 형 하부 전극(23)으로 채워진다. 통상, 절연재(21)는 트렌치(20)와 일렬의 단층의 실리콘 이산화물이거나, 예컨대 실리콘 이산화물 및/또는 실리콘 질화물의 다른 층들의 조합일 수 있다.
본 발명의 반대 도전형 이중 전극 구조(11,31,23)를 본 발명에 따른 또 다른 간단한 공정을 이용하여 제공할 수 있다.
도 4 내지 도 7은 개괄적으로 다음의 단계를 포함하는 제조 공정에서의 연속 단계를 도시한다. 즉,
(a) 반도체 몸체(10)의 표면(10a)에서 드레인 영역(14)으로(도시된 실시예에서 14를 통해 14a로) 트렌치(20)를 에칭하는 단계와,
(b) 예컨대, 열적 산화에 의해서 트렌치(20)의 바닥과 측벽에 절연재(21)를 제공하는 단계와,
(c) 트렌치(20)에 제1 도전형(p)의 반도체 재료(230)를 증착하고 트렌치(20)의 하부에 제1 도전형의 절연 하부 전극(23)을 남기기 위해 반도체 재료(230)를 에치백하는 단계와,
(d) 트렌치(20)의 상부에 절연 게이트 전극(11)을 제공하여 게이트 전극(11)과 하부 전극(23) 사이에 p-n 접합부(31)를 형성하기 위해 제2 도전형(n)의 반도체 재료(110)를 증착하는 단계와,
(e) 드레인 영역(14,14a) 대부분으로부터 게이트 전극(11)을 차폐하고 트랜지스터의 게이트 전극(11)과 소스(13,33) 사이에 p-n 보호 다이오드를 형성하기 위해 트랜지스터의 하부 전극(23)과 소스(13,33) 사이의 영역(63)에 전기적인 연결부를 제공하는 단계
를 포함한다.
도 4는 단계(c)의 증착 후의 구조를 도시한다. 절연 트렌치(20,21) 사이의 상면(10a)의 활성 셀영역 위에 있는 층(210)은 트렌치 유전체(21)와 동시에 형성된 실리콘 이산화물층일 수 있고, 혹은 트렌치(20)를 에칭하는 데 사용된 마스크의 적어도 일부일 수 있다.
트렌치(20)의 소스 연결 영역(63)에서 반도체 재료(230)는 하부 전극(23)에 대한 제1 도전형(p)의 연결 영역(23a)으로서 트렌치(20)의 상부에 남아있게 하기 위해 에치백 동안 마스크되는 것이 바람직하다. 이 경우, 도 4의 초기에 증착된 p형 재료(230)는 트렌치(20)를 정확히 채울 때까지 상면(10a) 위의 층(210) 상부에서 우선 평탄화된다. 그 후 연결 영역(63) 위에는 마스킹 영역(250)이 제공되며 도 5에 도시된 바와 같이 트렌치(20)의 마스크되지 않은 영역에서 원하는 깊이까지 계속해서 재료(230)를 에치백한다. 마스킹층(250)은, 게이트 전극용 재료(110)를 증착하기 전에 제거되는 예컨대, 포토레지스트일 수 있다. 그러나, 도 6은 연결 영역(63)의 p 형 재료의 상면의 보호부로서 게이트 물질(110)을 증착하는 동안 유지되는 마스킹층(250)용으로 실리콘 이산화물 또는 질화물을 이용하는 상황을 도시하고 있다.
도 7은 트렌치(20)의 상부에 있는 게이트 재료(110)를 에치백한 후의 상황을 도시하고 있다. 그 후, 절연층(30)이 게이트 전극(11)의 상부에 제공되며, 층(210) 및 층(250)은 절연 트렌치들(20,21) 사이에서 활성셀 영역의 상면을 노출시키고 하부 전극(23)용 트렌치 연결 영역(63)을 노출시키기 위해 에칭 제거된다. 다음에 소스 전극(33)이 그 위에 증착되어 노출된 영역들과 접촉한다. 게이트 전극(11)의 상부는 중간층(30)에 의해 전극(33)과 분리된다.
일례로서, 도 4 내지 도 7은 특정의 공정 단계 동안에 존재하는 p 형 몸체 영역(15)을 도시하고 있다. 이것은 가능한 많은 변형례 중 단지 하나이다. 원한다면, p 형 몸체 영역(15)은 예컨대 도 7의 층(250)을 제거한 후(층(210)을 제거한 후에도) 나중에 제공될 수 있다.
도 4 내지 7에는 도시하고 있지 않지만 초기 공정 단계 또는 후기 공정 단계에서 n 형 소스 영역(13)이 제공될 수 있다. 따라서 예컨대 n 형 소스 영역(13)은도 4의 단계전에 제공될 수 있고 그 결과 도 7의 구조로 나타나게 된다. n 형 소스 영역(13)은 도 7의 단계에서 주입 및/또는 확산에 의해서 제공될 수도 있고, 이러한 주입 및/또는 확산은 게이트 전극(11)을 도핑하는데 사용될 수 있다. 그러므로 예컨대 도 6의 다결정 재료(110)는 도핑되지 않은채로 증착될 수 있고, 차후에 도 7의 단계에서의 주입 및/또는 확산에 의해서 도핑될 수 있다. 연결 영역(23a)의 영역에는 트랜지스터 채널이 없으므로, 마스킹층(250)은 소스 도핑의 측방향 범위를 한정하기 위한 마스크의 일부로서 사용될 수도 있다. 이 경우, 절연 트렌치 연결 영역(23a)과 인접하는 도 1에 도시된 소스 영역(13) 부분이 형성되지 않을 것이다.
일례로서, 도 1 내지 도 3은 트렌치 게이트 전극(11) 위를 연장할 뿐만 아니라 표면(10a)의 활성 셀영역을 일부 중첩하는 절연층(30)을 도시한다. 이러한 절연층(30)은 소스 전극(33)에 대한 접촉 윈도우를 에칭하기 위해 절연 트렌치(20,21) 위와 사이에 절연재를 증착한 다음, 그의 측방향 범위를 포토리소그래피 한정하는 공지의 방법으로 형성 가능하다. 도 8은 절연층(30)이 게이트 전극(11)의 다결정 실리콘 상면의 열적 산화에 의해서 형성되는 대안의 구성을 도시한다. 이 공정에서, 이전에 사용된 마스킹층(210,250)은 둘다 실리콘 질화물일 수 있으며, 절연 트렌치(20,21)의 상부에 최종 산화물층(30)을 국부화하기 위한 이러한 차후 산화 공정 중에 사용된다.
본 발명에 따른 다른 아주 간단한 공정이 사용될 수 있다. 도 9 및 도 10은 개괄적으로 다음의 단계들을 포함하는 다른 하나의 제조 공정에서의 단계들을 도시한다. 즉,
(a) 반도체 몸체(10)의 표면(10a)에서 드레인 영역(14)으로(도시된 실시예에서 14를 통해 14a로) 트렌치(20)를 에칭하는 단계와,
(b) 예컨대 열적 산화에 의해서 트렌치(20)의 바닥과 측벽에 절연재(21)를 제공하는 단계와,
(c) 트렌치(20)에 제1 도전형(p)의 전극(23)을 제공하기 위해 반도체 재료(230)를 증착하는 단계와,
(d) 트렌치(20)의 상부에 절연 게이트 전극(11)을 제공하고 트렌치(20)의 하부에서 제1 도전형의 게이트 전극(11)과 나머지 하부 전극(23) 사이에 p-n 접합부(31)를 형성하기 위해 제2 도전형(n)의 도펀트(311)로 트렌치(20)의 상부에 증착된 반도체 재료(230)를 도핑하는 동안 트렌치(20)의 선택된 영역(63)(마스킹층(260)을가진)을 마스킹하는 단계와,
(e) 드레인 영역(14,14a) 대부분으로부터 게이트 전극(11)을 차폐하고 트랜지스터의 게이트 전극(11)과 소스(13,33) 사이에 p-n 보호 다이오드를 형성하기 위해 트랜지스터의 하부 전극(23)과 소스(13,33) 사이에서 선택된 영역(63)에 전기적인 연결부를 제공하는 단계
를 포함한다.
이러한 공정으로, 트렌치(20)의 소스 연결 영역(63)을 제외한 영역에서 게이트 전극(11)을 형성하도록 반도체 재료(230)가 n+ 도핑 농도(311)로 트렌치(20)의 상부에서 과도핑되는 디바이스 구조가 된다.
이러한 도핑은 도펀트(311)의 주입 및/또는 확산에 의해서 실행될 수 있다.도 9에 도시한 바와 같이, 소스 영역(13)은 마스킹층(260)을 제공하기 전에 디바이스 구조에서 나타날 수 있다. 그러나, 소스 영역은 그 후에 제공될 수 있다. 따라서, 예컨대 도 10의 동일 도핑 단계가 (ⅰ) 반도체 몸체(10)에 소스 영역(13)을 형성하고 (ⅱ) 트렌치의 상부에서 게이트 전극(11)의 반도체 재료로 도핑 농도 n+를 도입하도록 실행될 수도 있다. 이러한 변형이 도 10에 도시되고 있다. 이 경우 마스킹층(260) 아래에는 소스 영역(13)이 형성되지 않는다. 주입된 도펀트를 확산함으로써, 게이트 전극(11)의 n+ 농도가 단결정 실리콘과 비교해서 다결정 실리콘에서는 고속으로 확산되기 때문에 소스 영역(13)의 n+ 농도 보다 고도핑 농도로 만들어질 수 있음에 주목해야 한다.
도 10의 도핑 단계는 도 4 내지 도 7의 공정의 변형으로서 수행될 수도 있다. 이 경우, 도 6에 증착된 반도체 재료(110)는 저도핑 농도(n)이거나 도핑이 안될 수도 있다. 다음에 도 10에서 도펀트(311)의 n+ 주입(및 그의 연속 확산)은 게이트 전극(11)의 고도핑 농도(n+)를 제공할 수 있다. 이러한 공정에 의해 게이트 전극(11)은, 하부 전극(23)과의 p-n 접합부(31)에 인접하는 부분에서 낮은 값 n까지 크기가 감소해가는 고도핑 농도 n+를 갖게 된다.
도 11은 또 다른 양호한 공정의 변형례를 도시하며, 여기서 반대 도전형(p+)의 도펀트(315)로 도핑 단계가 수행된다. 이것은 도펀트(315)의 주입 및/또는 확산에 의해서 수행될 수 있다. 주입된 도펀트 및/또는 확산된 도펀트(315)는 (ⅰ) 반도체 몸체(10)에서 트랜지스터 몸체 영역(15)의 p+ 부분을 형성하고 (ⅱ) 도핑 농도 p+를 트렌치(20)의 반도체 재료(230)(하부 전극(23)이 소스(13,3)에 연결되는적어도 하나의 영역(63))내로 도입한다.
이러한 도 11의 도핑 단계는 여러 단계에서 수행될 수 있고 마스크되거나 마스크되지 않을 수 있다. 도 11은 n+ 소스 영역(13)과 n+ 게이트 전극(11)이 제공된 후의 수행 결과를 도시한다. 그러나, 이러한 p+ 도핑 단계는 예컨대 n+ 소스 영역(13) 및/또는 n+ 게이트 전극(11)이 제공되기 이전 초기 제조 공정에서 수행될 수 있다. 도 11은 소스 영역(13)과 게이트 전극(11)의 영역 위에 있는 마스킹층(270)으로 마스크되는 도핑 단계를 도시한다. 그러나, 이러한 p+ 도핑 단계는 그의 p+ 도펀트 농도(315)가 소스 영역(13)과 n+ 게이트 전극(11)의 n+ 도펀트 농도 보다 저농도일 때 마스크되지 않고 수행될 수 있다. 주입된 도펀트를 확산함으로써, 연결 영역(23a)의 p+ 농도가 몸체 영역(11)의 p+ 농도보다 용이하게 더 깊게 만들어질 수 있음을 주목해야 하는데, 이는 단결정 실리콘과 비교해서 다결정 실리콘에서 고속으로 확산하기 때문이다. 이처럼, 마스크하지 않는 도핑 단계에서도, p+ 도펀트(315)를 연결영역(23a)의 다결정 물질에서 더 깊게 확산시키면서 단결정 몸체(10)에서 p+ 도펀트(315)는 소스 영역(13)보다 더 얇게 유지될 수 있다(그러므로 영역(15)의 채널 수용부보다 더 얇게).
도 1 내지 도 11의 실시예에서, 트렌치(20)의 상부 및 하부의 벽과 일렬인 절연재의 두께는 균일하다. 도 12 및 도 13은 서로 다른 실시예를 도시하며, 이 실시예에서 제조된 트랜지스터의 절연 트렌치(20,21)는 게이트 전극(11)에 인접하기 보다는 하부 전극(23)에 인접한 두꺼운 절연체(21b)를 포함한다. 이러한 구조는 다음과 같은 단계에 의해서 얻어질 수 있다. 즉,
●도 4의 전극 재료(230)를 증착하기 전에 트렌치(20)에 두꺼운 절연재(21b)를 증착하는 단계와,
●도 12의 구조를 제조하기 위해 도 5에서와 같이 전극 재료(230)를 에치백하는 단계와,
●노출된 절연재(21b)를 에칭하여 제거하고(즉, 트렌치 상부의 측벽에서 에칭하여 제거하고) 게이트 전극(11)에 대한 반도체 재료(110)를 증착하기 전에 얇은 절연층(21a)을 제공하는 단계
에 의해서 달성 가능하다.
얇은 절연층(21a)은 증착 또는 산화에 의해서 제공될 수 있다. 각각의 경우, 트렌치(20)의 상측벽과 하부 전극(23)의 상부에도 제공될 수 있다. 하부 전극(23)의 상부에 있는 층(21a) 부분은 수직(비등방) 에칭에 의해서 제거될 수 있고, 트렌치(20)의 상측벽에는 층(21a)이 남겨진다. 따라서, 하부 전극(23)의 상부는 다시 노출되어 게이트 전극(11)이 있는 p-n 접합부(31)를 형성한다.
다른 많은 변형 및 수정이 본 발명의 범위내에서 가능하다. 도면에 도시한 모든 실시예의 트렌치(20)의 소스 연결 영역(63)에서 하부 전극(23)은 소스 전극(33)과 접촉되는 트렌치(20)의 상부를 지나 연장하는 연결 영역(23a)을 갖고 있다. 이것은 소스 전극(33)이 트렌치(20)내에서 단계적으로 낮추어지는 것(step-down)을 회피하는 데 유익하다. 그러나, 트렌치(20)의 소스 연결 영역(63)에서 게이트 전극(11)의 반도체 재료에 절연홀이 제공되는 실시예가 가능하다. 이 경우, 소스 전극 연결부는 절연홀을 지나 연장하여 하부 전극(23)과 접촉할 수 있다.
대전력 디바이스에 있어서, 도핑된 다결정 실리콘의 직렬 저항이 문제가 될 수 있는데, 특히 게이트 저항이 문제가 될 수 있다. 이러한 문제를 해결하기 위해, 게이트 전극(11)은 하부 전극(23)을 가진 p-n 접합부(31)로부터 떨어져 있는 금속 또는 금속 실리사이드를 함유할 수 있다. 마찬가지로, 하부 전극(23)은 게이트 전극(11)을 가진 p-n 접합부(31)로부터 떨어져 있는 금속 또는 금속 실리사이드를 함유할 수 있다.
도면에 도시된 실시예에서, 소스 영역(13)은 단결정 실리콘 몸체(10) 내에 형성된다. 그러나, 이와 달리 트랜지스터 소스는 반도체 몸체 표면(10a) 위에 증착된 재료(11')에 의해서 형성될 수 있다. 이렇게 증착된 재료(11')는 예컨대 n+ 도핑된 다결정 실리콘일 수 있다. 증착된 재료는 p-n 접합부 대신에 p 형 영역(15)을 가진 쇼트키 장벽을 형성하는 금속 또는 금속 실리사이드일 수도 있다.
도면에 도시한 실시예에서, 채널 수용 몸체 영역(15)은 소스 영역(13) 및 드레인 영역(14)의 n 형 도전형과 반대(p) 도전형의 영역이다. 그 디바이스는 MOSFET 또는 IGBT이다. 채널 수용 몸체 영역(15')이 소스 영역(13) 및 드레인 영역(14)과 동일 도전형인 트렌치 게이트 전계 효과 트랜지스터 또한 공지되어 있다. 이 경우, 전도 채널(12)은 반전에 의해서가 아니라 트렌치 게이트(11)에 의한 전하-캐리어의 누적에 의해서 형성된다. 이러한 누적 모드 디바이스를 때론 "ACCUFETS"라 한다. 본 발명은 트렌치 이중 전극 구조(11 및 23) 및 p-n 보호 다이오드(31)를 가진 고속 스위칭 누적 모드 트랜지스터를 설계하는 데 양호하게 이용될 수 있다.
본 발명의 예증의 실시예들은 이산 전력 트랜지스터와 관련하여 기술되고 있는데, 전력 트랜지스터의 주전극은 반도체 몸체(10)의 후면의 주면에서 영역(14a)과 접촉하고 있다. 그러나, 본 발명에 따라 집적된 트랜지스터 또한 가능하다. 이 경우, 영역(14a)은 디바이스 기판과 에피택셜 저도핑 드레인 영역(14) 사이에 도핑된 매립층일 수 있다. 이러한 매립층 영역(14a)은 주 상면(10a)에서 매립층의 깊이까지 연장하는 도핑된 주변 접촉 영역을 통해 주상면(10a) 전방에서 전극(드레인 또는 애노드)과 접촉될 수 있다. 따라서 집적 트랜지스터의 게이트 보호 및 고속 스위칭을 위해 본 발명의 트렌치 전극 구조(11,31,23)가 사용될 수 있다. 트랜지스터는 셀룰러 파워 디바이스 또는 간단한 넌셀룰러(non-cellular) 넌파워(non-power) 트랜지스터일 수 있다. 뒤쪽의 주된 표면에 제2 주전극을 가진 파워 디바이스에 있어서도, 각종 공지의 회로(게이트 제어 회로 등)가 활성 트랜지스터 셀영역과 주변 단말 구성(peripheral termination scheme) 사이에서 반도체 몸체(10)의 영역에서 디바이스와 함께 집적될 수 있다. 통상적으로, 회로의 회로 소자들은 트랜지스터셀용으로 사용되는 것과 동일한 마스킹 및 도핑 스텝 중 일부를 이용하여 이 회로 영역에서 소자 자체의 레이아웃으로 제조된다.
도면에 도시되고 기술된 특정 실시예는 n 채널 트랜지스터이며, 영역(13,14)은 n 형이고, 영역(15)은 p 형이며, 전자 반전 채널(12)이 절연 게이트 전극(11)에 의해서 영역(15)에서 유도된다. 반대 도전형 도펀트를 이용함으로써, 본 발명에 따른 p 채널 디바이스가 제조 가능하다. 이 경우, 영역(13,14)과 게이트 전극(11)은 p 형이며, 영역(15)과 하부 전극(23)은 n 형이다. 홀(hole) 반전 채널(12)이 절연 게이트 전극(11)에 의해서 n 형 영역(15)에서 유도된다.
전술한 개시 내용으로부터 본 발명의 기술 분야의 숙련가에게는 다른 변형 및 수정이 자명하다. 이러한 변형 및 수정은 전술한 특징부에 덧붙여 혹은 특징부 대신에 사용될 수 있는 종래 기술에서 이미 공지되어 있는 등가물 및 다른 특징부를 포함할 수 있다.
청구항들이 특징부들의 특정 조합에 대한 응용으로 형식화되었지만, 본 발명의 개시 내용의 범위 또한 명시적 또는 암시적으로 개신된 신규의 특징부 또는 특징부의 어느 신규의 조합 또는 이들의 개괄을 포함하며, 어쨋든 이는 어느 한 청구 범위에서 현재 청구하고 있는 바와 같은 발명에 관한 것이며, 본 발명과 같은 모든 또는 일부 기술적 문제를 완화한다.
이에 출원인은 신규의 청구 범위가 본 출원의 계속 또는 추가 출원의 계속 중에 이러한 특징부 및/또는 이러한 특징부의 조합으로 형식화될 수 있음을 알린다.
본 발명의 예증의 실시예들은 이산 전력 트랜지스터와 관련하여 기술되고 있는데, 전력 트랜지스터의 주전극은 반도체 몸체(10)의 후면의 주면에서 영역(14a)과 접촉하고 있다. 그러나, 본 발명에 따라 집적된 트랜지스터 또한 가능하다. 이 경우, 영역(14a)은 디바이스 기판과 에피택셜 저도핑 드레인 영역(14) 사이에 도핑된 매립층일 수 있다. 이러한 매립층 영역(14a)은 주 상면(10a)에서 매립층의 깊이까지 연장하는 도핑된 주변 접촉 영역을 통해 주상면(10a) 전방에서 전극(드레인또는 애노드)과 접촉될 수 있다. 따라서 집적 트랜지스터의 게이트 보호 및 고속 스위칭을 위해 본 발명의 트렌치 전극 구조(11,31,23)가 사용될 수 있다. 트랜지스터는 셀룰러 파워 디바이스 또는 간단한 넌셀룰러(non-cellular) 넌파워(non-power) 트랜지스터일 수 있다. 뒤쪽의 주된 표면에 제2 주전극을 가진 파워 디바이스에 있어서도, 각종 공지의 회로(게이트 제어 회로 등)가 활성 트랜지스터 셀영역과 주변 단말 구성(peripheral termination scheme) 사이에서 반도체 몸체(10)의 영역에서 디바이스와 함께 집적될 수 있다. 통상적으로, 회로의 회로 소자들은 트랜지스터셀용으로 사용되는 것과 동일한 마스킹 및 도핑 스텝 중 일부를 이용하여 이 회로 영역에서 소자 자체의 레이아웃으로 제조된다.
도면에 도시되고 기술된 특정 실시예는 n 채널 트랜지스터이며, 영역(13,14)은 n 형이고, 영역(15)은 p 형이며, 전자 반전 채널(12)이 절연 게이트 전극(11)에 의해서 영역(15)에서 유도된다. 반대 도전형 도펀트를 이용함으로써, 본 발명에 따른 p 채널 디바이스가 제조 가능하다. 이 경우, 영역(13,14)과 게이트 전극(11)은 p 형이며, 영역(15)과 하부 전극(23)은 n 형이다. 홀(hole) 반전 채널(12)이 절연 게이트 전극(11)에 의해서 n 형 영역(15)에서 유도된다.

Claims (14)

  1. 트렌치 게이트 전계 효과 트랜지스터에 있어서,
    반도체 몸체의 한 표면에서부터 상기 트랜지스터의 드레인 영역에 이르는 절연 트렌치가 있으며,
    한 도전형의 반도체 재료를 포함하는 게이트 전극이 상기 트랜지스터의 절연 게이트를 형성하기 위해 상기 트렌치의 상부에 존재하며,
    상기 트렌치의 하부에 존재하며 상기 드레인 영역 대부분으로부터 상기 절연 게이트를 차폐하도록 상기 트랜지스터의 소스에 연결된 하부 전극이 있는
    반도체 몸체를 포함하는
    트렌치 게이트 전계 효과 트랜지스터로서,
    상기 하부 전극은 상기 게이트 전극과 상기 하부 전극 사이에 p-n 접합부를 형성하기 위해 상기 게이트 전극의 상기 반도체 재료와 인접하는 반대 도전형의 반도체 재료를 포함하며, 상기 p-n 접합부는 상기 트랜지스터의 소스와 게이트 전극 사이에 p-n 보호 다이오드를 제공하는 것을 특징으로 하는 트렌치 게이트 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 하부 전극의 반도체 재료는 상기 게이트 전극의 한 도전형의 도핑 농도보다 크기가 작은(저농도)인 반대 도전형의 도핑 농도를 가지는 것을 특징으로 하는 트렌치 게이트 전계 효과 트랜지스터.
  3. 제 2 항에 있어서,
    상기 하부 전극의 반도체 재료는 입방 센티미터(cm3) 당 1018도펀트 원자 보다 저농도인 반대 도전형의 도핑 농도를 가지는 것을 특징으로 하는 트렌치 게이트 전계 효과 트랜지스터.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 게이트 전극의 반도체 재료는 상기 하부 전극을 가진 p-n 접합부에 인접한 농도의 크기가 감소하는 하나의 도전형의 도핑 농도를 가지는 것을 특징으로 하는 트렌치 게이트 전계 효과 트랜지스터.
  5. 제 1 항 내지 4 항 중 어느 한 항에 있어서,
    상기 하부 전극은 레이아웃으로 분포된 위치에서 소스 전극에 연결되는 전력 디바이스 레이아웃을 더 가지는 것을 특징으로 하는 트렌치 게이트 전계 효과 트랜지스터.
  6. 제 1 항 내지 5 항 중 어느 한 항에 있어서,
    상기 트렌치의 소스 연결 영역에서 상기 하부 전극은 소스 전극과 접촉하는 상기 트렌치의 상부를 지나 연장하는 상기 반대 도전형의 연결 영역을 가지는 것을 특징으로 하는 트렌치 게이트 전계 효과 트랜지스터.
  7. 제 6 항에 있어서,
    상기 하부 전극을 제공하는 상기 반도체 재료는 상기 트렌치의 하부에서부터 상기 트렌치의 상부까지 존재하며, 상기 트렌치의 소스 연결 영역을 제외한 영역에서 게이트 전극을 형성하기 위해 한 도전형의 도핑 농도로 상기 트렌치의 상부에서 과도핑되는 것을 특징으로 트렌치 게이트 전계 효과 트랜지스터.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 절연 트렌치는 상기 게이트 전극에 인접하기 보다는 상기 하부 전극에 인접한 두꺼운 절연체를 포함하는 것을 특징으로 하는 트렌치 게이트 전계 효과 트랜지스터.
  9. 트렌치 게이트 전계 효과 트랜지스터의 제조 방법에 있어서,
    (a) 반도체 몸체의 표면에서 상기 트랜지스터의 드레인 영역으로 트렌치를 에칭하는 단계와,
    (b) 상기 트렌치의 바닥과 측벽에 절연재를 제공하는 단계와,
    (c) 상기 트렌치의 하부에 제1 도전형의 절연 하부 전극이 남아 있게 하기 위해 상기 트렌치에서 제1 도전형의 반도체 재료를 증착하고 상기 반도체 재료를 에치백하는 단계와,
    (d) 상기 트렌치의 상부에 절연 게이트 전극을 제공하여 상기 게이트 전극과 상기 하부 전극 사이에 p-n 접합부를 형성하기 위해 상기 제1 도전형의 반도체 재료 위에 상기 제1 도전형과 반대인 제2 도전형의 반도체 재료를 증착하는 단계와,
    (e) 상기 드레인 영역의 대부분으로부터 상기 게이트 전극을 차폐하고 상기 트랜지스터의 게이트 전극과 소스 사이에 p-n 보호 다이오드를 형성하기 위해 상기 트랜지스터의 하부 전극과 소스 사이에 전기적인 연결부를 제공하는 단계를 포함하는 것을 특징으로 하는 트렌치 게이트 전계 효과 트랜지스터 제조 방법.
  10. 제 9 항에 있어서,
    상기 트렌치의 소스 연결 영역에서, 상기 제1 도전형의 반도체 재료는 상기 연결 영역 위에 순차적으로 증착되는 상기 하부 전극과 소스 전극 사이에 상기 반대 도전형의 연결 영역으로서 상기 트렌치의 상부에 남아 있게 하기 위해 상기 에치백 동안 마스크되는 것을 특징으로 하는 트렌치 게이트 전계 효과 트랜지스터 제조 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 트렌치의 상부 측벽의 상기 절연재는 단계 (c) 및 단계 (d) 사이에서 에칭 제거되며, 얇은 절연층이 단계 (d)의 증착된 반도체 재료에 의해서 형성된 상기 절연 게이트 전극용으로 제공되는 것을 특징으로 하는 트렌치 게이트 전계 효과 트랜지스터 제조 방법.
  12. 트렌치 게이트 전계 효과 트랜지스터의 제조 방법에 있어서,
    (a) 반도체 몸체의 표면에서 상기 트랜지스터의 드레인 영역으로 트렌치를 에칭하는 단계와,
    (b) 상기 트렌치의 바닥과 측벽에 절연재를 제공하는 단계와,
    (c) 상기 트렌치에 제1 도전형의 전극을 제공하기 위해 반도체 재료를 증착하는 단계와,
    (d) 상기 트렌치의 상부에 절연 게이트 전극을 제공하고 상기 트렌치의 하부에 남아 있는 상기 제1 도전형의 하부 전극과 상기 게이트 전극 사이에 p-n 접합부를 형성하기 위해 상기 제1 도전형과 반대인 제2 도전형의 도펀트로 상기 트렌치의 상부에1서 상기 증착된 반도체 재료를 도핑하는 중에 상기 트렌치의 선택된 영역을 마스킹하는 단계와,
    (e) 상기 드레인 영역의 대부분으로부터 게이트 전극을 차폐하고 상기 트랜지스터의 게이트 전극과 소스 사이에 p-n 보호 다이오드를 형성하기 위해 상기 트랜지스터의 소스와 하부 전극 사이에 전기적 연결부를 선택된 영역에 제공하는 단계를 포함하는 것을 특징으로 하는 트렌치 게이트 전계 효과 트랜지스터 제조 방법.
  13. 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 제2 도전형의 도펀트로 도핑하는 단계는 상기 반도체 몸체에서 상기 제2 도전형의 소스 영역을 형성하고 상기 트렌치의 상부에 있는 상기 게이트 전극의 반도체 재료내로 상기 제2 도전형의 도핑 농도를 주입하기 위해 실행되는 것을 특징으로 하는 트렌치 게이트 전계 효과 트랜지스터 제조 방법.
  14. 제 9 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 제1 도전형의 도펀트로 도핑하는 단계는 상기 반도체 몸체에서 상기 제1 도전형의 트랜지스터 몸체 영역의 일부분을 형성하고 상기 하부 전극이 상기소스에 연결될 적어도 한 영역에서 상기 트렌치의 반도체 재료내로 상기 제1 도전형의 도핑 농도를 주입하기 위해 실행되는 것을 특징으로 하는 트렌치 게이트 전계 효과 트랜지스터의 제조 방법.
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