KR20030066291A - 반도체장치 - Google Patents

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KR20030066291A
KR20030066291A KR1020020054898A KR20020054898A KR20030066291A KR 20030066291 A KR20030066291 A KR 20030066291A KR 1020020054898 A KR1020020054898 A KR 1020020054898A KR 20020054898 A KR20020054898 A KR 20020054898A KR 20030066291 A KR20030066291 A KR 20030066291A
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aluminum wiring
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후루야케이이치
야마모토후미토시
테라시마토모히데
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미쓰비시덴키 가부시키가이샤
료덴 세미컨덕터 시스템 엔지니어링 (주)
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Abstract

인덕턴스 L의 성분을 갖는 부하의 역기전력에 기인한 디바이스의 오동작을 억제한다. P형 실리콘 기판 상에 형성된 에피택셜층과, 에피택셜층을 소자형성영역의 N-에피층(4)과 무효영역의 N-에피층(2)으로 분리하는 P+ 확산층(3)과, 무효영역의 N-에피층(2)과 P+ 확산층(3)을 전기적으로 접속하는 알루미늄 배선(6)을 구비한다. 무효영역의 N-에피층(2)과 P+ 확산층(3)을 동전위로 할 수 있기 때문에, 인덕턴스 L의 부하의 역기전력에 의해 소자형성영역에 전자가 주입된 경우라도, P+ 확산층(3)으로부터 무효영역으로의 전자의 공급을 억제할 수 있다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치에 관한 것으로, 특히 복수의 소자형성영역을 분리확산층으로 소자분리한 반도체장치에 관한 것이다.
도 7은 종래의 반도체장치의 구조를 나타낸 평면도이고, 도 8은 도 7의 일점쇄선 II-II'에 따른 단면을 나타낸 개략단면도이다. 이 반도체장치는, 예를 들면 자동차용, 모터용 등의 드라이버로서, 도 8은 P형 실리콘 기판(101) 상의 에피택셜층(이하, 에피층이라 한다)을 소자분리한 상태를 나타내고 있다. 또한, 도 9는, 도 8의 상태로부터 알루미늄 배선(106)을 형성한 후의 상태를 나타낸 개략단면도이다.
도 8에 나타낸 바와 같이, P형 실리콘 기판(101) 상에 형성된 N-에피층은,분리확산층인 P+ 확산층(103)에 의해, 칩 주위의 다이싱 영역에 접하는 영역(이하, 무효영역이라 한다)의 N-에피층(102)과 소자형성영역의 N-에피층(104)으로 분리되어 있다. N-에피층(102), P+ 확산층(103) 상의 소정영역에는, 소위 LOCOS법에 의해 소자분리 산화막(105)이 형성되어 있다.
도 10은, N-에피층(104)에 형성된 MOS 트랜지스터, NPN 바이폴라 트랜지스터의 구성을 상세히 나타낸 개략단면도이다.
도 10에 나타낸 바와 같이, N-에피층(104)에는, P-확산층(107)(백게이트 영역), N+ 확산층(108)(소스/드레인 영역), 게이트 산화막(110) 및 게이트 배선(111)으로 DMOS(Double Diffusion MOS) 소자(112)가 형성되어 있다.
또한, 능동영역이 되는 P+ 확산층(103)에 의해 구획된 별도의 소자형성영역의 N-에피층(104) 내부에는, 에미터 영역으로서의 N+ 확산층(121), 베이스 영역으로서의 P 확산층(122), 콜렉터 영역으로서의 N 확산층(123) 및 N+ 확산층(124)으로 NPN 바이폴라 트랜지스터(113)가 형성되어 있다.
그리고, 도 9에 나타낸 바와 같이, 무효영역에 접하는 P+ 확산층(103)과 무효영역의 N-에피층(102) 상에는 알루미늄 배선(106)이 형성되어 있다. 알루미늄 배선(106)은 P+ 확산층(103)과 N-에피층(102)의 각각에 소정의 전압을 인가하는 기능을 달성하고 있다. 이 때문에, 알루미늄 배선(106)은 P+ 확산층(103) 상과 N-에피층(102) 상의 각각에 별개 독립하여 형성되어 있다.
그렇지만, 전술한 종래의 구조에서는, 소자형성영역에 형성된 반도체소자에, 모터 등의 인덕턴스 L의 성분을 갖는 부하(이하, L 부하라 한다)를 접속하면, L 부하의 역기전력에 의해 디바이스의 오동작이 발생한다고 하는 문제가 생기고 있었다.
도 11은, 자동차용, 모터용 등의 드라이버로 사용되는 출력회로의 일부를 나타낸 모식도이다. 여기서, N 채널 MOS 트랜지스터(125) 및 N 채널 MOS 트랜지스터(126)는, P형 실리콘 기판(101) 상의 소자형성영역에 형성되어, 드라이버의 출력회로를 구성하고 있다. 그리고, N 채널 MOS 트랜지스터(125)의 드레인과 N 채널 MOS 트랜지스터(126)의 소스는, 모터 등의 L 부하(여기서는 코일(127)로서 나타낸다)에 접속되어 있다. 또한, N 채널 MOS 트랜지스터(125)의 소스는 접지되고, N 채널 MOS 트랜지스터(126)의 드레인에는 양의 전위 Vcc가 가해지고 있다.
도 11을 참조하면서 L 부하의 역기전력에 관해 설명한다. 우선, N 채널 MOS 트랜지스터(126)를 온시켜, 코일(127)에 전류를 흘리면 코일(127)에 유도자장이 생긴다. 그후, N 채널 MOS 트랜지스터(126)를 오프하면, 코일(127)에 생긴 자장에 의한 유도전류에 의해 전자가 N 채널 MOS 트랜지스터(125)에 공급된다. 이와 같이, N 채널 MOS 트랜지스터(126)를 오프한 후에 유도전류가 흐르는 현상은, L 부하에 의한 역기전력으로 불리고 있다.
도 12는, 도 9와 마찬가지로, 도 2의 일점쇄선 I-I을 따른 단면을 나타낸 개략단면도로서 종래 구조의 문제를 설명하기 위한 모식도이다. 도 12에 나타낸 바와 같이, 종래의 반도체장치의 구조에 있어서는, 소자형성영역의 N-에피층(104)을 에미터, P형 실리콘 기판(101), 및 P+ 확산층(103)을 베이스, 무효영역의 N-에피층(102)을 콜렉터로 하여 기생 NPN 트랜지스터(114)가 형성되어 있다.
더구나, 무효영역의 N-에피층(102)을 에미터, P형 실리콘 기판(101) 및 P+ 확산층(103)을 베이스, 소자형성영역의 N-에피층(104)을 콜렉터로 하는 기생 NPN 트랜지스터(115)가 형성되어 있다. 기생 NPN 트랜지스터(114)의 콜렉터와 기생 NPN 트랜지스터(115)의 에미터는 함께 무효영역의 N-에피층(102)으로 이루어지고, 도 7에 나타낸 바와 같이 무효영역의 N-에피층(102)은 다이싱 영역을 따라 링 형상으로 형성되어 있다. 따라서, 기생 NPN 트랜지스터(114)의 콜렉터와 기생 NPN 트랜지스터(115)의 에미터는 전기적으로 접속되어 있다.
우선, 종래의 구조에 있어서 L 부하를 접속한 상황하에서의 오동작의 원인을 설명한다. N-에피층(104)에 형성된 MOS 트랜지스터, NPN 바이폴라 트랜지스터 등의 소자에 L 부하를 접속한 경우, 전술한 것과 같이 L 부하의 역기전력에 의해, 소자형성영역의 N-에피층(104)으로부터 전자가 P형 실리콘 기판(101)에 주입된다. 이에 따라, 기생 NPN 트랜지스터(114)가 동작하여, 무효영역의 N-에피층(102)으로 전자가 보내진다.
무효영역의 N-에피층(102) 상에는 알루미늄 배선(106)이 형성되어 있기 때문에, N-에피층(102)의 저항성분(120)은 낮아진다. 따라서, 전자가 보내진 무효영역의 에피층(102)은, 기생 NPN 트랜지스터(115)의 에미터가 된다.
통상적으로, P형 실리콘 기판(101)의 전위는 0V가 되도록 GND 접속되어 있지만, 모든 영역의 전위를 0V로 하는 것은 곤란하며, 실제로는 10-1V 오더의 전위차가생기는 개소가 발생한다. 그리고, 기생 NPN 트랜지스터(115)의 베이스인 P형 실리콘 기판(101)의 전위가 변동하면, 기생 NPN 트랜지스터(115)가 동작하여, 능동영역 내부의 다른 소자형성영역에 전자가 유입한다고 하는 현상이 발생한다. 이에 따라, 전자가 유입된 소자형성영역의 소자에 오동작이 발생한다고 하는 문제가 생기고 있었다.
본 발명은, 전술한 바와 같은 문제를 해결하기 위해 이루어진 것으로, L 부하의 역기전력에 의한 오동작의 발생을 억제할 수 있는 반도체장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 관한 반도체장치를 나타낸 평면도이다.
도 2는 도 1의 일점쇄선 I-I'에 따른 단면을 나타낸 개략단면도이다.
도 3은 본 발명의 실시예 2에 관한 반도체장치를 나타낸 평면도이다.
도 4는 본 발명의 실시예 3의 반도체장치를 나타낸 개략단면도이다.
도 5는 본 발명의 실시예 4에 관한 반도체장치를 나타낸 개략단면도이다
도 6은 본 발명의 실시예 4에 관한 반도체장치를 나타낸 개략단면도이다.
도 7은 종래의 반도체장치의 구조를 나타낸 평면도이다.
도 8은 도 7의 일점쇄선 II-II'에 따른 단면을 나타낸 개략단면도이다.
도 9는 도 8의 상태로부터 알루미늄 배선을 형성한 후의 상태를 나타낸 개략단면도이다.
도 10은 소자형성영역에 형성된 MOS 트랜지스터, NPN 바이폴라 트랜지스터의 구성을 상세히 나타낸 개략단면도이다.
도 11은 모터 등으로 사용되는 출력회로의 일부를 나타낸 모식도이다.
도 12는 종래 구조의 문제를 설명하기 위한 모식도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1: P형 실리콘 기판2, 4: N-에피층
3: P+ 확산층6, 6a, 6b: 알루미늄 배선
7: P-확산층8, 9, 21, 24: N+ 확산층
10: 게이트 산화막11: 게이트 배선
12: DMOS 소자13: NPN 바이폴라 트랜지스터
14, 15: 기생 NPN 트랜지스터16: 접속부
18, 19: 다결정 실리콘막20: 콘택홀
22: P 확산층23: N 확산층
본 발명의 반도체장치는, 반도체 기판 상에 형성된 반도체층과, 상기 반도체층을 능동영역인 소자형성영역과 능동영역보다도 외측의 무효영역으로 분리하는 분리확산층과, 상기 무효영역의 상기 반도체층과 상기 분리확산층을 전기적으로 접속하는 도전막을 구비한 것이다.
또한, 상기 도전막은, 상기 분리확산층 위 및 상기 무효영역의 상기 반도체층 위를 덮도록 형성되어 있는 것이다.
또한, 상기 도전막은, 상기 분리확산층 위 또는 상기 무효영역의 상기 반도체층 위의 일부의 영역에만 형성되어 있는 것이다.
또한, 상기 도전막은, 상기 분리확산층 위 및 상기 무효영역의 상기 반도체층 위에 각각 형성된 제 1 도전막과, 상기 분리확산층 상의 상기 제 1 도전막과 상기 무효영역의 상기 반도체층 상의 상기 제 1 도전막을 접속하는 제 2 도전막으로 이루어진 것이다.
또한, 상기 제 1 도전막은, 상기 분리확산층 위 또는 상기 무효영역의 상기 반도체층 위의 일부의 영역에만 형성되어 있는 것이다.
또한, 상기 제 1 도전막은, 불순물을 함유한 다결정 실리콘막으로 이루어진 것이다.
(발명의 실시예)
실시예 1:
도 1은, 본 발명의 실시예 1에 관한, DMOS 소자와 NPN 바이폴라 트랜지스터 소자를 구비한 반도체장치의 평면도이다. 또한, 도 2는 도 1의 일점쇄선 I-I'에 따른 단면을 나타낸 개략단면도이다. 이 반도체장치는, 자동차용, 모터용 등의 드라이버를 구성하는 것으로, 모터 등의 L 부하에 접속된다.
도 1 및 도 2에 나타낸 바와 같이, P형 실리콘 기판(1) 상에 형성된 N-에피층은, 분리확산층으로서의 P+ 확산층(3)에 의해 무효영역의 N-에피층(2)과 소자형성영역의 N-에피층(4)으로 분리되어 있다. 분리확산층으로서의 P+ 확산층(3)과 소자형성영역의 N-에피층(4)은 P형 실리콘 기판(1) 상의 능동영역이 된다. 그리고, 소자형성영역의 N-에피층(4) 내부에는, P-확산층7(백게이트 영역), N+ 확산층(8)(소스 영역), N+ 확산층(9)(드레인 영역), 게이트 산화막(10) 및 게이트 배선(11)으로 DMOS 소자(12)가 형성되어 있다.
또한, 또 다른 N-에피층(4) 내부에는, 에미터 영역이 되는 N+ 확산층(21), 베이스 영역이 되는 P 확산층(22), 콜렉터 영역이 되는 N 확산층(23) 및 N+ 확산층(24)으로 NPN 바이폴라 트랜지스터(13)가 형성되어 있다.
그리고, 도 12에서 설명한 바와 같이, 실시예 1의 반도체장치에 있어서도 소자형성영역의 N-에피층(4)을 에미터, P형 실리콘 기판(1), 및 P+ 확산층(3)을 베이스, 무효영역의 N-에피층(2)을 콜렉터로 하여 기생 NPN 트랜지스터(14)가 구성되어 있다.
또한, 무효영역의 N-에피층(2)을 에미터, P형 실리콘 기판(1) 및 P+ 확산층(3)을 베이스, 소자형성영역의 N-에피층(4)을 콜렉터로 하여 기생 NPN 트랜지스터(15)가 구성되어 있다.
도 1 및 도 2에 나타낸 바와 같이, 분리확산층으로서의 P+ 확산층(3) 위 및 무효영역의 N-1에피층(2) 위를 나란히 이어지도록 알루미늄 배선(6)이 형성되어 있다. 그리고, 알루미늄 배선(6)에 의해 P+ 확산층(3)과 N-에피층(2)이 전기적으로 접속되어 있다.
이에 따라, 무효영역의 N-에피층(2)과, P+ 확산층(3) 및 P형 실리콘 기판(1)을 동전위로 할 수 있다. 따라서, DMOS 소자(12)의 드레인에 이어진 디바이스에 의한 L 부하의 역기전력에 의해, 소자형성영역의 N-에피층(4)으로부터 P형 실리콘 기판(1)에 전자가 주입된 경우라도, 기생 NPN 트랜지스터(14)가 동작하여 버리는 것을 억제할 수 있다.
그리고, 기생 NPN 트랜지스터(14)가 동작하지 않기 때문에, 기생 NPN 트랜지스터(15)의 에미터 영역인 무효영역의 N-에피층(2)으로부터 P형 실리콘 기판(1)에 전자가 공급되어 버리는 것을 억제할 수 있다. 따라서, 기생 NPN 트랜지스터(15)를 거쳐, 능동영역 내부의 다른 소자형성영역 내의 소자인 NPN 바이폴라 트랜지스터 소자(13)의 콜렉터(N 확산층(23), N+ 확산층(24))에 전자가 공급되는 일이 없다. 이에 따라, NPN 바이폴라 트랜지스터 소자(13)의 콜렉터가 접속된 디바이스의 오동작을 억제하는 것이 가능해진다.
실시예 2:
도 3은, 본 발명의 실시예 2에 관한 반도체장치의 평면도이다. 실시예 2는, 실시예 1에서 설명한 알루미늄 배선(6)을, 능동영역의 P+ 확산층(103) 상의 일부만을 덮도록 한 것이다. 즉, 도 3에 나타낸 바와 같이, 능동영역의 P+ 확산층(3)과 알루미늄 배선(6)의 접속부(16)가 적어도 1개소 이상이 되도록 알루미늄 배선(6)을 형성하고, 접속부(16) 근방의 P+ 확산층(3) 상에만 알루미늄 배선(6)을 형성하고 있다. 그 밖의 구성은 실시예 1과 동일하다.
실시예 2에 따르면, 접속부(16) 근방의 영역만 P+ 확산층(3)이 알루미늄 배선으로 덮어지기 때문에, P+ 확산층(3) 상에 겹치는 알루미늄 배선(6)의 면적을 최소한으로 축소할 수 있다. 이에 따라, 예를 들면 알루미늄 배선(6)에 덮어지지 않은 P+ 확산층(3)의 영역을 N형의 소자형성영역으로 하여 다른 소자를 형성할 수 있다. 따라서, 실시예 1과 동일한 효과를 얻는 동시에, 더욱 능동영역의 면적을 확대한 반도체장치를 얻을 수 있다.
실시예 3:
도 4는, 본 발명의 실시예 3의 반도체장치를 나타낸 개략단면도이다. 실시예 3은, 무효영역의 N-에피층(2)과 능동영역의 P+ 확산층(3)과의 접속을 다층으로 형성한 알루미늄 배선으로 행하는 것이다. 그 밖의 구성은 실시예 1과 동일하다.
다층으로 형성한 알루미늄 배선은, N-에피층(2) 및 P+ 확산층(3) 상에 각각 형성된 알루미늄 배선(6a)과, 알루미늄 배선(6a)에 형성되고 N-에피층(2) 상의 알루미늄 배선(6a)과 P+ 확산층(3) 상의 알루미늄 배선(6a)을 접속하는 알루미늄 배선(6b)으로 이루어진다. 알루미늄 배선(6a) 위에는 층간절연막(17)이 형성되어 있고, 알루미늄 배선(6a)과 알루미늄 배선(6b)은 콘택홀(20)을 거쳐 접속되어 있다.
실시예 3의 구조에서는, 알루미늄 배선(6b)을 사용하는 것으로, 능동영역인 P+ 확산층(3) 상의 알루미늄 배선(6a)의 면적을 P+ 확산층(3)과의 접촉 개소에만 한정할 수 있어, 알루미늄 배선(6a)만으로 P+ 확산층(3)과 무효영역의 N-에피층(2)을 접속하는 실시예 2보다도 P+ 확산층(3) 상에 알루미늄 배선(6)을 형성하지 않고 있는 능동영역을 더욱 확대하는 것이 가능해진다. 이 경우, 예를 들면 알루미늄 배선(6a)이 형성되어 있지 않은 P+ 확산층(3)의 영역을 N형의 에피층으로 하여 소자를 형성하는 것도 가능하다.
또한, 다층으로 배선된 알루미늄 배선(6a, 6b)을 사용하여 능동영역 상의 N-에피층(2)과 P+ 확산층(3)을 전기적으로 접속하는 알루미늄 배선(6a)의 면적을 축소할 수 있는 것으로, 능동영역 상에 다른 알루미늄 배선(6a)을 배치하는 면적이증가하기 때문에, 알루미늄 배선(6a)의 선폭이나 배선 간격을 굵게 형성할 수 있어, 알루미늄 배선(6a)의 과도한 미세화가 불필요해진다. 이에 따라, 제조비용을 저감시키는 것이 가능해진다.
실시예 4:
도 5 및 도 6은 본 발명의 실시예 4에 관한 반도체장치를 나타낸 개략단면도이다. 도 5의 반도체장치에서는, 무효영역의 N-에피층(2) 상에 N+를 도우프한 다결정 실리콘막(18)을 형성하고 있다. 그리고, 능동영역의 P+ 확산층(3)에 접속된 알루미늄 배선(6)과 다결정 실리콘막(18)을 접속하고 있다.
또한, 도 6의 반도체장치에서는, 능동영역의 P+ 확산층(3) 상에 P+를 도우프한 다결정 실리콘막(19)을 형성하고, 무효영역의 N-에피층(2)에 접속된 알루미늄 배선(6)과 다결정 실리콘막(19)을 접속하고 있다. 실시예 4의 반도체장치의 다른 구성은 실시예 1과 동일하다.
실시예 4에 따르면, 도 5에 있어서 알루미늄 배선(6)과 P+ 확산층(3)과의 접속이나 도 6의 다결정 실리콘막(19)과 P+ 확산층(3)과의 접속을 접촉 개소에만 한정하여, 능동영역 상의 N-에피층(2)과 P+ 확산층(3)을 전기적으로 접속하는 알루미늄 배선(6)의 면적을 축소할 수 있는 것으로, 능동영역 상에 다른 알루미늄 배선(6)을 배치할 수 있는 면적이 증가하기 때문에, 알루미늄 배선(6)의 선폭이나 배선 간격을 굵게 형성할 수 있어, 알루미늄 배선(6)의 과도한 미세화가 불필요하게 된다. 또한, 다결정 실리콘막(18, 19)은 소자형성영역의 게이트 공정과 동시에형성할 수 있어, 실시예 3의 다층배선에 의한 접속구조에 비해, 반도체장치의 제조공정수를 적게 할 수 있다.
이상 설명한 각 실시예에서는, 소자형성영역에 형성되는 소자로서 DMOS 소자와 NPN 바이폴라 트랜지스터 소자에 관해 나타내었지만, 이들에만 한정되는 것은 아니며, 확산저항소자, 또는 이들의 복합소자라도 된다.
또한, N-에피층(2)과 P+ 확산층(3)을 접속하는 배선으로서 알루미늄 배선(6)을 예시하였지만, 구리(Cu)나 텅스텐(W) 등의 금속배선을 사용하여도 된다.
본 발명은, 이상 설명한 바와 같이 구성되어 있기 때문에, 이하에 나타낸 것과 같은 효과를 나타낸다.
무효영역의 반도체층과 분리확산층을 전기적으로 접속하였기 때문에, 무효영역과 분리확산층을 동전위로 할 수 있다. 따라서, 소자형성영역에 이어진 L 부하의 역기전력에 의해 소자형성영역에 전자가 주입된 경우라도, 분리확산층으로부터 무효영역으로의 전자의 공급을 억제할 수 있어, 디바이스의 오동작을 억제하는 것이 가능해진다.
분리확산층 위 및 무효영역의 반도체층 위를 덮도록 도전막을 형성하는 것에 의해, 분리확산층과 무효영역을 확실히 접속하여 동전위로 할 수 있다.
분리확산층 위 또는 무효영역의 반도체층 위의 일부의 영역에만 도전막을 형성하는 것에 의해, 도전막에 덮어져 있지 않은 분리확산층의 영역에 다른 소자를형성할 수 있다. 따라서, 능동영역의 면적을 확대한 반도체장치를 얻을 수 있다.
도전막을 제 1 및 제 2 도전막으로 이루어진 다층구조로 하는 것에 의해, 무효영역의 반도체층과 분리확산층을 접속하는 제 1 도전막의 면적을 축소할 수 있기 때문에, 능동영역 상에 다른 제 1 도전막을 배치할 수 있는 면적이 증가하기 때문에, 제 1 도전막이 과도한 미세화가 불필요해진다. 이에 따라, 제조비용을 저감시키는 것이 가능해진다.
제 1 도전막의 형성영역을 필요한 범위로 한정함으로써, 능동영역인 분리확산층 상의 제 1 도전막의 면적을 축소할 수 있다. 이에 따라, 능동영역 내에서 제 1 도전막을 형성하지 않고 있는 영역에 다른 소자를 형성하는 것이 가능해진다.
제 1 도전막을 불순물을 함유한 다결정 실리콘막으로 하는 것에 의해, 게이트 형성공정과 동시에 제 1 도전막을 형성하는 것이 가능해진다.

Claims (3)

  1. 반도체 기판 상에 형성된 반도체층과,
    상기 반도체층을 능동영역인 소자형성영역과 능동영역보다도 외측의 무효영역으로 분리하는 분리확산층과,
    상기 무효영역의 상기 반도체층과 상기 분리확산층을 전기적으로 접속하는 도전막을 구비한 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 도전막은, 상기 분리확산층 위 및 상기 무효영역의 상기 반도체층 위를 덮도록 형성되어 있는 것을 특징으로 하는 반도체장치.
  3. 제 1항에 있어서,
    상기 도전막은,
    상기 분리확산층 위 및 상기 무효영역의 상기 반도체층 위에 각각 형성된 제 1 도전막과,
    상기 분리확산층 상의 상기 제 1 도전막과 상기 무효영역의 상기 반도체층 상의 상기 제 1 도전막을 접속하는 제 2 도전막으로 이루어진 것을 특징으로 하는반도체장치.
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