JPH04239178A - 集積回路 - Google Patents
集積回路Info
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- JPH04239178A JPH04239178A JP3001818A JP181891A JPH04239178A JP H04239178 A JPH04239178 A JP H04239178A JP 3001818 A JP3001818 A JP 3001818A JP 181891 A JP181891 A JP 181891A JP H04239178 A JPH04239178 A JP H04239178A
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- JP
- Japan
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- type
- layer
- thickness
- oxide film
- insulating film
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- Pending
Links
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- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052782 aluminium Inorganic materials 0.000 abstract description 5
- 239000012535 impurity Substances 0.000 abstract description 5
- 230000002265 prevention Effects 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
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- 229920005591 polysilicon Polymers 0.000 description 2
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は集積回路に関し、特に高
耐圧トランジスタとそれを制御するための低耐圧素子で
構成された制御回路が同一半導体基板に形成された集積
回路に関する。
耐圧トランジスタとそれを制御するための低耐圧素子で
構成された制御回路が同一半導体基板に形成された集積
回路に関する。
【０００２】
【従来の技術】従来この種の集積回路は、高耐圧トラン
ジスタとそれらを制御するための制御回路（ロジック回
路）とから構成されている。図３に従来例の断面図を示
す。高耐圧トランジスタを駆動する低電圧ロジック回路
と高耐圧トランジスタ回路から構成されている。
ジスタとそれらを制御するための制御回路（ロジック回
路）とから構成されている。図３に従来例の断面図を示
す。高耐圧トランジスタを駆動する低電圧ロジック回路
と高耐圧トランジスタ回路から構成されている。
【０００３】Ｐ型Ｓｉ基板１にＮ型埋込層２，Ｎ型コレ
クタ層３を拡散しさらにＮ型エピタキシャル層５を成長
している。またＰ型絶縁層４はＰ型拡散層のせり上がり
と表面からＰ型不純物を拡散して形成している。またＮ
型コレクタ層３も同様形成している。Ｎ型トランジスタ
を形成するためＰウェル層６を形成し、フィールド酸化
膜７を２μｍ形成する。ポリシリコンゲート１１を０．
６μｍの厚さに形成し、ドレイン，ソース形成のため高
濃度のＮ層９，高濃度のＰ層を拡散する。第１の絶縁膜
１２を１μｍの厚さに成形し、アルミニウム配線１３を
形成し回路を構成している。
クタ層３を拡散しさらにＮ型エピタキシャル層５を成長
している。またＰ型絶縁層４はＰ型拡散層のせり上がり
と表面からＰ型不純物を拡散して形成している。またＮ
型コレクタ層３も同様形成している。Ｎ型トランジスタ
を形成するためＰウェル層６を形成し、フィールド酸化
膜７を２μｍ形成する。ポリシリコンゲート１１を０．
６μｍの厚さに形成し、ドレイン，ソース形成のため高
濃度のＮ層９，高濃度のＰ層を拡散する。第１の絶縁膜
１２を１μｍの厚さに成形し、アルミニウム配線１３を
形成し回路を構成している。
【０００４】図にはＣＭＯＳインバータとＤ−ＭＯＳト
ランジスタとでそれぞれ制御回路と高耐圧トランジスタ
とが代表して示されている。
ランジスタとでそれぞれ制御回路と高耐圧トランジスタ
とが代表して示されている。
【０００５】
【発明が解決しようとする課題】この従来の集積回路で
は高耐圧トランジスタ部において、フィールド酸化膜上
又は第一絶縁膜上に配線を設ける場合半導体基板と配線
間に高圧電圧（最大２００〜３００Ｖ）が印加された状
態になる。このためフィールド絶縁膜下部に反転層が生
じ寄生ＭＯＳ電界効果素子による漏れ電流の発生や素子
耐圧の低下を防止するためにフィールド酸化膜の厚さを
厚くしている（約２μｍ）。通常の低圧の集積回路での
フィールド酸化膜の厚さが１μｍに対して２μｍと厚く
しているためソースやドレインのパターン上の段差が１
μｍ分大きく通常のアルミニウム配線の厚さが１μｍ程
度である為に段切れ発生など微細なパターに形成できな
いという問題があった。
は高耐圧トランジスタ部において、フィールド酸化膜上
又は第一絶縁膜上に配線を設ける場合半導体基板と配線
間に高圧電圧（最大２００〜３００Ｖ）が印加された状
態になる。このためフィールド絶縁膜下部に反転層が生
じ寄生ＭＯＳ電界効果素子による漏れ電流の発生や素子
耐圧の低下を防止するためにフィールド酸化膜の厚さを
厚くしている（約２μｍ）。通常の低圧の集積回路での
フィールド酸化膜の厚さが１μｍに対して２μｍと厚く
しているためソースやドレインのパターン上の段差が１
μｍ分大きく通常のアルミニウム配線の厚さが１μｍ程
度である為に段切れ発生など微細なパターに形成できな
いという問題があった。
【０００６】
【課題を解決するための手段】本発明は、高耐圧トラン
ジスタと、前記高耐圧トランジスタを制御する、低耐圧
素子で構成された制御回路とが同一半導体基板に設けら
れた集積回路において、前記高耐圧トランジスタの出力
線と前記半導体基板間の絶縁膜の厚さが、前記制御回路
の配線と前記半導体基板間の絶縁膜の厚さより大きいと
いうものである。
ジスタと、前記高耐圧トランジスタを制御する、低耐圧
素子で構成された制御回路とが同一半導体基板に設けら
れた集積回路において、前記高耐圧トランジスタの出力
線と前記半導体基板間の絶縁膜の厚さが、前記制御回路
の配線と前記半導体基板間の絶縁膜の厚さより大きいと
いうものである。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００８】図１（ａ）は本発明の第１の実施例を示す
断面図、図１（ｂ）は回路図である。Ｐ型Ｓｉ基板１の
所定領域にＮ型埋込層２，高濃度のＮ型コレクタ層３を
形成し、この上にＮ型エピタキシャル層５を所要厚さに
成長してこれを一導電型の半導体基板として構成してい
る。このＮ型エピタキシャル層５には高濃度のＰ型不純
物を導入したＰ型絶縁層４また高濃度のＮ型不純物を導
入したＮ型コレクタ層３をＮ型エピタキシャル層５を突
き抜けるように形成している。ｎＭＯＳトランジスタを
形成するためＰウェル層６を形成し、酸化膜７ａを２μ
ｍ形成する。高耐圧トランジスタ以外の部分のフィール
ド酸化膜を１μｍエッチングする。第１絶縁膜１２を形
成し、アルミニウム酸線１３を形成する。高濃度のＮ型
層９をドレイン，高濃度のＰ型層１０に接するＮ型層９
をソースとするｎＭＯＳトランジスタと、Ｐ型層１０を
ドレイン，Ｎ型層９に接するＰ型層１０をソースとする
ｐＭＯＳトランジスタとで構成されたＣＭＯＳインバー
タが制御回路を代表して示されている。高濃度のＰ型層
８をベース、高濃度のＮ型層９をソース，Ｎ型コレクタ
層３をドレインとする縦型のＤ−ＭＯＳトランジスタが
高耐圧トランジスタを代表して示されている。Ｄ−ＭＯ
Ｓトランジスタのドレインに接続されたアルミニウム配
線は厚さ２μｍのフィールド酸化膜７ａと第１絶縁膜１
２の積層膜上を延びて出力端子ＯＵＴ（ボンディングパ
ッド）に接続されている。制御回路部のフィールド酸化
膜７ｂの厚さが１μｍとなっている点で従来例と相違し
ている。
断面図、図１（ｂ）は回路図である。Ｐ型Ｓｉ基板１の
所定領域にＮ型埋込層２，高濃度のＮ型コレクタ層３を
形成し、この上にＮ型エピタキシャル層５を所要厚さに
成長してこれを一導電型の半導体基板として構成してい
る。このＮ型エピタキシャル層５には高濃度のＰ型不純
物を導入したＰ型絶縁層４また高濃度のＮ型不純物を導
入したＮ型コレクタ層３をＮ型エピタキシャル層５を突
き抜けるように形成している。ｎＭＯＳトランジスタを
形成するためＰウェル層６を形成し、酸化膜７ａを２μ
ｍ形成する。高耐圧トランジスタ以外の部分のフィール
ド酸化膜を１μｍエッチングする。第１絶縁膜１２を形
成し、アルミニウム酸線１３を形成する。高濃度のＮ型
層９をドレイン，高濃度のＰ型層１０に接するＮ型層９
をソースとするｎＭＯＳトランジスタと、Ｐ型層１０を
ドレイン，Ｎ型層９に接するＰ型層１０をソースとする
ｐＭＯＳトランジスタとで構成されたＣＭＯＳインバー
タが制御回路を代表して示されている。高濃度のＰ型層
８をベース、高濃度のＮ型層９をソース，Ｎ型コレクタ
層３をドレインとする縦型のＤ−ＭＯＳトランジスタが
高耐圧トランジスタを代表して示されている。Ｄ−ＭＯ
Ｓトランジスタのドレインに接続されたアルミニウム配
線は厚さ２μｍのフィールド酸化膜７ａと第１絶縁膜１
２の積層膜上を延びて出力端子ＯＵＴ（ボンディングパ
ッド）に接続されている。制御回路部のフィールド酸化
膜７ｂの厚さが１μｍとなっている点で従来例と相違し
ている。
【０００９】出力端子ＯＵＴに負荷が接続されるが、そ
の負荷を介して高電圧が印加される。低耐圧部（制御回
路部）の微細パターン化は可能になり高耐圧部のフィー
ルド酸化膜下の反転層の発生を防止することができる。
の負荷を介して高電圧が印加される。低耐圧部（制御回
路部）の微細パターン化は可能になり高耐圧部のフィー
ルド酸化膜下の反転層の発生を防止することができる。
【００１０】図２は第２の実施例を示す断面図である。
第２の実施例ではフィールド酸化膜７ｃを１μｍとし、
高電圧が印加される部分に厚さ１μｍの第２絶縁膜１４
を形成しさらにその上に厚さ１μｍの第１絶縁膜１２を
形成している。これにより高圧部の絶縁膜の厚さは３μ
ｍとなり第１実施例と同じ効果がえられる。
高電圧が印加される部分に厚さ１μｍの第２絶縁膜１４
を形成しさらにその上に厚さ１μｍの第１絶縁膜１２を
形成している。これにより高圧部の絶縁膜の厚さは３μ
ｍとなり第１実施例と同じ効果がえられる。
【００１１】
【発明の効果】以上説明したように本発明は、半導体基
板と配線間の間隔絶縁膜の厚さが高耐圧トランジスタの
出力線部で厚くなっているのでフィールド酸化膜下部の
反転層の発生を防止し、低耐圧素子で構成される制御回
路部におけるコンタクト部の段差を小さくでき配線の段
切れなど防止し微細パターンの形成が可能となる。
板と配線間の間隔絶縁膜の厚さが高耐圧トランジスタの
出力線部で厚くなっているのでフィールド酸化膜下部の
反転層の発生を防止し、低耐圧素子で構成される制御回
路部におけるコンタクト部の段差を小さくでき配線の段
切れなど防止し微細パターンの形成が可能となる。
【図１】本発明の第１の実施例示す図である。分図（ａ
），（ｂ）はそれぞれ半導体チップの断面図、回路図で
ある。
），（ｂ）はそれぞれ半導体チップの断面図、回路図で
ある。
【図２】本発明の第２の実施例を示す半導体チップの断
面図である。
面図である。
【図３】従来例を示す半導体チップの断面図である。
１ Ｐ型Ｓｉ基板
２ 高濃度のＮ型埋込層
３ 高濃度のＮ型コレクタ層
４ Ｐ型絶縁層
５ Ｎ型エピタキシャル層
６ Ｐウェル層
７，７ａ，７ｂ フィールド酸化膜８ 高
濃度のＰ型層 ９ 高濃度のＮ型層 １０ 高濃度のＰ型層 １１ ポリシリコンゲート １２ 第１絶縁膜 １３ アルミニウム配線 １４ 第２絶縁膜
濃度のＰ型層 ９ 高濃度のＮ型層 １０ 高濃度のＰ型層 １１ ポリシリコンゲート １２ 第１絶縁膜 １３ アルミニウム配線 １４ 第２絶縁膜
Claims (2)
- 【請求項１】 高耐圧トランジスタと、前記高耐圧ト
ランジスタを制御する、低耐圧素子で構成された制御回
路とが同一半導体基板に設けられた集積回路において、
前記高耐圧トランジスタの出力線と前記半導体基板間の
絶縁膜の厚さが、前記制御回路の配線と前記半導体基板
間の絶縁膜の厚さより大きいことを特徴とする集積回路
。 - 【請求項２】 高耐圧トランジスタは縦型ＭＯＳ
ＦＥＴである請求項１記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001818A JPH04239178A (ja) | 1991-01-11 | 1991-01-11 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001818A JPH04239178A (ja) | 1991-01-11 | 1991-01-11 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239178A true JPH04239178A (ja) | 1992-08-27 |
Family
ID=11512148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3001818A Pending JPH04239178A (ja) | 1991-01-11 | 1991-01-11 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04239178A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714796A (en) * | 1993-03-03 | 1998-02-03 | Nec Corporation | Integrated circuit device fabricated on semiconductor substrate blocking power supply lines from noise |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61174666A (ja) * | 1985-01-29 | 1986-08-06 | Yokogawa Electric Corp | 半導体装置 |
| JPH0256963A (ja) * | 1988-08-20 | 1990-02-26 | Fuji Electric Co Ltd | Ｍｉｓ型半導体装置 |
| JPH043966A (ja) * | 1990-04-20 | 1992-01-08 | Fuji Electric Co Ltd | 半導体集積回路装置及びその製造方法 |
-
1991
- 1991-01-11 JP JP3001818A patent/JPH04239178A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61174666A (ja) * | 1985-01-29 | 1986-08-06 | Yokogawa Electric Corp | 半導体装置 |
| JPH0256963A (ja) * | 1988-08-20 | 1990-02-26 | Fuji Electric Co Ltd | Ｍｉｓ型半導体装置 |
| JPH043966A (ja) * | 1990-04-20 | 1992-01-08 | Fuji Electric Co Ltd | 半導体集積回路装置及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714796A (en) * | 1993-03-03 | 1998-02-03 | Nec Corporation | Integrated circuit device fabricated on semiconductor substrate blocking power supply lines from noise |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980630 |